JPWO2016080123A1 - 半導体装置および負電位印加防止方法 - Google Patents

Abstract

誤動作を防止して品質の向上を図る。半導体装置（１）は、内部回路（１−１〜１−ｎ）と、抵抗（Ｒ1〜Ｒn）とを備える。内部回路（１−１〜１−ｎ）は、半導体装置（１）内に実装されている。抵抗（Ｒ1〜Ｒn）は、半導体装置（１）を接地する接地端子（１ａ）につながる経路（３ａ）と、内部回路（１−１〜１−ｎ）との間に配置される。経路（３ａ）は、半導体装置（１）の出力端子（１ｂ）が負電位になることで、接地端子（１ａ）から出力端子（１ｂ）に向かって逆流電流が流れるラインである。抵抗（Ｒ1〜Ｒn）の一端は、経路（３ａ）に接続し、抵抗（Ｒ1〜Ｒn）の他端は、内部回路（１−１〜１−ｎ）の接地部（２−１〜２−ｎ）に接続する。

Description

本技術は、半導体装置および負電位印加防止方法に関する。

近年、パワー半導体とその周辺の制御回路や保護回路などをワンチップ化したＩＰＳ（Intelligent Power Switch）と呼ばれる半導体装置の開発が進んでいる。
ＩＰＳは、例えば、トランスミッション、エンジンおよびブレーキなどの自動車電装システムに広く利用されており、小型化、高性能化および高信頼性に応える製品が要望されている。

従来技術としては、電源投入時に急峻な電圧変化が出力段パワーデバイスに印加される場合に、出力段パワーデバイスをオフ状態に維持させることで、電源投入時の誤動作を防止するパワー集積回路装置が提案されている。

特開２０１３−１４６００８号公報

従来のＩＰＳでは、何らかの原因によって、ＩＰＳの出力端子が負電位になると、ＩＰＳ内部の回路素子に対して、動作上不都合な負電位が印加される場合がある。このような現象が生じると、一時的にせよ誤動作を引き起こす可能性があるので、品質の低下を招いてしまうという問題がある。

本技術はこのような点に鑑みてなされたものであり、誤動作を防止して品質の向上を図った半導体装置および負電位印加防止方法を提供することを目的とする。

上記課題を解決するために、半導体装置が提供される。半導体装置は、内部回路と抵抗とを備える。内部回路は、装置内に実装され、抵抗は、当該装置を接地する接地端子につながる経路と、内部回路との間に配置される。また、当該装置の出力端子が負電位になることで接地端子から出力端子に向かって逆流電流が流れる経路であって、抵抗の一端は、経路に接続し、抵抗の他端は、内部回路の接地部に接続する。

誤動作を防止して品質の向上を図ることが可能になる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

半導体装置の構成例を示す図である。 ＩＰＳの構成例を示す図である。 逆流電流の発生を示す図である。 ＩＰＳの構成例を示す図である。 内部回路に負電位が印加される状態を示す図である。 ＩＰＳの構成例を示す図である。 ＩＰＳの構成例を示す図である。 ＩＮ回路の構成例を示す図である。 ＳＴ回路の構成例を示す図である。 内部ＧＮＤ回路の構成例を示す図である。 ＮチャネルＭＯＳＦＥＴの断面構成を示す図である。 ＩＰＳの構成例を示す図である。 駆動回路の構成例を示す図である。

以下、実施の形態を図面を参照して説明する。なお、本明細書および図面において実質的に同一の機能を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。

（第１の実施の形態）
図１は半導体装置の構成例を示す図である。第１の実施の形態の半導体装置１は、内部回路１−１〜１−ｎと、抵抗Ｒ₁〜Ｒ_nとを備える。内部回路１−１〜１−ｎは、半導体装置１内に実装されている。抵抗Ｒ₁〜Ｒ_nは、半導体装置１を接地する接地端子１ａにつながる経路３ａと、内部回路１−１〜１−ｎとの間に配置される。

経路３ａは、半導体装置１の出力端子１ｂが負電位になることで、接地端子１ａから出力端子１ｂに向かって逆流電流が流れるラインである。抵抗Ｒ₁〜Ｒ_nの一端は、経路３ａに接続し、抵抗Ｒ₁〜Ｒ_nの他端は、内部回路１−１〜１−ｎの接地部２−１〜２−ｎに接続する。

このように、半導体装置１では、接地端子１ａから出力端子１ｂに向かって逆流電流が流れる経路３ａに対して、抵抗Ｒ₁〜Ｒ_nの一端が接続し、抵抗Ｒ₁〜Ｒ_nの他端は、内部回路１−１〜１−ｎの接地部２−１〜２−ｎに接続する。

このような構成により、出力端子１ｂが何らかの原因で負電位になったとしても、内部回路１−１〜１−ｎの接地部２−１〜２−ｎに負電位が印加されることがなくなるので、内部回路１−１〜１−ｎの誤動作を防止することができ、品質の向上を図ることが可能になる。

（ＩＰＳの構成）
次に本技術の半導体装置を、電源側に半導体デバイスを配置し、ＧＮＤ側に負荷を配置したハイサイド型ＩＰＳに適用した場合について以降詳しく説明する。最初にＩＰＳの概略構成について説明する。

図２はＩＰＳの構成例を示す図である。ＩＰＳ１０−１は、電源端子として、電源電圧が印加されるＶＣＣ端子と、ＧＮＤに接続されるＧＮＤ端子（接地端子）とを有し、信号端子として、ＳＴ端子、ＩＮ端子および駆動信号を出力する出力端子ＯＵＴを有している。

また、ＩＰＳ１０−１は、内部回路として、ＩＮ回路（入力処理回路）１１、ＳＴ回路（状態処理回路）１２、内部ＧＮＤ回路１３および駆動回路１４を備える。
ＩＮ回路１１の入力端は、ＩＮ端子に接続し、ＳＴ回路１２の出力端は、ＳＴ端子に接続している。また、ＩＮ回路１１、ＳＴ回路１２および内部ＧＮＤ回路１３それぞれのＧＮＤ部（接地部）１１ｇ、１２ｇ、１３ｇは、経路３を通じてＧＮＤ端子に接続している。

なお、以降においても、ＩＰＳの内部回路として、ＩＮ回路１１、ＳＴ回路１２、内部ＧＮＤ回路１３および駆動回路１４を示して説明するが、内部回路はこれらの回路に限定されるものでなく、他の内部回路であってもよい。

ＩＮ回路１１は、ＩＮ端子から入力される入力信号を処理する回路である。ＳＴ回路１２は、ＩＰＳ１０−１の各種状態を検出し、検出結果をＳＴ端子から出力する回路である。検出される状態としては、例えば、過電圧、過電流、過熱などがある。

内部ＧＮＤ回路１３は、低電位の電圧を装置内部のＧＮＤとして生成する回路である。生成された内部ＧＮＤは、ＩＰＳ１０−１内部の特定の回路に対して、ＧＮＤに代わる電位として供給される。例えば、図２では、内部ＧＮＤ回路１３で生成された内部ＧＮＤは、駆動回路１４に供給されている。

駆動回路１４は、出力端子ＯＵＴに接続される、リレーやソレノイドなどのインダクタンス負荷４を駆動するための回路であり、出力段にパワートランジスタＭ０を有している。トランジスタＭ０は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が使用される。なお、駆動回路１４の詳細な構成および動作については図１３で後述する。

（逆流電流の発生）
次に逆流電流の発生について説明する。図３は逆流電流の発生を示す図である。駆動回路１４では、出力端子ＯＵＴに接続されているインダクタンス負荷４に対し、インダクタンス負荷４に流れる電流を、トランジスタＭ０によってオン・オフ制御している。

このような制御において、駆動回路１４内のトランジスタＭ０がターンオフしたとき、インダクタンス負荷４に逆起電力が生じることにより、出力端子ＯＵＴが一時的に負電位になる場合がある。

出力端子ＯＵＴが負電位になると、ＧＮＤ端子が出力端子ＯＵＴよりも高電位になるから、ＧＮＤ端子から出力端子ＯＵＴに向かって、経路３上に逆流電流が流れることになる。

このとき、過大な逆流電流が流れると、経路３に接続している、ＩＰＳ１０−１の内部回路（ＩＮ回路１１、ＳＴ回路１２および内部ＧＮＤ回路１３）が破壊に至るおそれがある。

（保護抵抗を備えたＩＰＳ）
次に逆流電流用の保護抵抗を備えたＩＰＳについて説明する。図４はＩＰＳの構成例を示す図である。ＩＰＳ１０−２は、図２で示した回路構成に対して、逆流電流から内部回路を保護するための保護抵抗Ｒ０をさらに備えた構成を有している。

保護抵抗Ｒ０は、経路３上に位置しており、保護抵抗Ｒ０の一端は、ＧＮＤ端子に接続する。また、保護抵抗Ｒ０の他端は、ＩＮ回路１１のＧＮＤ部１１ｇと、ＳＴ回路１２のＧＮＤ部１２ｇと、内部ＧＮＤ回路１３のＧＮＤ部１３ｇと接続する。その他の構成は図２と同じである。

このような保護抵抗Ｒ０を設けることで、逆流電流が発生した場合でも、過大な逆流電流が内部回路に流れ込むことを抑制することができる。すなわち、出力端子ＯＵＴが負電位になって、ＧＮＤ端子から出力端子ＯＵＴへ逆流電流が流れる経路３が生じたとしても、保護抵抗Ｒ０によって、過大な逆流電流の流れを抑制することができ、素子破壊を防ぐことができる。

（負電位の印加）
次にＩＰＳの内部回路に負電位が印加される状態について説明する。図５は内部回路に負電位が印加される状態を示す図である。図４で示したように、ＩＰＳ１０−２では、保護抵抗Ｒ０を設けている。これにより、ＩＮ回路１１、ＳＴ回路１２および内部ＧＮＤ回路１３に対して、過大な逆流電流が流れ込むようなことはない。

ただし、このような構成では、ＩＮ回路１１のＧＮＤ部１１ｇ、ＳＴ回路１２のＧＮＤ部１２ｇおよび内部ＧＮＤ回路１３のＧＮＤ部１３ｇは、逆流電流が流れる経路３に直接接続していることになる。

この場合、出力端子ＯＵＴが負電位になると、ＩＮ回路１１、ＳＴ回路１２および内部ＧＮＤ回路１３に対して、動作上不都合な負電位が印加されてしまう。
このような負電位は、トランジスタＭ０のターンオフ時のインダクタンス負荷４の逆起電力によって生じるものなので、一時的に発生するものであるが、たとえ一時的であっても負電位が印加されると、誤動作を引き起こす可能性がある。

（第２の実施の形態）
次に内部回路に対し負電位が印加されないようにして、誤動作の防止を図った第２の実施の形態について説明する。

図６はＩＰＳの構成例を示す図である。ＩＰＳ１０−３は、図２で示した回路構成に対して、さらに抵抗Ｒ１〜Ｒ３を備えている。
抵抗Ｒ１の一端、抵抗Ｒ２の一端および抵抗Ｒ３の一端は、ＧＮＤ端子に接続する。また、抵抗Ｒ１の他端は、ＩＮ回路１１のＧＮＤ部１１ｇに接続し、抵抗Ｒ２の他端は、ＳＴ回路１２のＧＮＤ部１２ｇに接続する。さらに、抵抗Ｒ３の他端は、内部ＧＮＤ回路１３のＧＮＤ部１３ｇの他端に接続する。その他の構成は図２と同じである。

このような抵抗Ｒ１〜Ｒ３（以下、個別抵抗とも呼ぶ）を設けることで、ＩＮ回路１１のＧＮＤ部１１ｇ、ＳＴ回路１２のＧＮＤ部１２ｇおよび内部ＧＮＤ回路１３のＧＮＤ部１３ｇは、経路３に直接接続しなくなる。

したがって、出力端子ＯＵＴが負電位になっても、これらの内部回路に負電位が印加されるようなことはなく、誤動作の防止を図ることが可能になる。
また、内部回路に負電位が印加されないようにして誤動作の防止を図るだけでなく、過大な逆流電流の発生の抑制も図る場合には、抵抗Ｒ１〜Ｒ３の合成抵抗値が、保護抵抗Ｒ０の値と同一になるような構成にすればよい。

図７はＩＰＳの構成例を示す図である。抵抗Ｒ１〜Ｒ３の合成抵抗値が、図４で示した保護抵抗Ｒ０の値と同じになるように設定した構成例を示している。例えば、保護抵抗Ｒ０を１ｋ［Ω］とすれば、３つの抵抗Ｒ１〜Ｒ３は並列接続しているから、抵抗Ｒ１〜Ｒ３それぞれの抵抗値を３ｋ［Ω］とすればよい。

このように、複数の個別抵抗の合成抵抗値は、保護抵抗の抵抗値と同一にすれば、内部回路への負電位の印加防止だけでなく、過大な逆流電流が内部回路に流れ込むことも抑制することが可能になる。

（第３の実施の形態）
次に各内部回路の逆流電流の許容度合に応じて、抵抗Ｒ１〜Ｒ３の抵抗値を適応的に変えて設定する第３の実施の形態の場合について説明する。

上記のように、個別抵抗の合成抵抗値を保護抵抗の抵抗値と同じにすれば、素子破壊に至るような過大な逆流電流の発生についても抑制することができる。
ただし、出力端子ＯＵＴが負電位になれば、ＧＮＤ端子から出力端子ＯＵＴに向かって、逆流電流が流れることには変わりはなく、抵抗を介して、内部回路には、素子破壊には至らなくてもある程度の逆流電流は流れ込むことになる。

図７に示した構成では、個別抵抗の抵抗値はすべて同じ値に設定し、すべての内部回路に対して、同じ量の逆流電流が流れるようにしている。
これに対し、第３の実施の形態では、内部回路に流れ込む逆流電流の許容度合に応じて、個別抵抗の抵抗値を適応的に変えて設定する。ただし、内部回路毎に抵抗値の異なる個別抵抗を配置する場合であっても、過大な逆流電流が流れ込むことを抑制するために、それら個別抵抗の合成抵抗値と、保護抵抗の抵抗値とが同じ値になる条件は満たすようにする。

以下、ＩＮ回路１１、ＳＴ回路１２および内部ＧＮＤ回路１３の概略回路構成を示し、各回路に適した個別抵抗を設定する場合について説明する。
図８はＩＮ回路の構成例を示す図である。ＩＮ回路１１に個別抵抗Ｒ１が接続している状態での構成を示している。ＩＮ回路１１は、ダイオードＤ１およびシュミットトリガタイプのインバータＩＣ１を備える。

接続関係を記すと、ＩＰＳのＩＮ端子は、インバータＩＣ１の入力端と、ダイオードＤ１のカソードと接続する。インバータＩＣ１の電源部は、電源電圧に接続し、インバータＩＣ１の出力端子は、所定の回路素子に接続する。抵抗Ｒ１の一端は、経路３に接続し、抵抗Ｒ１の他端は、インバータＩＣ１のＧＮＤ部と、ダイオードＤ１のアノードと接続する。

図９はＳＴ回路の構成例を示す図である。ＳＴ回路１２に個別抵抗Ｒ２が接続している状態での構成を示している。ＳＴ回路１２は、ＮＭＯＳトランジスタＭ１１、ダイオードＤ２を備える。

接続関係を記すと、トランジスタＭ１１のゲートには、他回路から送信された信号が入力する。トランジスタＭ１１のドレインは、ＩＰＳのＳＴ端子と、ダイオードＤ２のカソードと接続する。抵抗Ｒ２の一端は、経路３に接続し、抵抗Ｒ２の他端は、トランジスタＭ１１のソースと、ダイオードＤ２のアノードと接続する。

図１０は内部ＧＮＤ回路の構成例を示す図である。内部ＧＮＤ回路１３に個別抵抗Ｒ３が接続している状態での構成を示している。内部ＧＮＤ回路１３は、ＰＭＯＳトランジスタＭ１２およびダイオードＤ３を備える。なお、図中のその他回路とは、例えば、図２に示した駆動回路１４に該当する。

接続関係を記すと、ダイオードＤ３のカソードは、電源電圧と、その他回路の一端と接続し、ダイオードＤ３のアノードは、トランジスタＭ１２のゲートに接続する。トランジスタＭ１２のソースは、その他回路の他端と接続する。抵抗Ｒ３の一端は、経路３に接続し、抵抗Ｒ３の他端は、トランジスタＭ１２のドレインと接続する。

ここで、図８に示したＩＮ回路１１では、逆流電流は、抵抗Ｒ１を介して、ダイオードＤ１を通過し、図９に示したＳＴ回路１２では、逆流電流は、抵抗Ｒ２を介して、ダイオードＤ２を通過する。また、図１０に示した内部ＧＮＤ回路１３では、逆流電流は、抵抗Ｒ３を介して、トランジスタＭ１２のドレインからソースへ抜けている。

このような逆流電流の流れにおいて、ＩＮ回路１１やＳＴ回路１２では、ダイオードの順方向に逆流電流が流れるので、内部ＧＮＤ回路１３に流れる逆流電流に比べて、大きな逆流電流が流れ込みやすいといえる。逆に、内部ＧＮＤ回路１３では、ＩＮ回路１１やＳＴ回路１２に流れる逆流電流に比べて、小さな逆流電流が流れるといえる。

大きな逆流電流が流れ込んでしまう可能性が高い内部回路に対しては、その内部回路に対して配置される個別抵抗の抵抗値を大きくして、逆流電流の流れ込みを、逆流電流が流れ込みにくい回路よりも強く制限する。

したがって、個別抵抗を適応的に設定する場合、ＩＮ回路１１およびＳＴ回路１２に対する抵抗Ｒ１、Ｒ２の抵抗値は、内部ＧＮＤ回路１３の抵抗Ｒ３の抵抗値よりも大きく設定する。逆に、内部ＧＮＤ回路１３に対する抵抗Ｒ３の値は、ＩＮ回路１１およびＳＴ回路１２の抵抗Ｒ１、Ｒ２の抵抗値よりも小さく設定する。すなわち、Ｒ１＞Ｒ３、Ｒ２＞Ｒ３となる。ただし、（１／Ｒ１）＋（１／Ｒ２）＋（１／Ｒ３）＝Ｒ０の条件は満たすようにする。

（ＰＮ接合の面積に応じた個別抵抗値の設定）
次に内部回路に含まれるトランジスタのＰＮ接合の面積に応じて、個別抵抗の抵抗値を適応的に設定する場合について説明する。なお、トランジスタの断面構成としては、ＮチャネルＭＯＳＦＥＴの場合について説明する。

図１１はＮチャネルＭＯＳＦＥＴの断面構成を示す図である。Ｐ型シリコン基板１００にＮ型拡散層１０１ｓ、１０１ｄが形成されている。また、Ｎ型拡散層１０１ｓから電極１０２ｓが引き出されてソースが形成され、Ｎ型拡散層１０１ｄから電極１０２ｄが引き出されてドレインが形成されている。

さらに、２つの対向するＮ型拡散層１０１ｓ、１０１ｄの間の酸化膜（ＳｉＯ₂）１０３上に置かれたポリシリコン（多結晶シリコン）１０３ｇから電極を引き出してゲートが形成されている。

ちなみに、ＮチャネルＭＯＳＦＥＴの場合、ゲートに正電位を印加すると、ゲート直下のＰ型シリコン基板の表面のＰ型拡散層がＮ型に反転し、これがソースとドレイン間で電流が流れる道（チャネル）として形成されることになる。

また、ゲートへの印加電圧が大きくなると、ドレイン−ソース間に電流が流れやすくなり、チャネルの長さが短くなるほど、またはゲート酸化膜の厚みが薄いほど、電流特性は向上することになる。

図１１において、ＰＮ接合（半導体中でＰ型領域とＮ型領域とが接している部分）１１０ａ、１１０ｂの面積（表面積）が大きいトランジスタ程、そのトランジスタに流れる電流の許容量が高いので、逆流電流の許容度合も高いといえる。

したがって、逆流電流が流れ込む内部回路の中のライン上にトランジスタが存在し、そのトランジスタのＰＮ接合の面積が大きい場合は、逆流電流の許容度が高い内部回路とみなせるので、該内部回路に配置する個別抵抗の抵抗値は小さく設定する。

または、逆流電流が流れ込む内部回路の中のライン上にトランジスタが存在し、そのトランジスタのＰＮ接合の面積が小さい場合は、逆流電流の許容度が低い内部回路とみなせるので、該内部回路に配置する個別抵抗の抵抗値は大きく設定する。

このように、内部回路にトランジスタが含まれる場合、トランジスタのＰＮ接合の面積に応じて個別抵抗の抵抗値を設定する。ただし、個別抵抗の合成抵抗値と、保護抵抗の抵抗値とが同じ値になる条件は満たすようにする。

（第４の実施の形態）
上記の実施の形態では、個別抵抗の一端は経路３に接続し、個別抵抗の他端は、１つの内部回路のＧＮＤ部に接続することで、個別抵抗と、内部回路とが１対１の関係で配置される構成であった。

これに対し、第４の実施の形態は、個別抵抗の一端を経路３に接続し、個別抵抗の他端は、２つ以上の内部回路のＧＮＤ部に接続することで、個別抵抗と、内部回路とが１対多の関係で配置するように構成したものである。

図１２はＩＰＳの構成例を示す図である。ＩＰＳ１０−４は、図２で示した回路構成に対して、さらに抵抗Ｒ４、Ｒ５を備えている。
抵抗Ｒ４の一端および抵抗Ｒ５の一端は、ＧＮＤ端子に接続する。抵抗Ｒ４の他端は、ＩＮ回路１１のＧＮＤ部１１ｇと、ＳＴ回路１２のＧＮＤ部１２ｇと接続する。抵抗Ｒ５の他端は、内部ＧＮＤ回路１３のＧＮＤ部１３ｇの他端に接続する。その他の構成は図２と同じである。

このように、１つの個別抵抗の一端に複数の内部回路を接続してもよい。このような構成によっても、負電位の印加防止および過大な逆流電流の流れ込み抑制を実現することが可能になる。

（駆動回路）
次に駆動回路の構成および動作について説明する。図１３は駆動回路の構成例を示す図である。駆動回路５００は、インダクタンス負荷の電流をオン・オフ制御する回路であり、インダクタンス負荷としてはソレノイドバルブ４ａを示している。

駆動回路５００は、出力段ＭＯＳＦＥＴ５ａ（図２のトランジスタＭ０に該当）、ゲート抵抗５２および制御回路５３を備える。また、遮断用ＭＯＳＦＥＴ５４、ダイナミッククランプダイオード５５および逆流防止ダイオード５６を備える。

ダイナミッククランプダイオード５５は、直列接続された複数のツェナーダイオードにより構成されている。さらにプルダウンデプレッションＭＯＳＦＥＴ５７、入力プルダウン抵抗５８、ＧＮＤ端子５９、入力端子５０および出力端子５１を備える。

入力端子５０には、入力プルダウン抵抗５８の一端と、制御回路５３の高電位側と、ゲート抵抗５２の一端が接続する。ゲート抵抗５２の他端には、遮断用ＭＯＳＦＥＴ５４のドレインと、プルダウンデプレッションＭＯＳＦＥＴ５７のドレインと、逆流防止ダイオード５６のカソードおよび出力段ＭＯＳＦＥＴ５ａのゲートが接続する。また、制御回路５３の出力側に、遮断用ＭＯＳＦＥＴ５４のゲートが接続する。

出力端子５１には、出力段ＭＯＳＦＥＴ５ａのドレインと、ダイナミッククランプダイオード５５のカソードが接続し、ダイナミッククランプダイオード５５のアノードと、逆流防止ダイオード５６のアノードが接続する。

ＧＮＤ端子５９には、出力段ＭＯＳＦＥＴ５ａのソースと、プルダウンデプレッションＭＯＳＦＥＴ５７のソースと、遮断用ＭＯＳＦＥＴ５４のソースと、制御回路５３の低電位側および入力プルダウン抵抗５８の他端が接続する。

動作について説明する。スイッチＳＷを導通させ、ソレノイドバルブ４ａと出力段ＭＯＳＦＥＴ５ａに主電源Ｖ０の電圧を印加する（電源投入）。この電源投入時にはソレノイドバルブ４ａは動作しない。

入力端子５０に出力段ＭＯＳＦＥＴ５ａのゲートしきい値電圧Ｖｔｈ（例えば１．５Ｖ程度）の数倍の電圧（例えば５Ｖ程度）を印加する。
この電圧はゲート抵抗５２を介して出力段ＭＯＳＦＥＴ５ａのゲートに正規のゲート電圧（例えば、５Ｖ程度）として印加される。そうすると、出力段ＭＯＳＦＥＴ５ａが導通してソレノイドバルブ４ａに電流が流れて、ソレノイドバルブ４ａが動作を開始する。

制御回路５３は、コンパレータ、抵抗、ダイオードなどで構成された回路が内蔵され、入力端子５０から入力される出力段ＭＯＳＦＥＴ５ａのゲート電圧を電源としている。
制御回路５３は、出力段ＭＯＳＦＥＴ５ａのゲートしきい値電圧Ｖｔｈ以下の所定の電圧（例えば、１Ｖ程度）から動作するように設計されている。また、所定の電圧以上で、さらに出力段ＭＯＳＦＥＴ５ａのゲートしきい値電圧Ｖｔｈ以上の制御回路５３で決められた電圧（制御回路のしきい値電圧Ｈと称し、例えば、Ｈ＝２．５Ｖ程度である）以下では、遮断用ＭＯＳＦＥＴ５４がオンするゲート信号を出力するように設計されている。

一方、制御回路５３のしきい値電圧Ｈを超えた電圧では、遮断用ＭＯＳＦＥＴ５４がオフするゲート信号を出力するように設計されている。
入力端子５０に制御回路５３のしきい値電圧Ｈを超える信号Ｖ１が印加された場合、電圧Ｖ１をゲート抵抗５２とプルダウンデプレッションＭＯＳＦＥＴ５７のインピーダンスで分圧した電圧が、出力段ＭＯＳＦＥＴ５ａのゲートにゲート電圧として印加される。このゲート電圧が出力段ＭＯＳＦＥＴ５ａのゲートしきい値電圧Ｖｔｈ以上の場合は、出力段ＭＯＳＦＥＴ５ａが導通する。

プルダウンデプレッションＭＯＳＦＥＴ５７の電圧・電流特性は、ゲートがＧＮＤ電極に接続しており、ドレイン電流は数十μＡ程度で飽和する様に設計されている。そのため、数十μＡ程度以下ではドレイン電圧は低い電圧となる。

一方、ドレイン電流が数十μＡ程度以上ではドレイン電圧に依存せずにドレイン電流は一定になり、プルダウンデプレッションＭＯＳＦＥＴ５７のインピーダンスは大きくなる。

出力段ＭＯＳＦＥＴ５ａの通常動作においては、プルダウンデプレッションＭＯＳＦＥＴ５７のインピーダンスは、ゲート抵抗５２に比べて極めて大きくなるため、入力端子５０の電圧Ｖ１は、ゲート抵抗５２で殆ど低下せずに、ほぼそのまま出力段ＭＯＳＦＥＴ５ａのゲートにゲート電圧として印加される。

一方、入力端子５０に制御回路５３のしきい値電圧Ｈ以下の信号が印加された場合は、制御回路５３から出力される信号で遮断用ＭＯＳＦＥＴ５４が導通し、出力段ＭＯＳＦＥＴ５ａのゲート電圧を低下させる。

このゲート電圧が出力段ＭＯＳＦＥＴ５ａのゲートしきい値電圧Ｖｔｈより低下すると出力段ＭＯＳＦＥＴ５ａは遮断する。
このように、出力段ＭＯＳＦＥＴ５ａのゲートしきい値電圧Ｖｔｈ以下の電圧でも制御回路５３は正常に動作できるように設計されている。これにより、制御回路５３のしきい値電圧Ｈを超える電圧が、入力端子５０から制御回路５３に入力されると、その電圧は出力段ＭＯＳＦＥＴ５ａのゲートしきい値電圧Ｖｔｈ以上であるので、出力段ＭＯＳＦＥＴ５ａは導通する。

一方、制御回路５３のしきい値電圧Ｈ（例えば、２．５Ｖ程度）以下の電圧が入力端子５０から制御回路５３に入力されると、この電圧は出力段ＭＯＳＦＥＴ５ａのゲートしきい値電圧Ｖｔｈ以上であるが、制御回路５３からの信号で遮断用ＭＯＳＦＥＴ５４が導通するので、出力段ＭＯＳＦＥＴ５ａは遮断する。

つまり、入力端子５０の電圧Ｖ１が制御回路５３のしきい値電圧Ｈを超えると、出力段ＭＯＳＦＥＴ５ａは導通し、制御回路５３のしきい値電圧Ｈ以下では、出力段ＭＯＳＦＥＴ５ａは導通しない。

このことから、出力段ＭＯＳＦＥＴ５ａの本来のゲートしきい値電圧Ｖｔｈが、見かけ上、制御回路のしきい値電圧Ｈ（例えば、２．５Ｖ程度）に上昇したことになる。
次に電源投入時ではなく、出力段ＭＯＳＦＥＴ５ａが遮断したときについて説明する。図１２において、ダイナミッククランプダイオード５５は、出力段ＭＯＳＦＥＴ５ａを遮断した場合に、ソレノイドバルブ４ａのインダクタンスにより発生する高電圧から出力段ＭＯＳＦＥＴ５ａを保護するためのものである。

このダイナミッククランプダイオード５５に、クランプ電圧を超える高電圧が印加された場合、ダイナミッククランプダイオード５５−逆流防止ダイオード５６−ゲート抵抗５２−入力プルダウン抵抗５８−ＧＮＤ端子５９の経路でサージ電流が流れる。

このサージ電流により、ゲート抵抗５２および入力プルダウン抵抗５８に電圧降下が発生する。この電圧降下により出力段ＭＯＳＦＥＴ５ａのゲート電圧を持ち上げられる。
ゲート電圧が出力段ＭＯＳＦＥＴ５ａのゲートしきい値電圧Ｖｔｈを超えると、出力段ＭＯＳＦＥＴ５ａは導通する。この導通により、ソレノイドバルブ４ａのインダクタンスに蓄えられたエネルギーは処理される。

なお、入力端子５０に接続されるドライブ回路がオフ時に、低インピーダンスでＧＮＤ電位にプルダウンする場合は、ゲート電圧を持ち上げるのは、ゲート抵抗５２の電圧降下となる。

駆動回路５００では、制御回路５３の電源は、入力端子５０から入力される電圧Ｖ１（信号電圧）を用いている。そのため、この制御回路５３は、個別の制御用電源を必要とせず、駆動回路５００は、見かけ上、３端子のＭＯＳＦＥＴと同等の動作をする。

ここで、ＧＮＤ端子５９は、ＭＯＳＦＥＴのソース端子、入力端子５０はゲート端子、出力端子５１はドレイン端子にそれぞれ相当する。また、制御回路５３と同様に電圧Ｖ１を電源とする、図示しない電流制限回路や過電流保護回路などを駆動回路５００に付加することにより、保護機能などを持つ３端子の高機能ＭＯＳＦＥＴとして使用することができる。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

１ 半導体装置
１−１、１−ｎ 内部回路
１ａ 接地端子
１ｂ 出力端子
２−１、２−ｎ 接地部
３ａ 経路
Ｒ₁、Ｒ_n 抵抗

Claims (7)

1. 装置内に実装された内部回路と、
   当該装置を接地する接地端子につながる経路と、前記内部回路との間に配置される抵抗と、
   を備え、
   当該装置の出力端子が負電位になることで前記接地端子から前記出力端子に向かって逆流電流が流れる前記経路であって、前記抵抗の一端は、前記経路に接続し、前記抵抗の他端は、前記内部回路の接地部に接続する、
   ことを特徴とする半導体装置。
2. 前記抵抗の他端が、１つの前記内部回路の前記接地部に接続して、前記抵抗と、前記内部回路とが１対１の関係で配置されることを特徴とする請求項１記載の半導体装置。
3. 複数の前記抵抗の合成抵抗値は、
   前記経路上に位置し、一端を前記接地端子と接続し、他端を複数の前記内部回路の前記接地部に接続して、前記逆流電流に対して前記内部回路を保護するために設けられた保護抵抗の抵抗値と同一であることを特徴とする請求項１記載の半導体装置。
4. 複数の前記抵抗の合成抵抗値が、前記保護抵抗の抵抗値と同一であるという条件を満たした上で、複数の前記抵抗の個々の抵抗値は、前記抵抗が接続される前記内部回路の前記逆流電流の許容度合にもとづいて適応的に設定されることを特徴とする請求項３記載の半導体装置。
5. 前記内部回路にトランジスタが含まれる場合、前記トランジスタのＰＮ接合の面積に応じて前記抵抗の抵抗値が設定されることを特徴とする請求項４記載の半導体装置。
6. 前記抵抗の一端は、前記経路に接続し、前記抵抗の他端は、２つ以上の前記内部回路の前記接地部に接続して、前記抵抗と、前記内部回路とが１対多の関係で配置されることを特徴とする請求項１記載の半導体装置。
7. 半導体装置の負電位印加防止方法において、
   前記半導体装置を接地する接地端子につながる経路に、前記半導体装置の出力端子が負電位になることで前記接地端子から前記出力端子に向かって逆流電流が流れる場合に、
   前記経路と、前記半導体装置内に実装された内部回路との間に抵抗を配置し、
   前記抵抗の一端を、前記経路に接続し、
   前記抵抗の他端を、前記内部回路の接地部に接続する、
   ことを特徴とする負電位印加防止方法。

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