JP3844617B2 - 電界効果トランジスタ装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、MOS(金属酸化物半導体)型電界効果トランジスタ(FET)の周辺回路の改良に係り、特に、交流スイッチに好適で、且つ回路の簡略化及び電力損失の低減に寄与し得る電界効果トランジスタ装置に関する。
【0002】
【従来の技術】
MOS型電界効果トランジスタ、すなわちMOS型FET、は、例えばNチャネルMOS型FETを例にとると、通常の場合、シリコン等からなるサブストレートを形成するP型領域にソース及びドレインとなる一対のN型領域がそれぞれ埋設形成される。これらソース及びドレインとなる一対のN型領域の間に位置するP型領域にNチャネルが形成され、該Nチャネル上にゲート電極が絶縁配置される。
【0003】
このような構成では、一般に、サブストレートを形成するP型領域を安定させるために、P型のサブストレート領域をソース側のN型領域に内部結線されている。
【0004】
【発明が解決しようとする課題】
ところで、上述したP型のサブストレート領域をソース側のN型領域に接続する内部結線に起因して、寄生ダイオードが形成され、ソース〜ドレイン間の逆方向が導通してしまうことになる。そのため、この種のFETを交流スイッチとして使用する場合には、2つのFETを用いて、それぞれのソース〜ドレイン回路を直列に且つ互いに逆向き、つまり逆極性、として接続する必要がある。
このことにより回路構成が複雑化し、部品点数が増えるばかりか、電圧降下が大きくなり、電力損失が増大する。
【0005】
この発明は、上述した事情に鑑みてなされたもので、簡単で且つ容易に製造し得る構成により、適用回路の回路構成を簡略化し、部品点数を低減するとともに、電力損失を抑制することを可能とするFET装置を提供することを目的とする。
【0006】
【課題を解決するための手段】
上記目的を達成するため、この発明の第1の観点によるFET(電界効果トランジスタ)装置は、
第1の導電型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、前記第1の導電型領域とは異なる第2の導電型領域からなる第1及び第2のソース/ドレイン領域と、
前記サブストレート領域の前記第1及び第2のソース/ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第1のソース/ドレイン領域及び第2のソース/ドレイン領域との間にそれぞれ接続して、前記第1のソース/ドレイン領域と第2のソース/ドレイン領域との間に直列に且つ互いに逆極性として設けた第1及び第2のダイオードと、
前記第1及び第2のダイオードにそれぞれ並列に接続した第1及び第2の抵抗と、を具備し、
前記第1のダイオードと第2のダイオードとの接続点と前記ゲート電極との間にゲート制御電圧を印加する。
【0007】
また、この発明の第2の観点によるFET(電界効果トランジスタ)装置は、
P型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、N型領域からなる第1及び第2のソース/ドレイン領域と、
前記サブストレート領域の前記第1及び第2のソース/ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第1のソース/ドレイン領域及び第2のソース/ドレイン領域との間に前記サブストレート領域側をアノードとしてそれぞれ接続して、前記第1のソース/ドレイン領域と第2のソース/ドレイン領域との間に直列に且つ互いに逆極性として設けた第1及び第2のダイオードと、
前記第1及び第2のダイオードにそれぞれ並列に接続した第1及び第2の抵抗と、を具備し、
前記第1のダイオードと第2のダイオードとのアノード同士の接続点と前記ゲート電極との間にゲート制御電圧を印加する。
【0008】
この発明の第3の観点によるFET(電界効果トランジスタ)装置は、
N型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、P型領域からなる第1及び第2のソース/ドレイン領域と、
前記サブストレート領域の前記第1及び第2のソース/ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第1のソース/ドレイン領域及び第2のソース/ドレイン領域との間に前記サブストレート領域側をカソードとしてそれぞれ接続して、前記第1のソース/ドレイン領域と第2のソース/ドレイン領域との間に直列に且つ互いに逆極性として設けた第1及び第2のダイオードと、
前記第1及び第2のダイオードにそれぞれ並列に接続した第1及び第2の抵抗と、を具備し、
前記第1のダイオードと第2のダイオードとのカソード同士の接続点と前記ゲート電極との間にゲート制御電圧を印加する。
【0009】
前記第1及び第2のソース/ドレイン領域間に印加される入力信号の正及び負の半サイクルのいずれか一方のみをオンとするゲート制御電圧を、前記第1のダイオードと第2のダイオードとのカソード同士の接続点と前記ゲート電極との間に印加する制御電圧印加手段をさらに含んでいてもよい。
【0010】
この発明に係るFET装置では、第1の導電型領域からなるサブストレート領域上に、前記第1の導電型とは異なる第2の導電型領域からなる第1及び第2のソース/ドレイン領域とが互いに離間して埋設されており、前記サブストレート領域の前記第1及び第2のソース/ドレイン領域で挟まれる領域上にはゲート電極が絶縁配置されている。
第1及び第2のダイオードは、前記サブストレート領域と前記第1のソース/ドレイン領域及び第2のソース/ドレイン領域との間にそれぞれ接続され、該第1及び第2のダイオードは、前記第1のソース/ドレイン領域と第2のソース/ドレイン領域との間に直列に且つ互いに逆極性として設けられる。
そして、前記第1及び第2のダイオードにそれぞれ並列に第1及び第2の抵抗が接続され、前記第1のダイオードと第2のダイオードとの接続点と前記ゲート電極との間に、ゲート制御電圧が印加される。
このFET装置では、サブストレート領域と一方のソース/ドレイン領域とが内部結線されず、両ソース/ドレイン領域の間にダイオードと抵抗の並列回路が直列に接続され、これら並列回路同士の接続点をサブストレート領域に接続される。そして、両ソース/ドレイン領域間に電圧がかかったとき、サブストレート領域の電位が常にソース側に対応する。
これにより、簡単で且つ容易に製造し得る構成でありながら適用回路の回路構成が簡略化され、部品点数が低減されるとともに、電力損失が抑制される。
【0011】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態に係るFET(電界効果トランジスタ)装置を説明する。
【0012】
図1は、この発明の第1の実施の形態に係るFET装置の構成を模式的に示している。
【0013】
図1に示すFET装置は、FET素子部F11、第1のダイオードD11、第2のダイオードD12、第1の抵抗R11、第2の抵抗R12及び第3の抵抗R13を備えている。
【0014】
FET素子部F11は、例えばNチャネル型のエンハンスメントMOSFETであり、サブストレート領域SS、第1のソース/ドレイン領域SD1、第2のソース/ドレイン領域SD2及びゲート電極Gを有している。サブストレート領域SSは、例えばシリコン等からなるP型基板で構成され、該サブストレート領域SSに所定間隔を存して、例えば所定深さまでの不純物拡散等により所定深さのN型領域からなる第1のソース/ドレイン領域SD1及び第2のソース/ドレイン領域SD2を埋設形成する。サブストレート領域SS表面の第1及び第2のソース/ドレイン領域SD1及びSD2の間の領域に絶縁層を介して金属からなるゲート電極Gを形成して、FET素子部F11とする。
【0015】
該FET素子部F11は、従来のようにサブストレート領域SSとソース、つまり第1のソース/ドレイン領域SD1及び第2のソース/ドレイン領域SD2のうちの一方とを内部結線しない。この場合、FET素子部11は、サブストレート領域SSに第1のダイオードD11のアノードを接続して、該第1のダイオードD11のカソードを第1のソース/ドレイン領域SD1に接続する。また、FET素子部11は、同様に、サブストレート領域SSに第2のダイオードD12のアノードを接続して、該第2のダイオードD12のカソードを第2のソース/ドレイン領域SD2に接続する。すなわち、第1のソース/ドレイン領域SD1と第2のソース/ドレイン領域SD2との間に、アノード同士を接続して直列逆極性として第1のダイオードD11と第2のダイオードD12を接続する。そして、第1のダイオードD11と第2のダイオードD12とのアノード同士の接続点をサブストレート領域SSに接続する。
【0016】
さらに、第1及び第2のダイオードD11及びD12にそれぞれ並列に充分に高い抵抗値を有する第1及び第2の抵抗R11及びR12を設ける。
【0017】
したがって、サブストレート領域SSと第1のソース/ドレイン領域SD1及び第2のソース/ドレイン領域SD2との間には、それぞれ、第1のダイオードD11と第1の抵抗R11の並列回路及び第2のダイオードD12と第2の抵抗R12の並列回路が接続されることになる。
なお、第1のダイオードD11は、図示するように、サブストレート領域SSからソース/ドレイン領域SD1へと順方向電流が流れる向きに接続されている。また、第2のダイオードD12は、図示するように、サブストレート領域SSからソース/ドレイン領域SD2へと順方向電流が流れる向きに接続されている。
【0018】
ゲート制御電圧は、サブストレート領域SSとゲート電極Gとの間、つまり第1のダイオードD11と第2のダイオードD12の直列回路におけるアノード同士が接続された中点とゲート電極Gとの間に印加される。このゲート制御電圧印加部に実質的に並列に第3の抵抗R13を接続する。ゲート制御電圧の印加回路が充分なインピーダンスを持っている場合には第3の抵抗R3は設けなくともよい。
【0019】
次に、図1に示すFET装置における動作について説明する。図1に示すFET装置は、従来、内部結線されていたP型サブストレート領域SSとN型ソース領域(図1の場合には、第1及び第2のソース/ドレイン領域SD1及びSD2のうちの一方)との間を切り離す。そして、第1のソース/ドレイン領域SD1と第2のソース/ドレイン領域SD2との間に接続した、第1及び第2のダイオードD11及びD12の直列回路と第1及び第2の抵抗R11及びR12の直列回路の各中点をP型サブストレート領域SSに共通に接続する。
【0020】
このようにして、ゲート制御電圧を、中点のサブストレート領域SSの電位を原点として与えるようにすることで、入力電圧の極性が変化しても常にサブストレート領域SSの電位がソース側にシフトするようになる。この場合、第1及び第2のソース/ドレイン領域SD1及びSD2は、いずれか一方がソース、他方がドレインとなり、入力電圧極性にしたがって変動するため、「ソース/ドレイン領域」と称している。
【0021】
すなわち、FET素子部F11は、P型のサブストレート領域SSに対する電圧が、第1及び第2のソース/ドレイン領域SD1及びSD2という2つのP型領域に挟まれてサブストレート領域SSの表面に絶縁配置されたゲート電極Gに印加されることにより、オン/オフ動作する。
【0022】
P型サブストレート領域SSの電位は、第1のソース/ドレイン領域SD1及び第2のソース/ドレイン領域SD2の間に接続されている第1の抵抗R11と第1のダイオードD11及び第2の抵抗R12と第2のダイオードD12により、電位の低い方に引き寄せられる。
【0023】
つまり、第1のソース/ドレイン領域SD1と第2のソース/ドレイン領域SD2とのうちの高電位側は、サブストレート領域SSの電位に対して正電位となって、ダイオードD11又はD12が逆方向となり、ダイオードD11又はD12の両端間には実質的に電流が流れなくなる。また、第1のソース/ドレイン領域SD1と第2のソース/ドレイン領域SD2とのうちの低電位側は、サブストレート領域SSの電位に対して負電位となって、ダイオードD12又はD11が順方向となり、サブストレート領域SSは、低電位側のソース電位に近い電位となる。
【0024】
このように、2つのN型領域である第1のソース/ドレイン領域SD1及び第2のソース/ドレイン領域SD2の間にかかる電圧の極性に応じて、N型の第1のソース/ドレイン領域SD1及び第2のソース/ドレイン領域SD2はソース又はドレインに変化する。
【0025】
ゲートは、あくまでもP型サブストレート領域SSに対するゲート電極Gの電位によって動作するため、上述のような構成をとれば、第1のソース/ドレイン領域SD1と第2のソース/ドレイン領域SD2との両端にかかる電圧極性に関係なく、ゲートを制御することができる。
【0026】
したがって、例えば、交流回路に挿入した場合、ゲート制御電圧が0Vであれば、FET素子部F11は、交流の両極性に対してオフとなり、反対にゲート制御電圧がかかれば交流の両極性ともにオンとなる。なお、ゲート制御電圧の同期制御により、交流電源の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、FET素子部F11を順方向電圧降下の少ないダイオードとして機能させることもできる。
【0027】
このようなFET装置を用いれば、交流スイッチとして使用する場合に、FETを逆直列接続する必要がなく、素子が1個で済むので、回路構成が簡単になり、且つ回路装置を安価に実現することができる。また、電力損失も従来のFETの逆直列接続等の構成に比べて半分以下とすることができる。
【0028】
上述したFET装置では、サブストレート領域と一方のソース/ドレイン領域とを内部結線せず、両ソース/ドレイン領域の間にダイオードと抵抗の並列回路を直列に接続し、これら並列回路同士の接続点をサブストレート領域に接続しており、両ソース/ドレイン領域間に電圧がかかったとき、サブストレート領域の電位が常にソース側に引き寄せられるので、簡単で且つ容易に製造し得る構成であるにもかかわらず、適用回路の回路構成が簡略化され、部品点数を低減するとともに、電力損失を抑制することができる。
【0029】
図2は、この発明の第2の実施の形態に係る交流電源回路の構成を模式的に示している。図2に示す構成は、図1のFET装置とほぼ同様のFET装置を交流電源のオン/オフ制御に用いた交流電源回路を示している。
【0030】
図2に示す交流電源回路は、図1と同様のFET素子部F11の第1のソース/ドレイン領域SD1を電源トランスPT1の出力の一端に接続し、FET素子部F11の第2のソース/ドレイン領域SD2を電源出力端の一方に接続している。FET素子部F11には、図1に示したのと同様の第1及び第2のダイオードD11及びD12、並びに第1及び第2の抵抗R11及びR12を接続しており、これらの中点、すなわちサブストレート領域SSとゲート電極Gとの間には、制御回路CC11を設けている。制御回路CC11は、この場合、図1に示した第3の抵抗R13に相当するインピーダンスを有している。
【0031】
したがって、制御回路CC11により、ゲート制御電圧を0Vに制御すれば、FET素子部F11は、電源トランスPT1から出力される交流の両極性に対してオフとなる。反対に、制御回路CC11により、適当なゲート制御電圧が印加されれば、電源トランスPT1から出力される交流の両極性ともにオンとなる。
【0032】
なお、上述したように、制御回路CC11を、電源トランスPT1から出力される交流に同期させて制御し、交流電源出力の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、順方向電圧降下の少ないダイオードとしてFET素子部F11を機能させることができる。
【0033】
すなわち、図1に示すFET装置を交流スイッチとして使用すれば、FETを逆直列接続する必要がなく、素子が1個で済むので、交流電源回路の回路構成が簡単になり、且つ装置を安価に実現することができ、電力損失も低減することができる。
【0034】
図3は、この発明の第3の実施の形態に係るFET装置の構成を模式的に示している。
【0035】
図3に示すFET装置は、図1に示すNチャネル型のエンハンスメントMOSFETをPチャネル型とした場合を示しており、図1のFET素子部F11、第1のダイオードD11、第2のダイオードD12、第1の抵抗R1、第2の抵抗R2及び第3の抵抗R3にそれぞれ対応するFET素子部F21、第1のダイオードD21、第2のダイオードD22、第1の抵抗R21、第2の抵抗R22及び第3の抵抗R23を備えている。
【0036】
FET素子部F21は、Pチャネル型のエンハンスメントMOSFETであり、サブストレート領域SS、第1のソース/ドレイン領域SD1、第2のソース/ドレイン領域SD2及びゲート電極Gを有している。この場合、サブストレート領域SSは、N型基板で構成され、該サブストレート領域SSに所定間隔を存して、例えば所定深さまでの不純物拡散等により所定深さのP型領域からなる第1のソース/ドレイン領域SD1及び第2のソース/ドレイン領域SD2を埋設形成する。サブストレート領域SS表面の第1及び第2のソース/ドレイン領域SD1及びSD2の間の領域に絶縁層を介して金属からなるゲート電極Gを形成して、FET素子部F21とする。
【0037】
該FET素子部F21は、サブストレート領域SSに第1のダイオードD21のカソードを接続して、該第1のダイオードD21のアノードを第1のソース/ドレイン領域SD1に接続する。また、FET素子部21は、同様に、サブストレート領域SSに第2のダイオードD22のカソードを接続して、該第2のダイオードD22のアノードを第2のソース/ドレイン領域SD2に接続する。すなわち、第1のソース/ドレイン領域SD1と第2のソース/ドレイン領域SD2との間に、カソード同士を接続して直列逆極性として第1のダイオードD21と第2のダイオードD22を接続する。そして、第1のダイオードD21と第2のダイオードD22とのカソード同士の接続点をサブストレート領域SSに接続する。
【0038】
さらに、第1及び第2のダイオードD21及びD22にそれぞれ並列に充分に高い抵抗値を有する第1及び第2の抵抗R21及びR22を設ける。
【0039】
したがって、サブストレート領域SSと第1のソース/ドレイン領域SD1及び第2のソース/ドレイン領域SD2との間には、それぞれ、第1のダイオードD21と第1の抵抗R21の並列回路及び第2のダイオードD22と第2の抵抗R22の並列回路が接続されることになる。
なお、第1のダイオードD11は、図示するように、ソース/ドレイン領域SD1からサブストレート領域SSへと順方向電流が流れる向きに接続されている。また、第2のダイオードD12は、図示するように、ソース/ドレイン領域SD2からサブストレート領域SSへと順方向電流が流れる向きに接続されている。
【0040】
ゲート制御電圧は、サブストレート領域SSとゲート電極Gとの間、つまり第1のダイオードD21と第2のダイオードD22の直列回路におけるカソード同士が接続された中点とゲート電極Gとの間に印加される。このゲート制御電圧印加部に実質的に並列に第3の抵抗R23を接続する。
【0041】
次に、図3に示すFET装置における動作について説明する。図3に示すFET装置においては、第1のソース/ドレイン領域SD1と第2のソース/ドレイン領域SD2との間に接続した、第1及び第2のダイオードD21及びD22の直列回路と第1及び第2の抵抗R21及びR22の直列回路の各中点をN型サブストレート領域SSに共通に接続する。
【0042】
このようにして、サブストレート領域SSとゲート電極Gとの間にゲート制御電圧を印加することにより、入力電圧の極性が変化しても常にサブストレート領域SSの電位がソース側にシフトするようになる。この場合も、第1及び第2のソース/ドレイン領域SD1及びSD2は、いずれか一方がソース、他方がドレインとなり、入力電圧極性にしたがって変動する。
【0043】
すなわち、FET素子部F21は、N型のサブストレート領域SSに対する電圧が、第1及び第2のソース/ドレイン領域SD1及びSD2という2つのP型領域に挟まれてサブストレート領域SSの表面に絶縁配置されたゲート電極Gに印加されることにより、オン/オフ動作する。
【0044】
N型サブストレート領域SSの電位は、第1のソース/ドレイン領域SD1及び第2のソース/ドレイン領域SD2の間に接続されている第1の抵抗R21と第1のダイオードD21及び第2の抵抗R22と第2のダイオードD22により、電位の高い方に寄せられる。
【0045】
つまり、第1のソース/ドレイン領域SD1と第2のソース/ドレイン領域SD2とのうちの低電位側は、サブストレート領域SSの電位に対して負電位となって、ダイオードD21又はD22が逆方向となり、ダイオードD21又はD22には実質的に電流が流れなくなる。また、第1のソース/ドレイン領域SD1と第2のソース/ドレイン領域SD2とのうちの高電位側は、サブストレート領域SSの電位に対して正電位となって、ダイオードD22又はD21が順方向となり、サブストレート領域SSは、高電位側のソース電位に近い電位となる。
【0046】
このように、2つのP型領域である第1のソース/ドレイン領域SD1及び第2のソース/ドレイン領域SD2の間にかかる電圧の極性に応じて、P型の第1のソース/ドレイン領域SD1及び第2のソース/ドレイン領域SD2はソース又はドレインに変化する。
【0047】
ゲートは、あくまでもN型サブストレート領域SSに対するゲート電極Gの電位によって動作するため、上述のような構成をとれば、第1のソース/ドレイン領域SD1と第2のソース/ドレイン領域SD2との両端にかかる電圧極性に関係なく、ゲートを制御することができる。
【0048】
したがって、例えば、交流回路に挿入した場合、ゲート制御電圧が0Vであれば、FET素子部F21は、交流の両極性に対してオフとなり、反対にゲート制御電圧がかかれば交流の両極性ともにオンとなる。なお、ゲート制御電圧の同期制御により、交流電源の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、FET素子部F21を順方向電圧降下の少ないダイオードとして機能させることもできる。
【0049】
図4は、この発明の第4の実施の形態に係る交流電源回路の構成を模式的に示している。図4に示す構成は、図3のFET装置とほぼ同様のFET装置を交流電源のオン/オフ制御に用いた交流電源回路を示している。
【0050】
図4に示す交流電源回路は、図3と同様のFET素子部F21の第1のソース/ドレイン領域SD1を電源トランスPT2の出力の一端に接続し、FET素子部F21の第2のソース/ドレイン領域SD2を電源出力端の一方に接続している。FET素子部F21には、図1に示したのと同様の第1及び第2のダイオードD21及びD22、並びに第1及び第2の抵抗R21及びR22を接続しており、これらの中点、すなわちサブストレート領域SSとゲート電極Gとの間には、制御回路CC21を設けている。制御回路CC21は、この場合、図3に示した第3の抵抗R23に相当するインピーダンスを有している。
【0051】
したがって、制御回路CC21により、ゲート制御電圧を0Vに制御すれば、FET素子部F21は、電源トランスPT2から出力される交流の両極性に対してオフとなる。反対に、制御回路CC21により、適当なゲート制御電圧が印加されれば、電源トランスPT2から出力される交流の両極性ともにオンとなる。
【0052】
なお、上述したように、制御回路CC21を、電源トランスPT2から出力される交流に同期させて制御し、交流電源出力の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、順方向電圧降下の少ないダイオードとしてFET素子部F21を機能させることができる。
【0053】
【発明の効果】
以上説明したように、この発明によれば、簡単で且つ容易に製造し得る構成により、適用回路の回路構成を簡略化し、部品点数を低減するとともに、電力損失を抑制することを可能とするFET装置を提供することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態に係る電界効果トランジスタ(FET)装置の構成を模式的に示す構成図である。
【図2】この発明の第2の実施の形態に係る電界効果トランジスタ(FET)装置を用いた電源回路の構成を模式的に示す回路構成図である。
【図3】この発明の第3の実施の形態に係る電界効果トランジスタ(FET)装置の構成を模式的に示す構成図である。
【図4】この発明の第4の実施の形態に係る電界効果トランジスタ(FET)装置を用いた電源回路の構成を模式的に示す回路構成図である。
【符号の説明】
SS … サブストレート領域
SD1 … 第1のソース/ドレイン領域
SD2 … 第2のソース/ドレイン領域
G … ゲート電極
D11,D21 … 第1のダイオード
D12,D22 … 第2のダイオード
R11,R21 … 第1の抵抗
R12,R22 … 第2の抵抗
R13,R23 … 第3の抵抗
CC11,CC21 … 制御回路
PT1,PT2 … 電源トランス
Claims (4)
- 第1の導電型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、前記第1の導電型領域とは異なる第2の導電型領域からなる第1及び第2のソース/ドレイン領域と、
前記サブストレート領域の前記第1及び第2のソース/ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第1のソース/ドレイン領域及び第2のソース/ドレイン領域との間にそれぞれ接続して、前記第1のソース/ドレイン領域と第2のソース/ドレイン領域との間に直列に且つ互いに逆極性として設けた第1及び第2のダイオードと、
前記第1及び第2のダイオードにそれぞれ並列に接続した第1及び第2の抵抗と、を具備し、
前記第1のダイオードと第2のダイオードとの接続点と前記ゲート電極との間にゲート制御電圧を印加する、
ことを特徴とする電界効果トランジスタ装置。 - P型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、N型領域からなる第1及び第2のソース/ドレイン領域と、
前記サブストレート領域の前記第1及び第2のソース/ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第1のソース/ドレイン領域及び第2のソース/ドレイン領域との間に前記サブストレート領域側をアノードとしてそれぞれ接続して、前記第1のソース/ドレイン領域と第2のソース/ドレイン領域との間に直列に且つ互いに逆極性として設けた第1及び第2のダイオードと、
前記第1及び第2のダイオードにそれぞれ並列に接続した第1及び第2の抵抗と、を具備し、
前記第1のダイオードと第2のダイオードとのアノード同士の接続点と前記ゲート電極との間にゲート制御電圧を印加する、
ことを特徴とする電界効果トランジスタ装置。 - N型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、P型領域からなる第1及び第2のソース/ドレイン領域と、
前記サブストレート領域の前記第1及び第2のソース/ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第1のソース/ドレイン領域及び第2のソース/ドレイン領域との間に前記サブストレート領域側をカソードとしてそれぞれ接続して、前記第1のソース/ドレイン領域と第2のソース/ドレイン領域との間に直列に且つ互いに逆極性として設けた第1及び第2のダイオードと、
前記第1及び第2のダイオードにそれぞれ並列に接続した第1及び第2の抵抗と、を具備し、
前記第1のダイオードと第2のダイオードとのカソード同士の接続点と前記ゲート電極との間にゲート制御電圧を印加する、
ことを特徴とする電界効果トランジスタ装置。 - 前記第1及び第2のソース/ドレイン領域間に印加される入力信号の正及び負の半サイクルのいずれか一方のみをオンとするゲート制御電圧を、前記第1のダイオードと第2のダイオードとのカソード同士の接続点と前記ゲート電極との間に印加する制御電圧印加手段をさらに含む、
ことを特徴とする請求項1、2又は3に記載の電界効果トランジスタ装置。
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JP07252499A JP3844617B2 (ja) | 1999-03-17 | 1999-03-17 | 電界効果トランジスタ装置 |
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