JP3844617B2 - 電界効果トランジスタ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳ（金属酸化物半導体）型電界効果トランジスタ（ＦＥＴ）の周辺回路の改良に係り、特に、交流スイッチに好適で、且つ回路の簡略化及び電力損失の低減に寄与し得る電界効果トランジスタ装置に関する。
【０００２】
【従来の技術】
ＭＯＳ型電界効果トランジスタ、すなわちＭＯＳ型ＦＥＴ、は、例えばＮチャネルＭＯＳ型ＦＥＴを例にとると、通常の場合、シリコン等からなるサブストレートを形成するＰ型領域にソース及びドレインとなる一対のＮ型領域がそれぞれ埋設形成される。これらソース及びドレインとなる一対のＮ型領域の間に位置するＰ型領域にＮチャネルが形成され、該Ｎチャネル上にゲート電極が絶縁配置される。
【０００３】
このような構成では、一般に、サブストレートを形成するＰ型領域を安定させるために、Ｐ型のサブストレート領域をソース側のＮ型領域に内部結線されている。
【０００４】
【発明が解決しようとする課題】
ところで、上述したＰ型のサブストレート領域をソース側のＮ型領域に接続する内部結線に起因して、寄生ダイオードが形成され、ソース〜ドレイン間の逆方向が導通してしまうことになる。そのため、この種のＦＥＴを交流スイッチとして使用する場合には、２つのＦＥＴを用いて、それぞれのソース〜ドレイン回路を直列に且つ互いに逆向き、つまり逆極性、として接続する必要がある。
このことにより回路構成が複雑化し、部品点数が増えるばかりか、電圧降下が大きくなり、電力損失が増大する。
【０００５】
この発明は、上述した事情に鑑みてなされたもので、簡単で且つ容易に製造し得る構成により、適用回路の回路構成を簡略化し、部品点数を低減するとともに、電力損失を抑制することを可能とするＦＥＴ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、この発明の第１の観点によるＦＥＴ（電界効果トランジスタ）装置は、
第１の導電型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、前記第１の導電型領域とは異なる第２の導電型領域からなる第１及び第２のソース／ドレイン領域と、
前記サブストレート領域の前記第１及び第２のソース／ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第１のソース／ドレイン領域及び第２のソース／ドレイン領域との間にそれぞれ接続して、前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に直列に且つ互いに逆極性として設けた第１及び第２のダイオードと、
前記第１及び第２のダイオードにそれぞれ並列に接続した第１及び第２の抵抗と、を具備し、
前記第１のダイオードと第２のダイオードとの接続点と前記ゲート電極との間にゲート制御電圧を印加する。
【０００７】
また、この発明の第２の観点によるＦＥＴ（電界効果トランジスタ）装置は、
Ｐ型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、Ｎ型領域からなる第１及び第２のソース／ドレイン領域と、
前記サブストレート領域の前記第１及び第２のソース／ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第１のソース／ドレイン領域及び第２のソース／ドレイン領域との間に前記サブストレート領域側をアノードとしてそれぞれ接続して、前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に直列に且つ互いに逆極性として設けた第１及び第２のダイオードと、
前記第１及び第２のダイオードにそれぞれ並列に接続した第１及び第２の抵抗と、を具備し、
前記第１のダイオードと第２のダイオードとのアノード同士の接続点と前記ゲート電極との間にゲート制御電圧を印加する。
【０００８】
この発明の第３の観点によるＦＥＴ（電界効果トランジスタ）装置は、
Ｎ型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、Ｐ型領域からなる第１及び第２のソース／ドレイン領域と、
前記サブストレート領域の前記第１及び第２のソース／ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第１のソース／ドレイン領域及び第２のソース／ドレイン領域との間に前記サブストレート領域側をカソードとしてそれぞれ接続して、前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に直列に且つ互いに逆極性として設けた第１及び第２のダイオードと、
前記第１及び第２のダイオードにそれぞれ並列に接続した第１及び第２の抵抗と、を具備し、
前記第１のダイオードと第２のダイオードとのカソード同士の接続点と前記ゲート電極との間にゲート制御電圧を印加する。
【０００９】
前記第１及び第２のソース／ドレイン領域間に印加される入力信号の正及び負の半サイクルのいずれか一方のみをオンとするゲート制御電圧を、前記第１のダイオードと第２のダイオードとのカソード同士の接続点と前記ゲート電極との間に印加する制御電圧印加手段をさらに含んでいてもよい。
【００１０】
この発明に係るＦＥＴ装置では、第１の導電型領域からなるサブストレート領域上に、前記第１の導電型とは異なる第２の導電型領域からなる第１及び第２のソース／ドレイン領域とが互いに離間して埋設されており、前記サブストレート領域の前記第１及び第２のソース／ドレイン領域で挟まれる領域上にはゲート電極が絶縁配置されている。
第１及び第２のダイオードは、前記サブストレート領域と前記第１のソース／ドレイン領域及び第２のソース／ドレイン領域との間にそれぞれ接続され、該第１及び第２のダイオードは、前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に直列に且つ互いに逆極性として設けられる。
そして、前記第１及び第２のダイオードにそれぞれ並列に第１及び第２の抵抗が接続され、前記第１のダイオードと第２のダイオードとの接続点と前記ゲート電極との間に、ゲート制御電圧が印加される。
このＦＥＴ装置では、サブストレート領域と一方のソース／ドレイン領域とが内部結線されず、両ソース／ドレイン領域の間にダイオードと抵抗の並列回路が直列に接続され、これら並列回路同士の接続点をサブストレート領域に接続される。そして、両ソース／ドレイン領域間に電圧がかかったとき、サブストレート領域の電位が常にソース側に対応する。
これにより、簡単で且つ容易に製造し得る構成でありながら適用回路の回路構成が簡略化され、部品点数が低減されるとともに、電力損失が抑制される。
【００１１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態に係るＦＥＴ（電界効果トランジスタ）装置を説明する。
【００１２】
図１は、この発明の第１の実施の形態に係るＦＥＴ装置の構成を模式的に示している。
【００１３】
図１に示すＦＥＴ装置は、ＦＥＴ素子部Ｆ１１、第１のダイオードＤ１１、第２のダイオードＤ１２、第１の抵抗Ｒ１１、第２の抵抗Ｒ１２及び第３の抵抗Ｒ１３を備えている。
【００１４】
ＦＥＴ素子部Ｆ１１は、例えばＮチャネル型のエンハンスメントＭＯＳＦＥＴであり、サブストレート領域ＳＳ、第１のソース／ドレイン領域ＳＤ１、第２のソース／ドレイン領域ＳＤ２及びゲート電極Ｇを有している。サブストレート領域ＳＳは、例えばシリコン等からなるＰ型基板で構成され、該サブストレート領域ＳＳに所定間隔を存して、例えば所定深さまでの不純物拡散等により所定深さのＮ型領域からなる第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２を埋設形成する。サブストレート領域ＳＳ表面の第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２の間の領域に絶縁層を介して金属からなるゲート電極Ｇを形成して、ＦＥＴ素子部Ｆ１１とする。
【００１５】
該ＦＥＴ素子部Ｆ１１は、従来のようにサブストレート領域ＳＳとソース、つまり第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２のうちの一方とを内部結線しない。この場合、ＦＥＴ素子部１１は、サブストレート領域ＳＳに第１のダイオードＤ１１のアノードを接続して、該第１のダイオードＤ１１のカソードを第１のソース／ドレイン領域ＳＤ１に接続する。また、ＦＥＴ素子部１１は、同様に、サブストレート領域ＳＳに第２のダイオードＤ１２のアノードを接続して、該第２のダイオードＤ１２のカソードを第２のソース／ドレイン領域ＳＤ２に接続する。すなわち、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との間に、アノード同士を接続して直列逆極性として第１のダイオードＤ１１と第２のダイオードＤ１２を接続する。そして、第１のダイオードＤ１１と第２のダイオードＤ１２とのアノード同士の接続点をサブストレート領域ＳＳに接続する。
【００１６】
さらに、第１及び第２のダイオードＤ１１及びＤ１２にそれぞれ並列に充分に高い抵抗値を有する第１及び第２の抵抗Ｒ１１及びＲ１２を設ける。
【００１７】
したがって、サブストレート領域ＳＳと第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２との間には、それぞれ、第１のダイオードＤ１１と第１の抵抗Ｒ１１の並列回路及び第２のダイオードＤ１２と第２の抵抗Ｒ１２の並列回路が接続されることになる。
なお、第１のダイオードＤ１１は、図示するように、サブストレート領域ＳＳからソース／ドレイン領域ＳＤ１へと順方向電流が流れる向きに接続されている。また、第２のダイオードＤ１２は、図示するように、サブストレート領域ＳＳからソース／ドレイン領域ＳＤ２へと順方向電流が流れる向きに接続されている。
【００１８】
ゲート制御電圧は、サブストレート領域ＳＳとゲート電極Ｇとの間、つまり第１のダイオードＤ１１と第２のダイオードＤ１２の直列回路におけるアノード同士が接続された中点とゲート電極Ｇとの間に印加される。このゲート制御電圧印加部に実質的に並列に第３の抵抗Ｒ１３を接続する。ゲート制御電圧の印加回路が充分なインピーダンスを持っている場合には第３の抵抗Ｒ３は設けなくともよい。
【００１９】
次に、図１に示すＦＥＴ装置における動作について説明する。図１に示すＦＥＴ装置は、従来、内部結線されていたＰ型サブストレート領域ＳＳとＮ型ソース領域（図１の場合には、第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２のうちの一方）との間を切り離す。そして、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との間に接続した、第１及び第２のダイオードＤ１１及びＤ１２の直列回路と第１及び第２の抵抗Ｒ１１及びＲ１２の直列回路の各中点をＰ型サブストレート領域ＳＳに共通に接続する。
【００２０】
このようにして、ゲート制御電圧を、中点のサブストレート領域ＳＳの電位を原点として与えるようにすることで、入力電圧の極性が変化しても常にサブストレート領域ＳＳの電位がソース側にシフトするようになる。この場合、第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２は、いずれか一方がソース、他方がドレインとなり、入力電圧極性にしたがって変動するため、「ソース／ドレイン領域」と称している。
【００２１】
すなわち、ＦＥＴ素子部Ｆ１１は、Ｐ型のサブストレート領域ＳＳに対する電圧が、第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２という２つのＰ型領域に挟まれてサブストレート領域ＳＳの表面に絶縁配置されたゲート電極Ｇに印加されることにより、オン／オフ動作する。
【００２２】
Ｐ型サブストレート領域ＳＳの電位は、第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２の間に接続されている第１の抵抗Ｒ１１と第１のダイオードＤ１１及び第２の抵抗Ｒ１２と第２のダイオードＤ１２により、電位の低い方に引き寄せられる。
【００２３】
つまり、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２とのうちの高電位側は、サブストレート領域ＳＳの電位に対して正電位となって、ダイオードＤ１１又はＤ１２が逆方向となり、ダイオードＤ１１又はＤ１２の両端間には実質的に電流が流れなくなる。また、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２とのうちの低電位側は、サブストレート領域ＳＳの電位に対して負電位となって、ダイオードＤ１２又はＤ１１が順方向となり、サブストレート領域ＳＳは、低電位側のソース電位に近い電位となる。
【００２４】
このように、２つのＮ型領域である第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２の間にかかる電圧の極性に応じて、Ｎ型の第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２はソース又はドレインに変化する。
【００２５】
ゲートは、あくまでもＰ型サブストレート領域ＳＳに対するゲート電極Ｇの電位によって動作するため、上述のような構成をとれば、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との両端にかかる電圧極性に関係なく、ゲートを制御することができる。
【００２６】
したがって、例えば、交流回路に挿入した場合、ゲート制御電圧が０Ｖであれば、ＦＥＴ素子部Ｆ１１は、交流の両極性に対してオフとなり、反対にゲート制御電圧がかかれば交流の両極性ともにオンとなる。なお、ゲート制御電圧の同期制御により、交流電源の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、ＦＥＴ素子部Ｆ１１を順方向電圧降下の少ないダイオードとして機能させることもできる。
【００２７】
このようなＦＥＴ装置を用いれば、交流スイッチとして使用する場合に、ＦＥＴを逆直列接続する必要がなく、素子が１個で済むので、回路構成が簡単になり、且つ回路装置を安価に実現することができる。また、電力損失も従来のＦＥＴの逆直列接続等の構成に比べて半分以下とすることができる。
【００２８】
上述したＦＥＴ装置では、サブストレート領域と一方のソース／ドレイン領域とを内部結線せず、両ソース／ドレイン領域の間にダイオードと抵抗の並列回路を直列に接続し、これら並列回路同士の接続点をサブストレート領域に接続しており、両ソース／ドレイン領域間に電圧がかかったとき、サブストレート領域の電位が常にソース側に引き寄せられるので、簡単で且つ容易に製造し得る構成であるにもかかわらず、適用回路の回路構成が簡略化され、部品点数を低減するとともに、電力損失を抑制することができる。
【００２９】
図２は、この発明の第２の実施の形態に係る交流電源回路の構成を模式的に示している。図２に示す構成は、図１のＦＥＴ装置とほぼ同様のＦＥＴ装置を交流電源のオン／オフ制御に用いた交流電源回路を示している。
【００３０】
図２に示す交流電源回路は、図１と同様のＦＥＴ素子部Ｆ１１の第１のソース／ドレイン領域ＳＤ１を電源トランスＰＴ１の出力の一端に接続し、ＦＥＴ素子部Ｆ１１の第２のソース／ドレイン領域ＳＤ２を電源出力端の一方に接続している。ＦＥＴ素子部Ｆ１１には、図１に示したのと同様の第１及び第２のダイオードＤ１１及びＤ１２、並びに第１及び第２の抵抗Ｒ１１及びＲ１２を接続しており、これらの中点、すなわちサブストレート領域ＳＳとゲート電極Ｇとの間には、制御回路ＣＣ１１を設けている。制御回路ＣＣ１１は、この場合、図１に示した第３の抵抗Ｒ１３に相当するインピーダンスを有している。
【００３１】
したがって、制御回路ＣＣ１１により、ゲート制御電圧を０Ｖに制御すれば、ＦＥＴ素子部Ｆ１１は、電源トランスＰＴ１から出力される交流の両極性に対してオフとなる。反対に、制御回路ＣＣ１１により、適当なゲート制御電圧が印加されれば、電源トランスＰＴ１から出力される交流の両極性ともにオンとなる。
【００３２】
なお、上述したように、制御回路ＣＣ１１を、電源トランスＰＴ１から出力される交流に同期させて制御し、交流電源出力の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、順方向電圧降下の少ないダイオードとしてＦＥＴ素子部Ｆ１１を機能させることができる。
【００３３】
すなわち、図１に示すＦＥＴ装置を交流スイッチとして使用すれば、ＦＥＴを逆直列接続する必要がなく、素子が１個で済むので、交流電源回路の回路構成が簡単になり、且つ装置を安価に実現することができ、電力損失も低減することができる。
【００３４】
図３は、この発明の第３の実施の形態に係るＦＥＴ装置の構成を模式的に示している。
【００３５】
図３に示すＦＥＴ装置は、図１に示すＮチャネル型のエンハンスメントＭＯＳＦＥＴをＰチャネル型とした場合を示しており、図１のＦＥＴ素子部Ｆ１１、第１のダイオードＤ１１、第２のダイオードＤ１２、第１の抵抗Ｒ１、第２の抵抗Ｒ２及び第３の抵抗Ｒ３にそれぞれ対応するＦＥＴ素子部Ｆ２１、第１のダイオードＤ２１、第２のダイオードＤ２２、第１の抵抗Ｒ２１、第２の抵抗Ｒ２２及び第３の抵抗Ｒ２３を備えている。
【００３６】
ＦＥＴ素子部Ｆ２１は、Ｐチャネル型のエンハンスメントＭＯＳＦＥＴであり、サブストレート領域ＳＳ、第１のソース／ドレイン領域ＳＤ１、第２のソース／ドレイン領域ＳＤ２及びゲート電極Ｇを有している。この場合、サブストレート領域ＳＳは、Ｎ型基板で構成され、該サブストレート領域ＳＳに所定間隔を存して、例えば所定深さまでの不純物拡散等により所定深さのＰ型領域からなる第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２を埋設形成する。サブストレート領域ＳＳ表面の第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２の間の領域に絶縁層を介して金属からなるゲート電極Ｇを形成して、ＦＥＴ素子部Ｆ２１とする。
【００３７】
該ＦＥＴ素子部Ｆ２１は、サブストレート領域ＳＳに第１のダイオードＤ２１のカソードを接続して、該第１のダイオードＤ２１のアノードを第１のソース／ドレイン領域ＳＤ１に接続する。また、ＦＥＴ素子部２１は、同様に、サブストレート領域ＳＳに第２のダイオードＤ２２のカソードを接続して、該第２のダイオードＤ２２のアノードを第２のソース／ドレイン領域ＳＤ２に接続する。すなわち、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との間に、カソード同士を接続して直列逆極性として第１のダイオードＤ２１と第２のダイオードＤ２２を接続する。そして、第１のダイオードＤ２１と第２のダイオードＤ２２とのカソード同士の接続点をサブストレート領域ＳＳに接続する。
【００３８】
さらに、第１及び第２のダイオードＤ２１及びＤ２２にそれぞれ並列に充分に高い抵抗値を有する第１及び第２の抵抗Ｒ２１及びＲ２２を設ける。
【００３９】
したがって、サブストレート領域ＳＳと第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２との間には、それぞれ、第１のダイオードＤ２１と第１の抵抗Ｒ２１の並列回路及び第２のダイオードＤ２２と第２の抵抗Ｒ２２の並列回路が接続されることになる。
なお、第１のダイオードＤ１１は、図示するように、ソース／ドレイン領域ＳＤ１からサブストレート領域ＳＳへと順方向電流が流れる向きに接続されている。また、第２のダイオードＤ１２は、図示するように、ソース／ドレイン領域ＳＤ２からサブストレート領域ＳＳへと順方向電流が流れる向きに接続されている。
【００４０】
ゲート制御電圧は、サブストレート領域ＳＳとゲート電極Ｇとの間、つまり第１のダイオードＤ２１と第２のダイオードＤ２２の直列回路におけるカソード同士が接続された中点とゲート電極Ｇとの間に印加される。このゲート制御電圧印加部に実質的に並列に第３の抵抗Ｒ２３を接続する。
【００４１】
次に、図３に示すＦＥＴ装置における動作について説明する。図３に示すＦＥＴ装置においては、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との間に接続した、第１及び第２のダイオードＤ２１及びＤ２２の直列回路と第１及び第２の抵抗Ｒ２１及びＲ２２の直列回路の各中点をＮ型サブストレート領域ＳＳに共通に接続する。
【００４２】
このようにして、サブストレート領域ＳＳとゲート電極Ｇとの間にゲート制御電圧を印加することにより、入力電圧の極性が変化しても常にサブストレート領域ＳＳの電位がソース側にシフトするようになる。この場合も、第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２は、いずれか一方がソース、他方がドレインとなり、入力電圧極性にしたがって変動する。
【００４３】
すなわち、ＦＥＴ素子部Ｆ２１は、Ｎ型のサブストレート領域ＳＳに対する電圧が、第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２という２つのＰ型領域に挟まれてサブストレート領域ＳＳの表面に絶縁配置されたゲート電極Ｇに印加されることにより、オン／オフ動作する。
【００４４】
Ｎ型サブストレート領域ＳＳの電位は、第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２の間に接続されている第１の抵抗Ｒ２１と第１のダイオードＤ２１及び第２の抵抗Ｒ２２と第２のダイオードＤ２２により、電位の高い方に寄せられる。
【００４５】
つまり、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２とのうちの低電位側は、サブストレート領域ＳＳの電位に対して負電位となって、ダイオードＤ２１又はＤ２２が逆方向となり、ダイオードＤ２１又はＤ２２には実質的に電流が流れなくなる。また、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２とのうちの高電位側は、サブストレート領域ＳＳの電位に対して正電位となって、ダイオードＤ２２又はＤ２１が順方向となり、サブストレート領域ＳＳは、高電位側のソース電位に近い電位となる。
【００４６】
このように、２つのＰ型領域である第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２の間にかかる電圧の極性に応じて、Ｐ型の第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２はソース又はドレインに変化する。
【００４７】
ゲートは、あくまでもＮ型サブストレート領域ＳＳに対するゲート電極Ｇの電位によって動作するため、上述のような構成をとれば、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との両端にかかる電圧極性に関係なく、ゲートを制御することができる。
【００４８】
したがって、例えば、交流回路に挿入した場合、ゲート制御電圧が０Ｖであれば、ＦＥＴ素子部Ｆ２１は、交流の両極性に対してオフとなり、反対にゲート制御電圧がかかれば交流の両極性ともにオンとなる。なお、ゲート制御電圧の同期制御により、交流電源の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、ＦＥＴ素子部Ｆ２１を順方向電圧降下の少ないダイオードとして機能させることもできる。
【００４９】
図４は、この発明の第４の実施の形態に係る交流電源回路の構成を模式的に示している。図４に示す構成は、図３のＦＥＴ装置とほぼ同様のＦＥＴ装置を交流電源のオン／オフ制御に用いた交流電源回路を示している。
【００５０】
図４に示す交流電源回路は、図３と同様のＦＥＴ素子部Ｆ２１の第１のソース／ドレイン領域ＳＤ１を電源トランスＰＴ２の出力の一端に接続し、ＦＥＴ素子部Ｆ２１の第２のソース／ドレイン領域ＳＤ２を電源出力端の一方に接続している。ＦＥＴ素子部Ｆ２１には、図１に示したのと同様の第１及び第２のダイオードＤ２１及びＤ２２、並びに第１及び第２の抵抗Ｒ２１及びＲ２２を接続しており、これらの中点、すなわちサブストレート領域ＳＳとゲート電極Ｇとの間には、制御回路ＣＣ２１を設けている。制御回路ＣＣ２１は、この場合、図３に示した第３の抵抗Ｒ２３に相当するインピーダンスを有している。
【００５１】
したがって、制御回路ＣＣ２１により、ゲート制御電圧を０Ｖに制御すれば、ＦＥＴ素子部Ｆ２１は、電源トランスＰＴ２から出力される交流の両極性に対してオフとなる。反対に、制御回路ＣＣ２１により、適当なゲート制御電圧が印加されれば、電源トランスＰＴ２から出力される交流の両極性ともにオンとなる。
【００５２】
なお、上述したように、制御回路ＣＣ２１を、電源トランスＰＴ２から出力される交流に同期させて制御し、交流電源出力の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、順方向電圧降下の少ないダイオードとしてＦＥＴ素子部Ｆ２１を機能させることができる。
【００５３】
【発明の効果】
以上説明したように、この発明によれば、簡単で且つ容易に製造し得る構成により、適用回路の回路構成を簡略化し、部品点数を低減するとともに、電力損失を抑制することを可能とするＦＥＴ装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る電界効果トランジスタ（ＦＥＴ）装置の構成を模式的に示す構成図である。
【図２】この発明の第２の実施の形態に係る電界効果トランジスタ（ＦＥＴ）装置を用いた電源回路の構成を模式的に示す回路構成図である。
【図３】この発明の第３の実施の形態に係る電界効果トランジスタ（ＦＥＴ）装置の構成を模式的に示す構成図である。
【図４】この発明の第４の実施の形態に係る電界効果トランジスタ（ＦＥＴ）装置を用いた電源回路の構成を模式的に示す回路構成図である。
【符号の説明】
ＳＳ … サブストレート領域
ＳＤ１ … 第１のソース／ドレイン領域
ＳＤ２ … 第２のソース／ドレイン領域
Ｇ … ゲート電極
Ｄ１１，Ｄ２１ … 第１のダイオード
Ｄ１２，Ｄ２２ … 第２のダイオード
Ｒ１１，Ｒ２１ … 第１の抵抗
Ｒ１２，Ｒ２２ … 第２の抵抗
Ｒ１３，Ｒ２３ … 第３の抵抗
ＣＣ１１，ＣＣ２１ … 制御回路
ＰＴ１，ＰＴ２ … 電源トランス
【発明の属する技術分野】
この発明は、ＭＯＳ（金属酸化物半導体）型電界効果トランジスタ（ＦＥＴ）の周辺回路の改良に係り、特に、交流スイッチに好適で、且つ回路の簡略化及び電力損失の低減に寄与し得る電界効果トランジスタ装置に関する。
【０００２】
【従来の技術】
ＭＯＳ型電界効果トランジスタ、すなわちＭＯＳ型ＦＥＴ、は、例えばＮチャネルＭＯＳ型ＦＥＴを例にとると、通常の場合、シリコン等からなるサブストレートを形成するＰ型領域にソース及びドレインとなる一対のＮ型領域がそれぞれ埋設形成される。これらソース及びドレインとなる一対のＮ型領域の間に位置するＰ型領域にＮチャネルが形成され、該Ｎチャネル上にゲート電極が絶縁配置される。
【０００３】
このような構成では、一般に、サブストレートを形成するＰ型領域を安定させるために、Ｐ型のサブストレート領域をソース側のＮ型領域に内部結線されている。
【０００４】
【発明が解決しようとする課題】
ところで、上述したＰ型のサブストレート領域をソース側のＮ型領域に接続する内部結線に起因して、寄生ダイオードが形成され、ソース〜ドレイン間の逆方向が導通してしまうことになる。そのため、この種のＦＥＴを交流スイッチとして使用する場合には、２つのＦＥＴを用いて、それぞれのソース〜ドレイン回路を直列に且つ互いに逆向き、つまり逆極性、として接続する必要がある。
このことにより回路構成が複雑化し、部品点数が増えるばかりか、電圧降下が大きくなり、電力損失が増大する。
【０００５】
この発明は、上述した事情に鑑みてなされたもので、簡単で且つ容易に製造し得る構成により、適用回路の回路構成を簡略化し、部品点数を低減するとともに、電力損失を抑制することを可能とするＦＥＴ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、この発明の第１の観点によるＦＥＴ（電界効果トランジスタ）装置は、
第１の導電型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、前記第１の導電型領域とは異なる第２の導電型領域からなる第１及び第２のソース／ドレイン領域と、
前記サブストレート領域の前記第１及び第２のソース／ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第１のソース／ドレイン領域及び第２のソース／ドレイン領域との間にそれぞれ接続して、前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に直列に且つ互いに逆極性として設けた第１及び第２のダイオードと、
前記第１及び第２のダイオードにそれぞれ並列に接続した第１及び第２の抵抗と、を具備し、
前記第１のダイオードと第２のダイオードとの接続点と前記ゲート電極との間にゲート制御電圧を印加する。
【０００７】
また、この発明の第２の観点によるＦＥＴ（電界効果トランジスタ）装置は、
Ｐ型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、Ｎ型領域からなる第１及び第２のソース／ドレイン領域と、
前記サブストレート領域の前記第１及び第２のソース／ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第１のソース／ドレイン領域及び第２のソース／ドレイン領域との間に前記サブストレート領域側をアノードとしてそれぞれ接続して、前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に直列に且つ互いに逆極性として設けた第１及び第２のダイオードと、
前記第１及び第２のダイオードにそれぞれ並列に接続した第１及び第２の抵抗と、を具備し、
前記第１のダイオードと第２のダイオードとのアノード同士の接続点と前記ゲート電極との間にゲート制御電圧を印加する。
【０００８】
この発明の第３の観点によるＦＥＴ（電界効果トランジスタ）装置は、
Ｎ型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、Ｐ型領域からなる第１及び第２のソース／ドレイン領域と、
前記サブストレート領域の前記第１及び第２のソース／ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第１のソース／ドレイン領域及び第２のソース／ドレイン領域との間に前記サブストレート領域側をカソードとしてそれぞれ接続して、前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に直列に且つ互いに逆極性として設けた第１及び第２のダイオードと、
前記第１及び第２のダイオードにそれぞれ並列に接続した第１及び第２の抵抗と、を具備し、
前記第１のダイオードと第２のダイオードとのカソード同士の接続点と前記ゲート電極との間にゲート制御電圧を印加する。
【０００９】
前記第１及び第２のソース／ドレイン領域間に印加される入力信号の正及び負の半サイクルのいずれか一方のみをオンとするゲート制御電圧を、前記第１のダイオードと第２のダイオードとのカソード同士の接続点と前記ゲート電極との間に印加する制御電圧印加手段をさらに含んでいてもよい。
【００１０】
この発明に係るＦＥＴ装置では、第１の導電型領域からなるサブストレート領域上に、前記第１の導電型とは異なる第２の導電型領域からなる第１及び第２のソース／ドレイン領域とが互いに離間して埋設されており、前記サブストレート領域の前記第１及び第２のソース／ドレイン領域で挟まれる領域上にはゲート電極が絶縁配置されている。
第１及び第２のダイオードは、前記サブストレート領域と前記第１のソース／ドレイン領域及び第２のソース／ドレイン領域との間にそれぞれ接続され、該第１及び第２のダイオードは、前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に直列に且つ互いに逆極性として設けられる。
そして、前記第１及び第２のダイオードにそれぞれ並列に第１及び第２の抵抗が接続され、前記第１のダイオードと第２のダイオードとの接続点と前記ゲート電極との間に、ゲート制御電圧が印加される。
このＦＥＴ装置では、サブストレート領域と一方のソース／ドレイン領域とが内部結線されず、両ソース／ドレイン領域の間にダイオードと抵抗の並列回路が直列に接続され、これら並列回路同士の接続点をサブストレート領域に接続される。そして、両ソース／ドレイン領域間に電圧がかかったとき、サブストレート領域の電位が常にソース側に対応する。
これにより、簡単で且つ容易に製造し得る構成でありながら適用回路の回路構成が簡略化され、部品点数が低減されるとともに、電力損失が抑制される。
【００１１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態に係るＦＥＴ（電界効果トランジスタ）装置を説明する。
【００１２】
図１は、この発明の第１の実施の形態に係るＦＥＴ装置の構成を模式的に示している。
【００１３】
図１に示すＦＥＴ装置は、ＦＥＴ素子部Ｆ１１、第１のダイオードＤ１１、第２のダイオードＤ１２、第１の抵抗Ｒ１１、第２の抵抗Ｒ１２及び第３の抵抗Ｒ１３を備えている。
【００１４】
ＦＥＴ素子部Ｆ１１は、例えばＮチャネル型のエンハンスメントＭＯＳＦＥＴであり、サブストレート領域ＳＳ、第１のソース／ドレイン領域ＳＤ１、第２のソース／ドレイン領域ＳＤ２及びゲート電極Ｇを有している。サブストレート領域ＳＳは、例えばシリコン等からなるＰ型基板で構成され、該サブストレート領域ＳＳに所定間隔を存して、例えば所定深さまでの不純物拡散等により所定深さのＮ型領域からなる第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２を埋設形成する。サブストレート領域ＳＳ表面の第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２の間の領域に絶縁層を介して金属からなるゲート電極Ｇを形成して、ＦＥＴ素子部Ｆ１１とする。
【００１５】
該ＦＥＴ素子部Ｆ１１は、従来のようにサブストレート領域ＳＳとソース、つまり第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２のうちの一方とを内部結線しない。この場合、ＦＥＴ素子部１１は、サブストレート領域ＳＳに第１のダイオードＤ１１のアノードを接続して、該第１のダイオードＤ１１のカソードを第１のソース／ドレイン領域ＳＤ１に接続する。また、ＦＥＴ素子部１１は、同様に、サブストレート領域ＳＳに第２のダイオードＤ１２のアノードを接続して、該第２のダイオードＤ１２のカソードを第２のソース／ドレイン領域ＳＤ２に接続する。すなわち、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との間に、アノード同士を接続して直列逆極性として第１のダイオードＤ１１と第２のダイオードＤ１２を接続する。そして、第１のダイオードＤ１１と第２のダイオードＤ１２とのアノード同士の接続点をサブストレート領域ＳＳに接続する。
【００１６】
さらに、第１及び第２のダイオードＤ１１及びＤ１２にそれぞれ並列に充分に高い抵抗値を有する第１及び第２の抵抗Ｒ１１及びＲ１２を設ける。
【００１７】
したがって、サブストレート領域ＳＳと第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２との間には、それぞれ、第１のダイオードＤ１１と第１の抵抗Ｒ１１の並列回路及び第２のダイオードＤ１２と第２の抵抗Ｒ１２の並列回路が接続されることになる。
なお、第１のダイオードＤ１１は、図示するように、サブストレート領域ＳＳからソース／ドレイン領域ＳＤ１へと順方向電流が流れる向きに接続されている。また、第２のダイオードＤ１２は、図示するように、サブストレート領域ＳＳからソース／ドレイン領域ＳＤ２へと順方向電流が流れる向きに接続されている。
【００１８】
ゲート制御電圧は、サブストレート領域ＳＳとゲート電極Ｇとの間、つまり第１のダイオードＤ１１と第２のダイオードＤ１２の直列回路におけるアノード同士が接続された中点とゲート電極Ｇとの間に印加される。このゲート制御電圧印加部に実質的に並列に第３の抵抗Ｒ１３を接続する。ゲート制御電圧の印加回路が充分なインピーダンスを持っている場合には第３の抵抗Ｒ３は設けなくともよい。
【００１９】
次に、図１に示すＦＥＴ装置における動作について説明する。図１に示すＦＥＴ装置は、従来、内部結線されていたＰ型サブストレート領域ＳＳとＮ型ソース領域（図１の場合には、第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２のうちの一方）との間を切り離す。そして、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との間に接続した、第１及び第２のダイオードＤ１１及びＤ１２の直列回路と第１及び第２の抵抗Ｒ１１及びＲ１２の直列回路の各中点をＰ型サブストレート領域ＳＳに共通に接続する。
【００２０】
このようにして、ゲート制御電圧を、中点のサブストレート領域ＳＳの電位を原点として与えるようにすることで、入力電圧の極性が変化しても常にサブストレート領域ＳＳの電位がソース側にシフトするようになる。この場合、第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２は、いずれか一方がソース、他方がドレインとなり、入力電圧極性にしたがって変動するため、「ソース／ドレイン領域」と称している。
【００２１】
すなわち、ＦＥＴ素子部Ｆ１１は、Ｐ型のサブストレート領域ＳＳに対する電圧が、第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２という２つのＰ型領域に挟まれてサブストレート領域ＳＳの表面に絶縁配置されたゲート電極Ｇに印加されることにより、オン／オフ動作する。
【００２２】
Ｐ型サブストレート領域ＳＳの電位は、第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２の間に接続されている第１の抵抗Ｒ１１と第１のダイオードＤ１１及び第２の抵抗Ｒ１２と第２のダイオードＤ１２により、電位の低い方に引き寄せられる。
【００２３】
つまり、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２とのうちの高電位側は、サブストレート領域ＳＳの電位に対して正電位となって、ダイオードＤ１１又はＤ１２が逆方向となり、ダイオードＤ１１又はＤ１２の両端間には実質的に電流が流れなくなる。また、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２とのうちの低電位側は、サブストレート領域ＳＳの電位に対して負電位となって、ダイオードＤ１２又はＤ１１が順方向となり、サブストレート領域ＳＳは、低電位側のソース電位に近い電位となる。
【００２４】
このように、２つのＮ型領域である第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２の間にかかる電圧の極性に応じて、Ｎ型の第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２はソース又はドレインに変化する。
【００２５】
ゲートは、あくまでもＰ型サブストレート領域ＳＳに対するゲート電極Ｇの電位によって動作するため、上述のような構成をとれば、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との両端にかかる電圧極性に関係なく、ゲートを制御することができる。
【００２６】
したがって、例えば、交流回路に挿入した場合、ゲート制御電圧が０Ｖであれば、ＦＥＴ素子部Ｆ１１は、交流の両極性に対してオフとなり、反対にゲート制御電圧がかかれば交流の両極性ともにオンとなる。なお、ゲート制御電圧の同期制御により、交流電源の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、ＦＥＴ素子部Ｆ１１を順方向電圧降下の少ないダイオードとして機能させることもできる。
【００２７】
このようなＦＥＴ装置を用いれば、交流スイッチとして使用する場合に、ＦＥＴを逆直列接続する必要がなく、素子が１個で済むので、回路構成が簡単になり、且つ回路装置を安価に実現することができる。また、電力損失も従来のＦＥＴの逆直列接続等の構成に比べて半分以下とすることができる。
【００２８】
上述したＦＥＴ装置では、サブストレート領域と一方のソース／ドレイン領域とを内部結線せず、両ソース／ドレイン領域の間にダイオードと抵抗の並列回路を直列に接続し、これら並列回路同士の接続点をサブストレート領域に接続しており、両ソース／ドレイン領域間に電圧がかかったとき、サブストレート領域の電位が常にソース側に引き寄せられるので、簡単で且つ容易に製造し得る構成であるにもかかわらず、適用回路の回路構成が簡略化され、部品点数を低減するとともに、電力損失を抑制することができる。
【００２９】
図２は、この発明の第２の実施の形態に係る交流電源回路の構成を模式的に示している。図２に示す構成は、図１のＦＥＴ装置とほぼ同様のＦＥＴ装置を交流電源のオン／オフ制御に用いた交流電源回路を示している。
【００３０】
図２に示す交流電源回路は、図１と同様のＦＥＴ素子部Ｆ１１の第１のソース／ドレイン領域ＳＤ１を電源トランスＰＴ１の出力の一端に接続し、ＦＥＴ素子部Ｆ１１の第２のソース／ドレイン領域ＳＤ２を電源出力端の一方に接続している。ＦＥＴ素子部Ｆ１１には、図１に示したのと同様の第１及び第２のダイオードＤ１１及びＤ１２、並びに第１及び第２の抵抗Ｒ１１及びＲ１２を接続しており、これらの中点、すなわちサブストレート領域ＳＳとゲート電極Ｇとの間には、制御回路ＣＣ１１を設けている。制御回路ＣＣ１１は、この場合、図１に示した第３の抵抗Ｒ１３に相当するインピーダンスを有している。
【００３１】
したがって、制御回路ＣＣ１１により、ゲート制御電圧を０Ｖに制御すれば、ＦＥＴ素子部Ｆ１１は、電源トランスＰＴ１から出力される交流の両極性に対してオフとなる。反対に、制御回路ＣＣ１１により、適当なゲート制御電圧が印加されれば、電源トランスＰＴ１から出力される交流の両極性ともにオンとなる。
【００３２】
なお、上述したように、制御回路ＣＣ１１を、電源トランスＰＴ１から出力される交流に同期させて制御し、交流電源出力の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、順方向電圧降下の少ないダイオードとしてＦＥＴ素子部Ｆ１１を機能させることができる。
【００３３】
すなわち、図１に示すＦＥＴ装置を交流スイッチとして使用すれば、ＦＥＴを逆直列接続する必要がなく、素子が１個で済むので、交流電源回路の回路構成が簡単になり、且つ装置を安価に実現することができ、電力損失も低減することができる。
【００３４】
図３は、この発明の第３の実施の形態に係るＦＥＴ装置の構成を模式的に示している。
【００３５】
図３に示すＦＥＴ装置は、図１に示すＮチャネル型のエンハンスメントＭＯＳＦＥＴをＰチャネル型とした場合を示しており、図１のＦＥＴ素子部Ｆ１１、第１のダイオードＤ１１、第２のダイオードＤ１２、第１の抵抗Ｒ１、第２の抵抗Ｒ２及び第３の抵抗Ｒ３にそれぞれ対応するＦＥＴ素子部Ｆ２１、第１のダイオードＤ２１、第２のダイオードＤ２２、第１の抵抗Ｒ２１、第２の抵抗Ｒ２２及び第３の抵抗Ｒ２３を備えている。
【００３６】
ＦＥＴ素子部Ｆ２１は、Ｐチャネル型のエンハンスメントＭＯＳＦＥＴであり、サブストレート領域ＳＳ、第１のソース／ドレイン領域ＳＤ１、第２のソース／ドレイン領域ＳＤ２及びゲート電極Ｇを有している。この場合、サブストレート領域ＳＳは、Ｎ型基板で構成され、該サブストレート領域ＳＳに所定間隔を存して、例えば所定深さまでの不純物拡散等により所定深さのＰ型領域からなる第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２を埋設形成する。サブストレート領域ＳＳ表面の第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２の間の領域に絶縁層を介して金属からなるゲート電極Ｇを形成して、ＦＥＴ素子部Ｆ２１とする。
【００３７】
該ＦＥＴ素子部Ｆ２１は、サブストレート領域ＳＳに第１のダイオードＤ２１のカソードを接続して、該第１のダイオードＤ２１のアノードを第１のソース／ドレイン領域ＳＤ１に接続する。また、ＦＥＴ素子部２１は、同様に、サブストレート領域ＳＳに第２のダイオードＤ２２のカソードを接続して、該第２のダイオードＤ２２のアノードを第２のソース／ドレイン領域ＳＤ２に接続する。すなわち、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との間に、カソード同士を接続して直列逆極性として第１のダイオードＤ２１と第２のダイオードＤ２２を接続する。そして、第１のダイオードＤ２１と第２のダイオードＤ２２とのカソード同士の接続点をサブストレート領域ＳＳに接続する。
【００３８】
さらに、第１及び第２のダイオードＤ２１及びＤ２２にそれぞれ並列に充分に高い抵抗値を有する第１及び第２の抵抗Ｒ２１及びＲ２２を設ける。
【００３９】
したがって、サブストレート領域ＳＳと第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２との間には、それぞれ、第１のダイオードＤ２１と第１の抵抗Ｒ２１の並列回路及び第２のダイオードＤ２２と第２の抵抗Ｒ２２の並列回路が接続されることになる。
なお、第１のダイオードＤ１１は、図示するように、ソース／ドレイン領域ＳＤ１からサブストレート領域ＳＳへと順方向電流が流れる向きに接続されている。また、第２のダイオードＤ１２は、図示するように、ソース／ドレイン領域ＳＤ２からサブストレート領域ＳＳへと順方向電流が流れる向きに接続されている。
【００４０】
ゲート制御電圧は、サブストレート領域ＳＳとゲート電極Ｇとの間、つまり第１のダイオードＤ２１と第２のダイオードＤ２２の直列回路におけるカソード同士が接続された中点とゲート電極Ｇとの間に印加される。このゲート制御電圧印加部に実質的に並列に第３の抵抗Ｒ２３を接続する。
【００４１】
次に、図３に示すＦＥＴ装置における動作について説明する。図３に示すＦＥＴ装置においては、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との間に接続した、第１及び第２のダイオードＤ２１及びＤ２２の直列回路と第１及び第２の抵抗Ｒ２１及びＲ２２の直列回路の各中点をＮ型サブストレート領域ＳＳに共通に接続する。
【００４２】
このようにして、サブストレート領域ＳＳとゲート電極Ｇとの間にゲート制御電圧を印加することにより、入力電圧の極性が変化しても常にサブストレート領域ＳＳの電位がソース側にシフトするようになる。この場合も、第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２は、いずれか一方がソース、他方がドレインとなり、入力電圧極性にしたがって変動する。
【００４３】
すなわち、ＦＥＴ素子部Ｆ２１は、Ｎ型のサブストレート領域ＳＳに対する電圧が、第１及び第２のソース／ドレイン領域ＳＤ１及びＳＤ２という２つのＰ型領域に挟まれてサブストレート領域ＳＳの表面に絶縁配置されたゲート電極Ｇに印加されることにより、オン／オフ動作する。
【００４４】
Ｎ型サブストレート領域ＳＳの電位は、第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２の間に接続されている第１の抵抗Ｒ２１と第１のダイオードＤ２１及び第２の抵抗Ｒ２２と第２のダイオードＤ２２により、電位の高い方に寄せられる。
【００４５】
つまり、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２とのうちの低電位側は、サブストレート領域ＳＳの電位に対して負電位となって、ダイオードＤ２１又はＤ２２が逆方向となり、ダイオードＤ２１又はＤ２２には実質的に電流が流れなくなる。また、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２とのうちの高電位側は、サブストレート領域ＳＳの電位に対して正電位となって、ダイオードＤ２２又はＤ２１が順方向となり、サブストレート領域ＳＳは、高電位側のソース電位に近い電位となる。
【００４６】
このように、２つのＰ型領域である第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２の間にかかる電圧の極性に応じて、Ｐ型の第１のソース／ドレイン領域ＳＤ１及び第２のソース／ドレイン領域ＳＤ２はソース又はドレインに変化する。
【００４７】
ゲートは、あくまでもＮ型サブストレート領域ＳＳに対するゲート電極Ｇの電位によって動作するため、上述のような構成をとれば、第１のソース／ドレイン領域ＳＤ１と第２のソース／ドレイン領域ＳＤ２との両端にかかる電圧極性に関係なく、ゲートを制御することができる。
【００４８】
したがって、例えば、交流回路に挿入した場合、ゲート制御電圧が０Ｖであれば、ＦＥＴ素子部Ｆ２１は、交流の両極性に対してオフとなり、反対にゲート制御電圧がかかれば交流の両極性ともにオンとなる。なお、ゲート制御電圧の同期制御により、交流電源の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、ＦＥＴ素子部Ｆ２１を順方向電圧降下の少ないダイオードとして機能させることもできる。
【００４９】
図４は、この発明の第４の実施の形態に係る交流電源回路の構成を模式的に示している。図４に示す構成は、図３のＦＥＴ装置とほぼ同様のＦＥＴ装置を交流電源のオン／オフ制御に用いた交流電源回路を示している。
【００５０】
図４に示す交流電源回路は、図３と同様のＦＥＴ素子部Ｆ２１の第１のソース／ドレイン領域ＳＤ１を電源トランスＰＴ２の出力の一端に接続し、ＦＥＴ素子部Ｆ２１の第２のソース／ドレイン領域ＳＤ２を電源出力端の一方に接続している。ＦＥＴ素子部Ｆ２１には、図１に示したのと同様の第１及び第２のダイオードＤ２１及びＤ２２、並びに第１及び第２の抵抗Ｒ２１及びＲ２２を接続しており、これらの中点、すなわちサブストレート領域ＳＳとゲート電極Ｇとの間には、制御回路ＣＣ２１を設けている。制御回路ＣＣ２１は、この場合、図３に示した第３の抵抗Ｒ２３に相当するインピーダンスを有している。
【００５１】
したがって、制御回路ＣＣ２１により、ゲート制御電圧を０Ｖに制御すれば、ＦＥＴ素子部Ｆ２１は、電源トランスＰＴ２から出力される交流の両極性に対してオフとなる。反対に、制御回路ＣＣ２１により、適当なゲート制御電圧が印加されれば、電源トランスＰＴ２から出力される交流の両極性ともにオンとなる。
【００５２】
なお、上述したように、制御回路ＣＣ２１を、電源トランスＰＴ２から出力される交流に同期させて制御し、交流電源出力の正の半サイクル又は負の半サイクルのみをオンとするようにすれば、順方向電圧降下の少ないダイオードとしてＦＥＴ素子部Ｆ２１を機能させることができる。
【００５３】
【発明の効果】
以上説明したように、この発明によれば、簡単で且つ容易に製造し得る構成により、適用回路の回路構成を簡略化し、部品点数を低減するとともに、電力損失を抑制することを可能とするＦＥＴ装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る電界効果トランジスタ（ＦＥＴ）装置の構成を模式的に示す構成図である。
【図２】この発明の第２の実施の形態に係る電界効果トランジスタ（ＦＥＴ）装置を用いた電源回路の構成を模式的に示す回路構成図である。
【図３】この発明の第３の実施の形態に係る電界効果トランジスタ（ＦＥＴ）装置の構成を模式的に示す構成図である。
【図４】この発明の第４の実施の形態に係る電界効果トランジスタ（ＦＥＴ）装置を用いた電源回路の構成を模式的に示す回路構成図である。
【符号の説明】
ＳＳ … サブストレート領域
ＳＤ１ … 第１のソース／ドレイン領域
ＳＤ２ … 第２のソース／ドレイン領域
Ｇ … ゲート電極
Ｄ１１，Ｄ２１ … 第１のダイオード
Ｄ１２，Ｄ２２ … 第２のダイオード
Ｒ１１，Ｒ２１ … 第１の抵抗
Ｒ１２，Ｒ２２ … 第２の抵抗
Ｒ１３，Ｒ２３ … 第３の抵抗
ＣＣ１１，ＣＣ２１ … 制御回路
ＰＴ１，ＰＴ２ … 電源トランス
Claims (4)
- 第１の導電型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、前記第１の導電型領域とは異なる第２の導電型領域からなる第１及び第２のソース／ドレイン領域と、
前記サブストレート領域の前記第１及び第２のソース／ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第１のソース／ドレイン領域及び第２のソース／ドレイン領域との間にそれぞれ接続して、前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に直列に且つ互いに逆極性として設けた第１及び第２のダイオードと、
前記第１及び第２のダイオードにそれぞれ並列に接続した第１及び第２の抵抗と、を具備し、
前記第１のダイオードと第２のダイオードとの接続点と前記ゲート電極との間にゲート制御電圧を印加する、
ことを特徴とする電界効果トランジスタ装置。 - Ｐ型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、Ｎ型領域からなる第１及び第２のソース／ドレイン領域と、
前記サブストレート領域の前記第１及び第２のソース／ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第１のソース／ドレイン領域及び第２のソース／ドレイン領域との間に前記サブストレート領域側をアノードとしてそれぞれ接続して、前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に直列に且つ互いに逆極性として設けた第１及び第２のダイオードと、
前記第１及び第２のダイオードにそれぞれ並列に接続した第１及び第２の抵抗と、を具備し、
前記第１のダイオードと第２のダイオードとのアノード同士の接続点と前記ゲート電極との間にゲート制御電圧を印加する、
ことを特徴とする電界効果トランジスタ装置。 - Ｎ型領域からなるサブストレート領域と、
前記サブストレート領域上に離間して埋設され、Ｐ型領域からなる第１及び第２のソース／ドレイン領域と、
前記サブストレート領域の前記第１及び第２のソース／ドレイン領域で挟まれる領域上に絶縁配置されたゲート電極と、
前記サブストレート領域と前記第１のソース／ドレイン領域及び第２のソース／ドレイン領域との間に前記サブストレート領域側をカソードとしてそれぞれ接続して、前記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に直列に且つ互いに逆極性として設けた第１及び第２のダイオードと、
前記第１及び第２のダイオードにそれぞれ並列に接続した第１及び第２の抵抗と、を具備し、
前記第１のダイオードと第２のダイオードとのカソード同士の接続点と前記ゲート電極との間にゲート制御電圧を印加する、
ことを特徴とする電界効果トランジスタ装置。 - 前記第１及び第２のソース／ドレイン領域間に印加される入力信号の正及び負の半サイクルのいずれか一方のみをオンとするゲート制御電圧を、前記第１のダイオードと第２のダイオードとのカソード同士の接続点と前記ゲート電極との間に印加する制御電圧印加手段をさらに含む、
ことを特徴とする請求項１、２又は３に記載の電界効果トランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07252499A JP3844617B2 (ja) | 1999-03-17 | 1999-03-17 | 電界効果トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07252499A JP3844617B2 (ja) | 1999-03-17 | 1999-03-17 | 電界効果トランジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269438A JP2000269438A (ja) | 2000-09-29 |
| JP3844617B2 true JP3844617B2 (ja) | 2006-11-15 |
Family
ID=13491819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07252499A Expired - Fee Related JP3844617B2 (ja) | 1999-03-17 | 1999-03-17 | 電界効果トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3844617B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011064955A1 (ja) * | 2009-11-30 | 2011-06-03 | パナソニック株式会社 | 双方向スイッチ |
| CN113764407B (zh) * | 2021-08-12 | 2024-03-12 | 深圳市芯电元科技有限公司 | 一种改善栅极特性的mosfet芯片制造工艺 |
-
1999
- 1999-03-17 JP JP07252499A patent/JP3844617B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000269438A (ja) | 2000-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A711 | Notification of change in applicant |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| LAPS | Cancellation because of no payment of annual fees |