JP2021097324A - 半導体集積回路、及び半導体集積回路の制御方法 - Google Patents

Abstract

【課題】回路規模の増加を抑制すると路規模の増加を抑制可能な半導体集積回路、及び半導体集積回路の制御方法を提供する。【解決手段】本実施形態によれば、半導体集積回路は、第１電界効果トランジスタと、第１電界効果トランジスタに逆直列接続された第２電界効果トランジスタとを有するスイッチ素子を駆動する半導体集積回路であって、駆動回路と、制御回路とを備える。駆動回路は、第１電界効果トランジスタ、及び第２電界効果トランジスタをオン状態、又はオフ状態にする。制御回路は、１つの信号入力端子から入力される制御信号に応じて駆動回路を制御する。【選択図】図１

Description

本発明の実施形態は、半導体集積回路、及び半導体集積回路の制御方法に関する。

近年の、ＭＯＳＦＥＴをスイッチ素子として電源回路を構成する半導体集積回路では、新しいコネクタの規格ＵＳＢのＴｙｐｅ−Ｃを用いて、最大１００Ｗまでの出力に対応する電源供給も可能になってきた。このような大電力を扱う上では、ボディダイオードを介してＭＯＳＦＥＴがオフ時でも流れる逆流電流の抑制が必要とされる。このため、ドレインコモンと呼ばれる、シリコン上でドレインを共通にしたＭＯＳＦＥＴが開発されている。これにより、オン抵抗の増大を抑え、且つボディダイオードによる逆流防止も可能となる。

ドレインコモン構成のＭＯＳＦＥＴではドレイン端子がなくなり、代わりにソース端子が２つ（ソースＳ１、ソースＳ２）、またゲート端子も２つ（ゲートＧ１、ゲートＧ２）の基本４端子構成となっている。このため、マイコン等から送信される制御信号を入力する入力端子も２つ必要となり、半導体集積回路の回路規模が増加してしまう。

特開２０１６−１６４９６２号公報

発明が解決しようとする課題は、回路規模の増加を抑制可能な半導体集積回路を提供することである。

本実施形態によれば、半導体集積回路は、第１電界効果トランジスタと、第１電界効果トランジスタに逆直列接続された第２電界効果トランジスタとを有するスイッチ素子を駆動する半導体集積回路であって、駆動回路と、制御回路とを備える。駆動回路は、第１電界効果トランジスタ、及び第２電界効果トランジスタをオン状態、又はオフ状態にする。制御回路は、１つの信号入力端子から入力される制御信号に応じて駆動回路を制御する。

第１実施形態による電源回路の構成の一例を示すブロック図。 比較例である電源回路の構成の一例を示すブロック図。 第２実施形態に係る電源回路の構成を示す図。 第２実施形態に係る電源回路の比較例構成を示す図。 第３実施形態に係る電源回路の構成を示す図。 駆動制御回路の真理値表。 制御信号がロウレベル信号の場合の電流の流れを示す図。 駆動制御回路のタイミングダイアグラム。 第４実施形態に係る電源回路の構成を示す図。 第４実施形態に係る駆動制御回路の真理値表。 第４実施形態に係る駆動制御回路のタイミングダイアグラム。 時間回路の構成例を示す図。 内部回路の電圧波形図。 時間回路の別の構成例を示す図。 図１４の時間回路の各ノードの電圧波形図。 時間回路を設けた電源回路の構成例を示す図。 時間回路における発振回路の構成例を示す図。 図１７の発振回路の各ノードの電圧波形図。

以下、本発明の実施形態に係る半導体集積回路、及び半導体集積回路の制御方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は、本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。また、本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。

（第１実施形態）
図１は、第１実施形態による電源回路の構成の一例を示すブロック図である。電源回路１は、制御信号Ｃｎｔｒに従って電源端子ＶＩＮからの電力を、出力端子ＶＯＵＴを介して負荷に供給する半導体集積回路である。電源回路１は、出力回路１０と、駆動制御回路２０とを備えている。なお、出力回路１０と、駆動制御回路２０とは、２つの半導体チップで構成されたモジュールであるが、一つの半導体チップで構成されてもよい。

出力回路１０は、電源端子ＶＩＮと出力端子ＶＯＵＴ間に第１電界効果トランジスタＱ１０と、第１電界効果トランジスタＱ１０に逆直列接続された第２電界効果トランジスタＱ２０とを有するスイッチ素子である。第１電界効果トランジスタＱ１０、及び第２電界効果トランジスタＱ２０は、例えばｎチャネル型のＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）である。すなわち、出力回路１０では、第１電界効果トランジスタＱ１０のドレインと第２電界効果トランジスタＱ２０のドレインとが電気的に接続される。これにより、第１電界効果トランジスタＱ１０に寄生的に形成されるボディダイオードＤ１０のカソードと、第２電界効果トランジスタＱ２０に寄生的に形成されるボディダイオードＤ２０のカソードとが電気的に接続される。このような接続をドレインコモンと称する。ドレインコモン構成のＭＯＳＦＥＴではドレイン端子がなくなり、代わりにソース端子が２つ（ソースＳ１、ソースＳ２）、またゲート端子も２つ（ゲートＧ１、ゲートＧ２）の基本４端子構成となっている。

第１電界効果トランジスタＱ１０がオンし、かつ、第２電界効果トランジスタＱ２０がオンすることにより、電流を電源端子ＶＩＮから出力端子ＶＯＵＴに流すことができる。電流を止める際には、第１電界効果トランジスタＱ１０をオフし、かつ、第２電界効果トランジスタＱ２０をオフする。このとき、この第２電界効果トランジスタＱ２０がオフとなっているとともに、電流の流れる方向がボディダイオードＤ２０の順方向に対して逆方向となっている。このため、この第２電界効果トランジスタＱ２０によって、電流の流れが阻止される。

駆動制御回路２０は、駆動回路２０ａと、制御回路２０ｂとを有する。
駆動回路２０ａは、第１電界効果トランジスタＱ１０、及び第２電界効果トランジスタＱ２０をオン状態、又はオフ状態にする。この駆動回路２０ａは、第１ドライバ２００と、第２ドライバ２０２とを有する。第１ドライバ２００は、端子ＰＧ１を介して第１電界効果トランジスタＱ１０のゲートＧ１に接続される。同様に第２ドライバ２０２は、端子ＰＧ２を介して第２電界効果トランジスタＱ２０のゲートＧ２に接続される。

制御回路２０ｂは、１つの端子ＰＥＮから入力される制御信号Ｃｎｔｒに応じて駆動回路２０ａを制御する。すなわち、端子ＰＥＮに入力される信号の状態により駆動回路２０ａのイネーブル（ｅｎａｂｌｅ）、又はディスイネーブル（ｄｉｓａｂｌｅ）が決まる。ここで、制御信号Ｃｎｔｒがハイレベルの信号の場合には、駆動回路２０ａの第１ドライバ２００及び第２ドライバ２０２はイネーブル状態となる。イネーブル状態である第１ドライバ２００及び第２ドライバ２０２は、端子ＰＧ１、及び端子ＰＧ２にゲート電圧を出力し、第１電界効果トランジスタＱ１０及び第２電界効果トランジスタＱ２０をオン状態にする。一方で、制御信号Ｃｎｔｒがロウレベルである場合には、ゲート電圧の出力を停止し、第１電界効果トランジスタＱ１０及び第２電界効果トランジスタＱ２０をオフ状態にする。

制御回路２０ｂの端子ＰＧＮＤは、外部のグランドあるいは所定電位に接続される。制御回路２０ｂの端子ＰＶＩＮは、駆動制御回路２０を動作させる電源と接続される。

図２は、比較例である電源回路１ａの構成の一例を示すブロック図である。電源回路１ａと図１で示した電源回路１とは、制御回路２０ｂに、端子ＰＥＮ１、ＰＥＮ２から入力される異なる第１制御信号Ｃｎｔｒ１、第２制御信号Ｃｎｔｒ２に応じて駆動回路２０ａを制御する点で相違する。制御回路２０ｂは、端子ＰＥＮ１から入力される第１制御信号Ｃｎｔｒ１に応じて駆動回路２０ａの第１ドライバ２００を制御する。すなわち、第１制御信号Ｃｎｔｒ１がハイレベルの信号の場合には、第１ドライバ２００はイネーブル状態となり、端子ＰＧ１にゲート電圧を出力し、第１電界効果トランジスタＱ１０をオン状態にする。一方で、第１制御信号Ｃｎｔｒ１がロウレベルである場合には、ゲート電圧の出力を停止し、第１電界効果トランジスタＱ１０をオフ状態にする。

同様に、第２制御信号Ｃｎｔｒ２がハイレベルの信号の場合には、第２ドライバ２０２はイネーブル状態となり、端子ＰＧ２にゲート電圧を出力し、第２電界効果トランジスタＱ２０をオン状態にする。一方で、第２制御信号Ｃｎｔｒ２がロウレベルである場合には、ゲート電圧の出力を停止し、第２電界効果トランジスタＱ２０をオフ状態にする。

このように、ドレインコモンのＭＯＳＦＥＴを駆動する場合、ゲートに接続される端子は、端子ＰＧ１と端子ＰＧ２との２端子が必要となる。第１電界効果トランジスタＱ１０、第２電界効果トランジスタＱ２０を別々に駆動する場合には、信号が入力される端子もＰＥＮ１、ＰＥＮ２の２端子が必要となる。一方で、第１電界効果トランジスタＱ１０、第２電界効果トランジスタＱ２０のゲートを同じ制御信号で駆動する場合には、信号が入力される端子もＰＥＮ１、ＰＥＮ２のどちらか１端子あればよい。端子数（ピン数）を考えた場合、比較例では端子ＰＧ１、端子ＰＧ２、端子ＰＥＮ１、端子ＰＥＮ２、端子ＰＶＩＮ、及び端子ＰＧＮＤの６ピンが必要となる。

以上説明したように、本実施形態では、第１電界効果トランジスタＱ１０、第２電界効果トランジスタＱ２０のゲートを同じ制御信号Ｃｎｔｒで駆動することとした。これにより、制御信号Ｃｎｔｒの入力端子が一つでよくなるので、５端子（５ピン）構成が可能となる。

（第２実施形態）
第２実施形態に係る電源回路は、電荷排出回路を更に備えることで、第１実施形態に係る電源回路と相違する。以下では、第１実施形態に係る電源回路と相違する点に関し、以下に説明する。

図３は、第２実施形態に係る電源回路１ｂの構成を示す図である。図３に示すように、本実施形態に係る電源回路１ｂは、電荷排出回路２２を更に備える。本実施形態に係る電源回路１ｂは、図１で示した電源回路１の５端子（５ピン）構成を６端子構成としたことで相違する。すなわち、端子ＰＯＵＴが増設されている。

電荷排出回路２２は、一端が端子ＰＯＵＴを介して出力回路１０の出力端子ＶＯＵＴに接続され、他端がグランドに接続される。なお、図示しないが、接地される及びグランドに接続されるとは、端子ＰＧＮＤを介してグランドあるいは所定の電位に接続されることである。電荷排出回路２２は、例えば出力回路１０の出力端子ＶＯＵＴに接続された負荷の電荷を排出する。

図４は、第２実施形態に係る電源回路の比較例構成を示す図である。図４に示すように、本実施形態の比較例に係る電源回路１ｃは、電荷排出回路２２を更に備える。本実施形態に比較例に係る電源回路１ｃは、図２で示した６端子（６ピン）構成を８端子構成としたことで相違する。すなわち、端子ＰＯＵＴと端子ＰＮＣが増設されている。信号が入力される端子が端子ＰＥＮ１、ＰＥＮ２の２つの場合、端子ＰＯＵＴを加えるために、電源回路を７ピンにする必要がある。ところが、量産での一般のパッケージでは、パッケージの両側に同数のピンを設けるため７ピンタイプのパッケージがなく、図４に示すように、汎用で安価な８ピンパッケージを一般に用いる。このように、比較例の電源回路１ｃでは、１ピン追加の為に、６ピンから２ピン増やす８ピンパッケージにする必要があり、パッケージ外寸も大きくなるので、基板スペースも大きくなってしまう。

以上のように、本実施形態では、第１電界効果トランジスタＱ１０、第２電界効果トランジスタＱ２０のゲートを同じ制御信号Ｃｎｔｒで駆動するので、５ピンを６ピンに１ピン増やすだけで済み、５ピンのソケット（ＳＯＴ）パッケージを使用している場合には、６ピンにしても同じパッケージ外寸の６ピンのソケット（ＳＯＴ）に搭載でき、基板実装スペースの増加を回避することができる。

（第３実施形態）
第３実施形態に係る電源回路は、減圧回路を更に備えることで、第１実施形態に係る電源回路と相違する。以下では、第１実施形態に係る電源回路と相違する点に関し、以下に説明する。

図５は、第３実施形態に係る電源回路１ｄの構成を示す図である。図５に示すように、本実施形態に係る電源回路１ｄは、第１減圧回路２０ｃと、第２減圧回路２０ｄと、を更に備える。また、駆動回路２０ａは、チャージポンプ回路２０４を有する。

チャージポンプ回路２０４は、第１ドライバ２００と、第２ドライバ２０２とに接続され、電源電圧Ｖｉｎを昇圧して得られる昇圧電圧を第１ドライバ２００及び第２ドライバ２０２に供給する。これにより、制御回路２０ｂに入力された制御信号Ｃｎｔｒがハイレベルの信号の場合には、昇圧されたゲート電圧Ｖｇ１、Ｖｇ２が第１ドライバ２００及び第２ドライバ２０２を介して端子ＰＧ１、及び端子ＰＧ２それぞれに出力される。そして、第１電界効果トランジスタＱ１０及び第２電界効果トランジスタＱ２０はオンする。なお、ゲート電圧Ｖｇ１、Ｖｇ２は、第１電界効果トランジスタＱ１０のゲートＧ１、及び第２電界効果トランジスタＱ２０のゲートＧ２それぞれに印加される電圧である。

一方で、制御信号Ｃｎｔｒがロウレベルの信号の場合には、昇圧された電圧の端子ＰＧ１、及び端子ＰＧ２への出力が停止される。これにより、第１電界効果トランジスタＱ１０及び第２電界効果トランジスタＱ２０はオフする。

第１減圧回路２０ｃは、第１電界効果トランジスタＱ１０がオフする場合に、第１電界効果トランジスタＱ１０のソースＳ１とゲートＧ１と間の電位差を第１電界効果トランジスタＱ１０の耐圧以下にする。この第１減圧回路２０ｃは、第１減圧スイッチ素子Ｑ１と、第１接地スイッチ素子Ｑ３と、第１抵抗Ｒ１と、第２抵抗Ｒ２とを有する。

第１減圧スイッチ素子Ｑ１は、第１電界効果トランジスタＱ１０がオフする場合に、第１電界効果トランジスタＱ１０のソースＳ１とゲートＧ１間を短絡する。第１減圧スイッチ素子Ｑ１は、例えばＰチャネル型ＭＯＳトランジスタである。より具体的には、第１減圧スイッチ素子Ｑ１のソースは端子ＰＧ１を介して第１電界効果トランジスタＱ１０のゲートＧ１に接続される。また、第１減圧スイッチ素子Ｑ１のドレインは、端子ＰＶＩＮを介して第１電界効果トランジスタＱ１０のソースＳ１に接続される。第１減圧スイッチ素子Ｑ１がオンすると、端子ＰＧ１と端子ＰＶＩＮが短絡され、端子ＰＧ１の電圧は端子ＰＶＩＮの電圧と等しくなる。これにより、第１電界効果トランジスタＱ１０のソースＳ１とゲートＧ１間の電位差は第１電界効果トランジスタＱ１０の耐圧以下となる。

第１接地スイッチ素子Ｑ３は、端子ＰＧ１と端子ＰＧＮＤとの間に接続される。第１接地スイッチ素子Ｑ３は、第１電界効果トランジスタＱ１０がオフする場合に、オンする。これにより、第１電界効果トランジスタＱ１０のオフ時に、端子ＰＧ１と端子ＰＶＩＮに溜まった電荷をグランドに導出する。

より詳細には、第１接地スイッチ素子Ｑ３は、例えばＮチャンネル型ＭＯＳトランジスタである。第１接地スイッチ素子Ｑ３のドレインは第２抵抗Ｒ２を介して、第１減圧スイッチ素子Ｑ１のゲートに接続され、ソースはグランドに接続され、ゲートは制御回路２０ｂに接続される。また第１抵抗Ｒ１は、第１減圧スイッチ素子Ｑ１のゲートと第２抵抗Ｒ２の間のノードｎ１に一端が接続され、他端が端子ＰＧ１に接続される。

第２減圧回路２０ｄも第１減圧回路２０ｃと同等の構成である。すなわち、第２減圧回路２０ｄは、第２電界効果トランジスタＱ２０がオフする場合に、第２電界効果トランジスタＱ２０のソースとゲート間の電位差を第２電界効果トランジスタＱ２０の耐圧以下にする。この第２減圧回路２０ｄは、第２減圧スイッチ素子Ｑ２と、第２接地スイッチ素子Ｑ４と、第３抵抗Ｒ３と、第４抵抗Ｒ４とを有する。

第２減圧スイッチ素子Ｑ２は、第２電界効果トランジスタＱ２０がオフする場合に、第２電界効果トランジスタＱ２０のソースＳ２とゲートＧ２間を短絡する。第２減圧スイッチ素子Ｑ２は、例えばＰチャネル型ＭＯＳトランジスタである。より具体的には、第２減圧スイッチ素子Ｑ２のソースは端子ＰＧ２を介して第２電界効果トランジスタＱ２０のゲートＧ２に接続される。また、第２減圧スイッチ素子Ｑ２のドレインは、端子ＰＯＵＴを介して第２電界効果トランジスタＱ２０のソースＳ２に接続される。第２減圧スイッチ素子Ｑ２がオンすると、端子ＰＧ２と端子ＰＯＵＴが短絡され、端子ＰＧ２の電圧は端子ＰＯＵＴの電圧と等しくなる。これにより、第２電界効果トランジスタＱ２０のソースＳ２とゲートＧ２と間の電位差は第２電界効果トランジスタＱ２０の耐圧以下となる。

第２接地スイッチ素子Ｑ４は、端子ＰＧ２と端子ＰＧＮＤとの間に接続される。第２接地スイッチ素子Ｑ４は、第２電界効果トランジスタＱ２０がオフする場合に、オンする。これにより、第２電界効果トランジスタＱ２０がオフする時に、端子ＰＧ２と端子ＰＯＵＴとに溜まった電荷をグランドに導出する。

第２接地スイッチ素子Ｑ４は、例えばＮチャンネル型ＭＯＳトランジスタである。より詳細には、第２接地スイッチ素子Ｑ４のドレインは第４抵抗Ｒ４を介して、第２減圧スイッチ素子Ｑ２のゲートに接続され、ソースは端子ＰＧＮＤに接続され、ゲートは制御回路２０ｂに接続される。また第３抵抗Ｒ３は、第２減圧スイッチ素子Ｑ４のゲートと第４抵抗の間のノードｎ２に一端が接続され、他端が端子ＰＧ２に接続される。

以上が第３実施形態に係る電源回路１構成の説明であるが、以下に動作例を図６乃至図９を用いて説明する。図６は、駆動制御回路２０の真理値表である。本実施形態では、ハイレベル信号をＨで示し、ロウレベル信号をＬで示す。

図７は、制御信号Ｃｎｔｒがロウレベル信号（Ｌ）の場合の電流の流れを示す図である。電流Ｉｖｉｎは、電源端子ＶＩＮから第１減圧スイッチ素子Ｑ１に流れる電流であり、電流Ｉｏｕｔは、出力端子ＶＯＵＴから第２減圧スイッチ素子Ｑ２に流れる電流である。電源電圧Ｖｉｎは、電源端子ＶＩＮの電圧である。電圧Ｖｏｕｔは、出力端子ＶＯＵＴの電圧である。

図８は、駆動制御回路２０のタイミングダイアグラムである。図８（ａ）〜（ｈ）は、それぞれ、制御信号Ｃｎｔｒ、制御信号ｅｎ、第１電界効果トランジスタＱ１０のゲート電圧Ｖｇ１、第１電界効果トランジスタＱ１０のゲートソース間電圧Ｖｇｓ１、電流Ｉｖｉｎ、第２電界効果トランジスタＱ２０のゲート電圧Ｖｇ２、第２電界効果トランジスタＱ２０のゲートソース間電圧Ｖｇｓ２、電流Ｉｏｕｔである。横軸は時間である。期間１は、制御信号Ｃｎｔｒがハイレベル信号（Ｈ）期間を示し、期間２及び期間３は、制御信号Ｃｎｔｒがロウレベル信号（Ｌ）の期間を示す。

まず、端子ＰＥＮへ入力される制御信号Ｃｎｔｒがハイレベル信号（Ｈ）の場合の動作例を説明する。制御信号ｅｎは、端子ＰＥＮに入力される制御信号Ｃｎｔｒの反転信号で、制御信号Ｃｎｔｒがハイレベル（Ｈ）になると制御信号ｅｎはロウレベル（Ｌ）となる。すなわち、期間１では、制御回路２０ｂに入力された制御信号Ｃｎｔｒがハイレベル信号（Ｈ）であり、制御回路２０ｂから出力される制御信号ｅｎがロウレベル信号（Ｌ）である。これにより、昇圧されたゲート電圧Ｖｇ１、Ｖｇ２が第１ドライバ２００及び第２ドライバ２０２を介して端子ＰＧ１、及び端子ＰＧ２それぞれに出力される。

ゲート電圧Ｖｇ１は、Ｖｇ１＝Ｖｉｎ＋Ｖｇｓ１となる。ゲート電圧Ｖｇ２は、Ｖｇ２＝Ｖｉｎ＋Ｖｇｓ２となる。

ゲート電圧Ｖｇ１、Ｖｇ２は、Ｖｇ１（＝Ｖｇ２）≧Ｖｉｎ＋Ｖｔｈの関係を有する。ここで、Ｖｔｈは、第１電界効果トランジスタＱ１０、及び第２電界効果トランジスタＱ２０の閾値電圧である。このため、第１電界効果トランジスタＱ１０及び第２電界効果トランジスタＱ２０がオンする。

制御回路２０ｂは、入力された制御信号Ｃｎｔｒに応じて、制御信号ｅｎを出力する。制御信号ｅｎは、上述のように制御信号Ｃｎｔｒの反転信号である。制御信号ｅｎがロウレベル信号（Ｌ）となると、第１接地スイッチ素子Ｑ３及び第２接地スイッチ素子Ｑ４はオフする。これにより、第１減圧スイッチ素子Ｑ１、及び第２減圧スイッチ素子Ｑ２は、ゲートとソースが抵抗Ｒ１、Ｒ３でそれぞれ短絡されてオフする。そして、電流Ｉｖｉｎ、Ｉｏｕｔは０となる。

ここで、第１減圧スイッチ素子Ｑ１、第２減圧スイッチ素子Ｑ２、第１接地スイッチ素子Ｑ３、及び第２接地スイッチ素子Ｑ４は、ソースまたはドレインの高電位側から低電位側へ向かう方向と、ボディダイオードの順方向の向きとが逆であるため、ゲートＧ１及びゲートＧ２から電荷をリークしにくい。さらに、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は、抵抗分割によって、第１減圧スイッチ素子Ｑ１、第２減圧スイッチ素子Ｑ２、第１接地スイッチ素子Ｑ３、及び第２接地スイッチ素子Ｑ４に、大きな電圧がかかることを防ぐ。

次に制御信号Ｃｎｔｒがロウレベル信号（Ｌ）の場合の動作例を、図６を参照にしつつ、図７、８を用いて説明する。

期間２の初めに、端子ＰＥＮへ入力される制御信号Ｃｎｔｒがロウレベル信号（Ｌ）に切り替わり、制御信号ｅｎがハイレベル信号（Ｈ）となる。制御信号ｅｎがハイレベル信号（Ｈ）となり、第１ドライバ２００及び第２ドライバ２０２の出力がオフになると、スイッチ素子Ｑ１〜Ｑ４がオンする。

ここで、まず第１減圧スイッチ素子Ｑ１、第１接地スイッチ素子Ｑ３に注目すると、第１接地スイッチ素子Ｑ３がオンする。これにより、端子ＰＧ１から抵抗Ｒ１、Ｒ２を介してグランド（端子ＰＧＮＤ）に電流経路が発生する。抵抗Ｒ１、Ｒ２で分圧された電圧が第１減圧スイッチ素子Ｑ１のゲートソース間電圧となり第１減圧スイッチ素子Ｑ１がオンする。この時、端子ＰＧ１に蓄積させた電荷は第１減圧スイッチ素子Ｑ１、抵抗Ｒ１、Ｒ２を介し、第１接地スイッチ素子Ｑ３がグランド（端子ＰＧＮＤ）に接地されることで放電される。期間２がこの動作を示している。

期間２では、端子ＰＧ１の電位Ｖｇ１がＰＶＩＮ端子の電圧Ｖｉｎに近づく。ここで、第１減圧スイッチ素子Ｑ１のオン抵抗（ＲｏｎＱ１）は、ＲｏｎＱ１≪Ｒ１、Ｒ２である。また電流Ｉｖｉｎは、期間２で端子ＰＧ１からの放電電流が端子ＰＶＩＮへ流れ出すので、マイナスの電流として測定される。

第１電界効果トランジスタＱ１０のゲートソース間電圧Ｖｇｓ１は、期間１では電圧（Ｖｇ１−Ｖｉｎ）が印加される。第１ドライバ２００、及び第２ドライバ２０２の出力がオフした期間２では、第１電界効果トランジスタＱ１０のゲート電荷が放電され徐々にゲートソース間電圧Ｖｇｓ１は０Ｖに近づき、ゲート電圧Ｖｇ１は、上述のように、電源電圧Ｖｉｎと等しくなる。このように、第１ドライバ２００、及び第２ドライバ２０２の出力がオフの時、この駆動制御回路２０は、第１電界効果トランジスタＱ１０のゲートＧ１電位とソースＳ１電位を同電位にすることにより、第１電界効果トランジスタＱ１０のゲート、ソース間の耐圧超過を回避する。第１電界効果トランジスタＱ１０に関して説明したが、第２電界効果トランジスタＱ２０に関しても同様である。

次に、ゲート電圧Ｖｇ１が電源電圧Ｖｉｎに等しくなった後の期間３では、端子ＰＧ１と端子ＰＶＩＮと間の電流は無く、端子ＰＶＩＮとグランド（端子ＰＧＮＤ）間の電流のみが発生する。この電流Ｉｖｉｎは制御信号ＣｎｔｒがＬである間は定常的に流れ続けるＤＣ的な電流として消費される。端子ＰＧ２、端子ＰＯＵＴに関しても同様に動作する。

以上の説明したように、本実施形態によれば、第１電界効果トランジスタＱ１０、第２電界効果トランジスタＱ２０がオフする場合に、第１減圧回路２０ｃ、及び第２減圧回路２０ｄそれぞれが、第１電界効果トランジスタＱ１０、及び第２電界効果トランジスタＱ２０のゲートＧ１、Ｇ２、ソースＳ１、Ｓ２間を同電位にする。これにより、第１電界効果トランジスタＱ１０、及び第２電界効果トランジスタＱ２０のゲートＧ１、Ｇ２、ソースＳ１、Ｓ２間の耐圧超過を防ぐことが可能となる。

（第４実施形態）
第４実施形態に係る電源回路は、時間回路を更に備えることで、第３実施形態に係る電源回路と相違する。以下では、第３実施形態に係る電源回路と相違する点に関し、以下に説明する。

図９は、第４実施形態に係る電源回路１ｅの構成を示す図である。図９に示すように、本実施形態に係る電源回路１ｅは、時間回路２０ｅを更に備える。また、図９では、更に電流Ｉｖｉｎ、Ｉｏｕｔが図示されている。

時間回路２０ｅは、制御回路２０ｂと、第１接地スイッチ素子Ｑ３、及び第２接地スイッチ素子Ｑ４のゲートとの間を接続する信号線の途中に配置されている。すなわち、この時間回路２０ｅは、一端が制御回路２０ｂに接続され、他端が第１接地スイッチ素子Ｑ３のゲート、及び第２接地スイッチ素子Ｑ４のゲートに接続される。また、時間回路２０ｅは、制御信号ｅｎがハイレベル信号（Ｈ）になるとハイレベル信号（Ｈ）になり、所定時間の経過後にロウレベル信号（Ｌ）となる制御信号ｓｎ３を第１接地スイッチ素子Ｑ３、及び第２接地スイッチ素子Ｑ４のゲートに出力する。

図１０は、本実施形態に係る駆動制御回路２０の真理値表である。図１１は、本実施形態に係る駆動制御回路２０のタイミングダイアグラムである。図１１（ａ）〜（ｉ）は、それぞれ、制御信号Ｃｎｔｒ、制御信号ｅｎ、時間回路２０ｅの出力する制御信号ｓｎ３、第１電界効果トランジスタＱ１０のゲートソース間電圧Ｖｇｓ１、第１電界効果トランジスタＱ１０のゲート電圧Ｖｇ１、電流Ｉｖｉｎ、第２電界効果トランジスタＱ２０のゲートソース間電圧Ｖｇｓ２、第２電界効果トランジスタＱ２０のゲート電圧Ｖｇ２、電流Ｉｏｕｔである。横軸は時間である。

図１０、１１を用いて、本実施形態に係る駆動制御回路２０の動作例を説明する。第１期間、第２期間、及び第３期間は、第３実施形態に係る駆動制御回路２０の動作と同様である。

時間回路２０ｅの制御信号ｓｎ３は、制御信号ｅｎがロウレベル（Ｌ）からハイレベル（Ｈ）に切り替わるタイミングで、ロウレベル（Ｌ）からハイレベル（Ｈ）になる。そして、制御信号ｓｎ３は、設定された時間が経過するとロウレベル（Ｌ）になる。第１接地スイッチ素子Ｑ３、及び第２接地スイッチ素子Ｑ４がオンする期間２と期間３では電流経路が生成され、電流が流れ続ける。時間回路２０ｅは制御信号ｓｎ３をロウレベル（Ｌ）信号にすることで、所定時間後、すなわち、期間３の経過後の期間４に第１接地スイッチ素子Ｑ３、及び第２接地スイッチ素子Ｑ４をオフする。これにより、第３期間では、第１電界効果トランジスタＱ１０を定常的に流れる電流Ｉｖｉｎ、第２電界効果トランジスタＱ２０を定常的に流れる電流Ｉｏｕｔを、期間４ではゼロにすることが可能である。

ここで、図１２、図１３を用いて、時間回路２０ｅの構成例を説明する。
図１２は、時間回路２０ｅの構成例を示す図である。また、図１３は、その内部回路の電圧波形図である。すなわち、図１２の時間回路２０ｅの各ノードの電圧波形のイメージを示したものである。図１３（ａ）〜（ｄ）は、それぞれ、制御信号ｅｎ、ノードｎ３１に入力される信号ｓｎ３１、ノードｎ３２に入力される信号ｓｎ３２、ノードｎ３に入力される信号ｓｎ３である。横軸は時間である。また、ｔ０が期間１（図１１）に対応し、ｔ１が期間２（図１１）＋期間３（図１１）に対応し、ｔ２が期間４（図１１）に対応する。

図１２に示すように、時間回路２０ｅは、２つのインバータ回路（ＩＮＶ）と、抵抗Ｒと、容量Ｃと、２入力論理和回路（ＮＯＲ）とで構成される。ＮＯＲ回路の一つの入力は、インバータ回路（ＩＮＶ）を介した制御回路２０ｂ（図３）の制御信号ｅｎの反転信号が入力される。この制御信号ｅｎは、端子ＰＥＮに入力される制御信号Ｃｎｔｒの反転信号で、制御信号Ｃｎｔｒがロウレベル（Ｌ）になると制御信号ｅｎはハイレベル（Ｈ）となる。

もう一方の入力には、更にインバータ回路（ＩＮＶ）を介した反転信号、すなわち制御信号ｅｎが入力されるが、ＩＮＶ回路の出力とＮＯＲ回路の入力の間に、抵抗Ｒと容量Ｃで構成されるＲＣ遅延回路を配置し、抵抗値と容量値の定数で決まる時間を遅延させて入力される。

時間回路２０ｅはこの遅延時間を利用して所望の期間だけ回路をイネーブルにする制御信号を生成する。ＮＯＲ回路の出力（ｓｎ３）は、第１接地スイッチ素子Ｑ３、及び第２接地スイッチ素子Ｑ４それぞれのゲートを駆動する。より具体的には、制御信号ｅｎがロウレベル（Ｌ）の期間（ｔ０）は、ＮＯＲ回路の一つの入力にハイレベル（Ｈ）の信号が、もう一方のノードｎ３２へはロウレベル（Ｌ）の信号ｓｎ３２が入力され、ＮＯＲ回路の出力はロウレベル（Ｌ）となる。

次に制御信号ｅｎがロウレベル（Ｌ）からハイレベル（Ｈ）に切り替わると、ＮＯＲ回路の一つの入力はロウレベル（Ｌ）に切り替わる。もう一方の入力であるノードｎ３１の信号ｓｎ３１は、ＩＮＶ回路の出力はロウレベル（Ｌ）からハイレベル（Ｈ）に瞬時に切り替わる。しかし、ノードｎ３２の信号ｓｎ３２は、ＲＣで構成される遅延回路により、ロウレベル（Ｌ）からハイレベル（Ｈ）に切り替わりが遅れる期間（ｔ１）が発生する。この期間は、ＮＯＲ回路の２入力共にロウレベル（Ｌ）が入力されるので、出力（ｓｎ３）はハイレベル（Ｈ）となる。その後、信号ｓｎ３２がハイレベル（Ｈ）に達すると、ＮＯＲ回路の出力はロウレベル（Ｌ）となる。この期間（ｔ２）は、制御信号Ｃｎｔｒがロウレベル（Ｌ）であるが、ＮＯＲ回路の出力ｓｎ３がロウレベル（Ｌ）となり、第１接地スイッチ素子Ｑ３、及び第２接地スイッチ素子Ｑ４が共にオフになる。

次に、図１４、１５を用いて、時間回路２０ｅにおける別の構成例を説明する。
図１４は、時間回路２０ｅの別の構成例を示す図である。図１５は、図１４の時間回路２０ｅの各ノードの電圧波形図である。図１５（ａ）〜（ｌ）は、それぞれ、ＰＯＲ回路の出力する制御信号ｐｏｒ、制御信号ｅｎ、ノードｎ１１に入力する信号ｓｎ１１、ノードｎ１２に入力する信号ｓｎ１２、ノードｎ１３に入力する信号ｓｎ１３、ノードｎ１４に入力する信号ｓｎ１４、ノードｎ１５に入力する信号ｓｎ１５、信号ｃｌｋ、Ｄ−ｔｙｐｅフリップ・フロップ回路（ＤＦＦ１）のＱ出力であるｓｑ１、Ｄ−ｔｙｐｅフリップ・フロップ回路（ＤＦＦ２）のＱ出力であるｓｑ２、Ｄ−ｔｙｐｅフリップ・フロップ回路（ＤＦＦｎ）のＱ出力であるｓｑｎ、論理和回路（ＯＲ）の出力である信号ｒｃｏ（ｓｎ３）である。横軸は時間である。ｔ３が期間１（図１１）に対応し、ｔ４が期間２（図１１）＋期間３（図１１）に対応し、ｔ５が期間４（図１１）に対応する。

図１４に示すように、発振回路（Ｏｓｃｉｌｌａｔｏｒ）を設け、発振回路で生成されるクロック（ｃｌｋ）のパルス数をカウンタ回路でカウントする。予め設定した数のパルスがカウンタされると、トリガ信号であるＲｉｐｐｌｅＣａｒｒｙ Ｏｕｔ（ｒｃｏ）が生成される。このｒｃｏ信号は、Ｄ−ｔｙｐｅフリップ・フロップ回路（ＤＦＦ０）の立ち上がりエッジのクロック端子に入力される。ＤＦＦ０のデータ端子（Ｄ）は電源電圧（Ｖｉｎ）にプルアップされる。ＤＦＦ０のＱｂ出力は２入力論理積回路（ＡＮＤ１）の入力信号となる。ＡＮＤ１回路のもう一方の入力は、ドライバＩＣをｅｎａｂｌｅ／ｄｉｓａｂｌｅ制御する制御信号ｅｎが入力され、出力ｓｎ１３は発振回路に入力される。発振回路にハイレベル信号が入力されると、発振回路が動作状態となり、クロックパルスを発生する構成である。

この時間回路２０ｅは、電源電圧Ｖｉｎ投入後に全てのＤ−ｔｙｐｅフリップ・フロップ回路の初期値を設定する為にＰｏｗｅｒ−Ｏｎ−Ｒｅｓｅｔ（ＰＯＲ）回路も設けられる。今、すべてのＤ−ｔｙｐｅフリップ・フロップ回路（ＤＦＦ０〜ＤＦＦｎ）の初期値は”０”に設定され、ｓｑ１〜ｓｑｎ出力がＬである（期間ｔ３）。ここでドライバＩＣをｄｉｓａｂｌｅにするハイレベルの制御信号ｅｎが入力されると、ノードｎ１１の信号ｓｎ１１はハイレベルとなる。ＤＦＦ０のＱ出力の反転論理であるＱｂ出力のノードｎ１４の信号ｓｎ１４は初期値がハイレベルであるので、２入力ともハイレベルとなりＡＮＤ１の出力（ｓｎ１３）はハイレベルとなる。これにより発振回路は動作状態となり、クロックパスルを生成する。発振回路の出力である信号ｃｌｋは、Ｄ−ｔｙｐｅフリップ・フロップ回路（ＤＦＦ１）の立ち上がりエッジのクロック入力となる。

ＤＦＦ１のデータ入力ＤはＱｂ出力と接続され、トグル動作をする。Ｑ出力（ｓｑ１）は、発振回路からのｃｌｋの立ち上がりエッジがＤＦＦ１に入力されると、出力状態を別のＤ−ｔｙｐｅフリップ・フロップ回路（ＤＦＦ２）のクロック入力に接続されるとともに、論理和回路（ＯＲ）の入力に接続される。この回路構成でカウントする機能を実現する。図１５では、ｎ個のＤ−ｔｙｐｅフリップ・フロップ回路で構成されており、発振回路のクロックパルスが２ｎ個カウントされる。発振回路が動作状態となり、一つ目のｃｌｋの立ち上がりがＦＦ０に入力されると、信号ｓｑ１はハイレベルに切り替わる。この信号ｓｑ１はＤＦＦ２のＣＬＫ端子に入力され、信号ｓｑ２もハイレベルに切り替わる。最後のＤＦＦｎも同様に動作し、その結果すべてのＱ出力（ｓｑ１〜ｓｑｎ）がハイレベルとなる。これら信号ｓｑ１〜ｓｑｎは論理和ＯＲ回路の入力となるので、その出力であるｒｃｏ（ｓｎ３）信号はハイレベルとなる。

その後、発振回路からのクロックが２ｎ個に達すると、Ｄ−ｔｙｐｅフリップ・フロップ回路のＱ出力（ｓｑ１〜ｓｑｎ）全てがロウレベルとなり、ＯＲ回路出力の出力である信号ｒｃｏがロウレベルとなる。このｒｃｏ（ｓｎ３）信号はＩＮＶ２回路を介してＤＦＦ０回路のＣＬＫ入力に接続されている。ｒｃｏ信号の反転信号が入力されるので、ＦＦ０のＱｂ出力（ｓｎ１５）はハイレベルからロウレベルへ切り替わる。このｓｎ１５信号がＡＮＤ１に入力されるので、ＡＮＤ１の出力である信号ｓｎ１３がロウレベルとなり、発振回路の動作を停止する。

この信号ｒｃｏ（ｓｎ３）が、第１接地スイッチ素子Ｑ３、及び第２接地スイッチ素子Ｑ４（図９）のゲートに接続され、ハイレベルの信号が出力される期間のみオンする（期間ｔ４）。その後の期間（ｔ５）は、制御信号ｅｎがロウレベルであるが、信号ｒｃｏ（ｓｎ３）がロウレベルのままなので、第１接地スイッチ素子Ｑ３、及び第２接地スイッチ素子Ｑ４（図９）が共にオフとなる。このように、Ｏｓｃｉｌｌａｔｏｒ回路の周期をＴとすると期間ｔ４は、ｔ４＝Ｔ＊２ｎで設定される。

次に、図１６乃至１８を用いて、時間回路２０ｅ内の発振回路（Ｏｓｃｉｌｌａｔｏｒ）の構成例を説明する。図１６は、時間回路２０ｅを設けた電源回路１ｆの構成例を示す図である。図１７は、時間回路２０ｅにおける発振回路（Ｏｓｃｉｌｌａｔｏｒ）の構成例を示す図である。図１８は、図１７の発振回路の各ノードの電圧波形図である。図１８（ａ）〜（ｅ）は、それぞれ、制御信号Ｃｎｔｒ、ノードｎ２１の入力信号ｓｎ２１、ノードｎ２２の入力信号ｓｎ２２、ノードｎ２３の入力信号ｓｎ２３、信号ｃｌｋである。横軸は時間である。

図１６に示すように、電源回路１は、時間回路２０ｅに外付け用端子ＰＡＤＪ１、ＰＡＤＪ２を２つ設け、外付け部品を接続できるようにしたものである。図１７に示すように、時間回路２０ｅ内の発振回路（Ｏｓｃｉｌｌａｔｏｒ）の周波数を外付け部品で可変対応とする。発振回路は一般的に知られたリングオシレータと呼ばれるもので、トランジスタＱ２１〜Ｑ２４で構成される２入力論理積（ＮＡＮＤ）回路、トランジスタＱ２５及びトランジスタＱ２６と、トランジスタＱ２７及びトランジスタＱ２８とで構成されるＩＮＶＥＴＥＲ回路、抵抗Ｒそして容量Ｃで構成される。論理積回路のトランジスタＱ２１、Ｑ２４の入力には制御信号Ｃｎｔｒが入力され、ロウレベルの信号が入力されると発振動作を止める。ＮＡＮＤ回路を含めたＩＮＶＥＲＴＥＲ回路を３つ直列に接続し、３つ目のＩＮＶＥＲＴＥＲ（Ｑ２７、Ｑ２８）の出力（ｃｌｋ）をＮＡＮＤ回路のＩＮＶＥＲＴＥＲ（Ｑ２２、Ｑ２３）の入力に接続することで発振動作を行う。

発振周波数は内部回路の遅延時間で決まるが、図１７の回路では、抵抗Ｒと容量Ｃを設け、ＲＣ時定数を利用することで発振周波数を設定する。抵抗Ｒはノードｃｌｋとノードｎ２１の間に配置され、容量Ｃはノードｎ２１とｎ２３の間に配置する。

図１８に示すように、電源ＶＤＤが投入された後、制御信号Ｃｎｔｒが入力され、ロウレベルの信号が入力されると発振動作を止める。ＮＡＮＤ信号をロウレベルからハイレベルへ切り替えると、発振動作を開始する。ここで、ＮＡＮＤ回路、ＩＮＶＥＲＴＥＲ回路の閾値電圧を全て同じＶＴＨと仮定する。信号ｓｎ２２、ｓｎ２３、ｃｌｋはＶＳＳ〜ＶＤＤを振幅とする矩形波となる。信号ｓｎ２１はＶＳＳ−ＶＤＤを振幅とする矩形波ではなく、−ＶＴＨ〜ＶＤＤ＋ＶＴＨを振幅とするＲＣ時定数で決まるチャージ、ディスチャージの電圧波形となる。このロウレベル、ハイレベルの電圧は容量Ｃの印加電圧と内部回路の遅延時間に関係する。容量Ｃの片側にはノードｎ２１が、もう一方はノードｎ２３に接続されるが、ノードｎ２１が閾値電圧ＶＴＨに達すると、その信号を受けたトランジスタＱ２、Ｑ３の出力ｓｎ２２はノードｎ２１に比べ瞬時に切り替わる。

更にノードｎ２２の信号を受けるトランジスタＱ２５、Ｑ２６の出力である信号ｓｎ２３も瞬時に切り替わる。容量Ｃの片側に接続されるノードｎ２３の入力信号ｓｎ２３がハイレベルからロウレベルに切り替わる期間（ｔ１）の場合、ノードｎ２３の電圧はＶＤＤからＶＳＳとなり、電位差はＶＤＤ−ＶＳＳとなる。この時、容量Ｃのもう一方に接続されるノードｎ２１はまだ閾値電圧ＶＴＨ付近の電圧であるの為、入力信号ｓｎ２３の切り替わりに応じて、ＶＴＨ−（ＶＤＤ−ＶＳＳ）の電位となる。

ＶＳＳ＝０Ｖとすると、ＶＴＨ−ＶＤＤの電位となる。同様に入力信号ｓｎ２３がＬからＨへ切り替わる期間（ｔ２）の場合は、ＶＴＨ＋（ＶＤＤ−ＶＳＳ）＝ＶＴＨ＋ＶＤＤとなる。ｃｌｋ信号は、信号ｓｎ２３の反転出力で、その周期ＴはＴ＝ｔ１＋ｔ２で求められ、周波数ＦはＦ＝１／Ｔで求まる。次に具体的にｔ１、ｔ２を求めてみる。ＲＣ回路の充電特性は式（１）で表される。Ｖは時間ｔ後の充電電圧、Ｅは供給電圧である。

これを時間ｔについて解くと式（２）となる。

ＲＣ回路の放電特性は式（３）で表され、同様に時間ｔで解くと式（４）が求まる。

図１８に示すように、電圧が−ＶＴＨからＶＴＨまで充電される時間ｔ１を求める。ここで、電圧が−ＶＴＨ時の時間をｔ１＿ａ、ＶＴＨに達した時間をｔ１＿ｂとするとｔ１は式（５）で求まる。

式（２）より、ｔ１＿ａ、ｔ１＿ｂをそれぞれ計算すると、式（６）となる。ここで−ＶＴＨ＝ＶＴＨ＝ＶＤＤで置き換えられるので、式（７）が求まる。

同様にｔ１＿ｂを計算すると式（８）が求まる。

式（５）に式（６）と式（８）を代入することで、式（９）が求まり、充電時間ｔ１が計算される。

次に電圧がＶＤＤ＋ＶＴＨからＶＴＨまで放電される時間ｔ２を求める。放電時の時間は式（４）で計算され、式（１０）が求まる。

Ｏｓｃｉｌｌａｔｏｒ回路は、今求めた充電時間ｔ１と放電時間ｔ２で決まる周期（Ｔ＝ｔ１＋ｔ２）で発振を行うので、式（９）、式（１０）によりＴは式（１１）となる。

ここでＶＴＨ＝２／ＶＤＤと仮定し、式（１１）に代入すると式（１２）が求まる。

発振周波数ＦはＦ＝１／Ｔで求まり、Ｆ＝１／２．１９６ＣＲとなる。

以上の様に発振回路の周波数は抵抗Ｒと容量Ｃにより決まる為、ＲとＣの定数を変えることで周波数可変となる。図１７の例は、ＩＣ内に設けた容量とは別に、外付け容量を追加する２つの端子ＰＡＤＪ１、ＰＡＤＪ２を設けたものである。外付け容量をＣ＿ｅｘｔとすると、その時の発振周波数は１／Ｒ（Ｃ＋Ｃ＿ｅｘｔ）で求まる。

以上説明したように、本実施形態によれば、第１電界効果トランジスタＱ１０、及び第２電界効果トランジスタＱ２０がオフして所定の時間の経過後に第１接地スイッティン素Ｑ３及び第２接地スイッチ素子Ｑ４をオフさせる時間回路２０ｅを設けた。これにより、第１電界効果トランジスタＱ１０、及び第２電界効果トランジスタＱ２０がオフを開始し、端子ＰＧ１、端子ＰＧ２に蓄電された電荷をグランドに導出した後に、第１接地スイッティン素子Ｑ３及び第２接地スイッチ素子Ｑ４がオフすることが可能である。このため第４期間では、定常的に流れる電流Ｉｖｉｎ、Ｉｏｕｔを遮断することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形例は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：半導体集積回路（電源回路）、２０ａ：駆動回路、２０ｂ：制御回路、２０ｃ：第１減圧回路、２０ｄ：第２減圧回路、２００：第１ドライバ、２０２：第２ドライバ、２０４：チャージポンプ回路、Ｑ１：第１減圧スイッチ素子、Ｑ２：第２減圧スイッチ素子、Ｑ３：第１接地スイッチ素子、Ｑ４：第２接地スイッチ素子、Ｑ１０：第１電界効果トランジスタ、Ｑ２０：第２電界効果トランジスタ。

Claims (9)

1. 第１電界効果トランジスタと、前記第１電界効果トランジスタと逆直列接続された第２電界効果トランジスタとを有するスイッチ素子を駆動する半導体集積回路であって、
   前記第１電界効果トランジスタ、及び前記第２電界効果トランジスタをオン状態、又はオフ状態にする駆動回路と、
   １つの信号入力端子から入力される制御信号に応じて前記駆動回路を制御する制御回路と
   を備える半導体集積回路。
2. 前記スイッチ素子がオフする場合に、第１電界効果トランジスタの第１ソースと第１ゲートとの間を短絡する第１スイッチ素子と、
   前記スイッチ素子がオフする場合に、第２電界効果トランジスタの第２ソースと第２ゲートとの間を短絡する第２スイッチ素子と、
   をさらに備える、請求項１に記載の半導体集積回路。
3. 前記第１スイッチ素子は、ソースが前記第１ソースに接続され、ドレインが前記第１ゲートに接続され、
   前記第２スイッチ素子は、ソースが前記第２ソースに接続され、ドレインが前記第２ゲートに接続され、
   前記制御回路は、前記スイッチ素子をオフする場合に、前記第１スイッチ素子及び前記第２スイッチ素子をオンする、請求項２に記載の半導体集積回路。
4. 前記スイッチ素子がオフする場合に、前記第１ゲートとグランドとの間を短絡する第３スイッチ素子と、
   前記スイッチ素子がオフする場合に、前記第２ゲートと前記グランドとの間を短絡する第４スイッチ素子と、
   をさらに備える、請求項２又は３に記載の半導体集積回路。
5. 前記第３スイッチ素子は、ソース及びドレインの一方が第１ゲートに電気的に接続され、前記ソース及び前記ドレインの他方がグランドに接続され、前記制御信号に応じてオンまたはオフし、
   前記第４スイッチ素子は、ソース及びドレインの一方が第２ゲートに電気的に接続され、前記ソース及び前記ドレインの他方がグランドに接続され、前記制御信号に応じてオンまたはオフする、請求項４に記載の半導体集積回路。
6. 一端が前記第１スイッチ素子のソースに接続され、他端が前記第１スイッチ素子のゲートに接続された第１抵抗と、
   一端が前記第１スイッチ素子のゲートに接続され、他端が前記第３スイッチ素子を介して前記グランドに接続された第２抵抗と、
   一端が前記第２スイッチ素子のソースに接続され、他端が前記第２スイッチ素子のゲートに接続された第３抵抗と、
   一端が前記第２スイッチ素子のゲートに接続され、他端が前記第４スイッチ素子を介して前記グランドに接続された第４抵抗と、をさらに備える、請求項５に記載の半導体集積回路。
7. 前記スイッチ回路がオンからオフに切り替わると、前記第３スイッチ素子をオフからオンに切り替え、前記スイッチ回路がオンからオフに切り替わってから所定時間の経過後に、前記第３スイッチ素子をオンからオフに切り替える、時間回路を更に備える、請求項５または請求項６に記載の半導体集積回路。
8. 前記駆動回路は、制御回路からの信号により前記第１電界効果トランジスタの第１ゲート、及び前記第２電界効果トランジスタの第２ゲートのそれぞれにゲート駆動電圧を印加する複数のドライバと、
   前記複数のドライバに昇圧電圧を供給するチャージポンプ回路と、
   を有する、請求項１から請求項７のいずれか１項に記載の半導体集積回路。
9. 第１電界効果トランジスタと、前記第１電界効果トランジスタと逆直列接続された第２電界効果トランジスタとを有するスイッチ素子を駆動する半導体集積回路の制御方法であって、
   前記第１電界効果トランジスタ、及び前記第２電界効果トランジスタをオン、又はオフにする駆動工程と、
   電界効果トランジスタをオン、又はオフにする同一制御信号により前記駆動工程を制御する制御工程と、
   を備える半導体集積回路の制御方法。

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