CN101188414A - 半导体开关电路 - Google Patents

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木原秀之
鹈饲友弘
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Matsushita Electric Industrial Co Ltd
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Abstract

提供在导通状态下也能够减少消耗电流的半导体开关电路。半导体开关电路(100)包括：用于导通的P型MOS晶体管(Q101和Q102)，在输入/输出端子(101)和输入/输出端子(102)之间共有源极，而且串联连接；P型MOS晶体管(Q103)和N型MOS晶体管(Q105)，其漏极连接到P型MOS晶体管(Q101)的栅极；P型MOS晶体管(Q104)和N型MOS晶体管(Q106)，其漏极连接到P型MOS晶体管(Q102)的栅极；以及控制端子(103)，连接到各个晶体管的栅极，P型MOS晶体管(Q103和Q104)的源极和背栅为连接到P型MOS晶体管(Q101和Q102)的源极的结构，通过对控制端子(103)施加的控制信号的电压值(Vcont)的电压控制，将输入/输出端子(101)和输入/输出端子(102)之间切换为导通/非导通。

Description

半导体开关电路
本申请基于2006年11月20日提交的日本专利申请特愿第2006-313475，其说明书、附图、摘要的内容全部包含于此作为参考。
技术领域
本发明涉及用于半导体集成电路的半导体开关电路，尤其涉及在低消耗电流下控制导通状态和非导通状态的半导体开关电路。
背景技术
作为连接个人计算机和周边机器的接口(Interface)规格，USB(UniversalSerial Bus)备受瞩目。USB为使用两根信号线来传输串行数据的方式，USB连接器被连接到用于数据的串行传输的第一和第二信号线以及用于供电的电源IC。
作为用于USB连接器等的半导体集成电路，使用半导体开关电路。作为模拟信号的开关单元，代表性的有使用MOS晶体管的半导体开关电路。作为以往的半导体开关电路，有专利文献1所述的半导体开关电路。
图1是专利文献1所述的半导体开关电路的电路图，而且是用于电源IC的模拟开关电路。
在图1中，半导体开关电路10的结构包括：开关端子11和12；控制端子13和14；由源极被接地的N型MOS晶体管Q20a和N型MOS晶体管Q20b构成的电流镜电路(current mirror circuit)Q20；对电流镜电路Q20进行通电控制的用于供给电流的P型MOS晶体管Q21；被串联连接到开关端子11和12之间的P型MOS晶体管Q22和Q23；以及在P型MOS晶体管Q22和Q23的栅极和源极之间所连接的电阻24。
说明如上构成的半导体开关电路10的动作。
P型MOS晶体管Q21和电流镜电路Q20为对被串联连接到开关端子11和12之间的P型MOS晶体管Q22和Q23的导通状态/非导通状态进行控制的控制系统。希望在开关端子11和12之间进行导通时，使施加到P型MOS晶体管Q21的栅极的控制端子14的控制信号为低电平。由此，P型MOS晶体管Q21导通(on)，漏极电流(drain current)开始流过，该漏极电流通过由N型MOS晶体管Q20a和Q20b构成的电流镜电路Q20被反射。由于N型MOS晶体管Q20b的漏极电位要通过电阻24引入P型MOS晶体管Q22和Q23的连接点的电流，所以P型MOS晶体管Q22和Q23的栅极电位变为0V。由此，P型MOS晶体管Q22和Q23变为导通状态，能够使信号在开关端子11和12之间通过，从而实现开关接通(switch-on)。
另一方面，希望使开关端子11和12之间处于非导通状态时，使施加到P型MOS晶体管Q21的栅极的控制端子14的控制信号为高电平。由此，P型MOS晶体管Q21截止(off)，电流不流过P型MOS晶体管Q21的漏极上所连接的电流镜电路Q20，并且电流镜电路Q20截止。由于设置在开关端子11和12之间的P型MOS晶体管Q22和Q23的栅极通过电阻24都连接到N型MOS晶体管Q20b的源极，所以P型MOS晶体管Q22和Q23处于彼此反向地被串联连接的状态。因此，由于P型MOS晶体管Q22的寄生二极管D11和P型MOS晶体管Q23的寄生二极管D12处于彼此反向地被串联连接的状态，所以开关端子11和12之间变为非导通状态而实现开关关断(switch-off)。
在不设置电阻24的情况下，在开关关断时P型MOS晶体管Q22和Q23的栅极不同时被连接到N型MOS晶体管Q20b的源极，P型MOS晶体管Q22和Q23的栅极会浮置(float)。也就是说，P型MOS晶体管根据P型MOS晶体管Q22和Q23的栅极电位导通或截止，处于不稳定的状态。通过在P型MOS晶体管Q22和Q23的栅极和源极之间设置电阻24，实现P型MOS晶体管Q22和Q23彼此反向地被串联连接的状态，也就是实现寄生二极管D11和D12彼此反向地被串联连接的状态，从而谋求可靠地实现开关关断时的非导通状态。
然而，在这样的以往的半导体开关电路中，为了使形成在开关端子11和12之间的P型MOS晶体管Q22和Q23导通，需要使电流从电流镜电路Q20流过在该P型MOS晶体管Q22和Q23的栅极和源极之间所连接的电阻24，从而使电阻24产生电位差。也就是说，由于为使半导体开关电路10处于导通状态需要电流，而且该电流从开关端子流过，所以存在从开关端子11和开关端子12中的电位较高的一方流过多余的漏电流(leakage current)，导致消耗电流的增加的问题。
专利文献1：日本专利申请特开昭63-227215号公报
发明内容
本发明的目的为提供在导通状态下也能够减少消耗电流的半导体开关电路。
本发明通过采用如下结构而达成上述目的，即，包括：用于导通的第一和第二MOS晶体管，在第一输入/输出端子和第二输入/输出端子之间共有源极，而且被串联连接；第三和第五MOS晶体管，其漏极被连接到所述第一MOS晶体管的栅极；第四和第六MOS晶体管，其漏极被连接到所述第二MOS晶体管的栅极；以及控制端子，被连接到所述第三至第六MOS晶体管的栅极，其中，所述第三和第四MOS晶体管的源极和背栅(back gate)被连接到所述第一和第二MOS晶体管的源极。
附图说明
图1是表示以往的半导体开关电路的结构的电路图；
图2是表示本发明的实施方式1的半导体开关电路的结构的电路图；
图3是表示实施方式1的其它的半导体开关电路的结构的电路图；
图4是表示本发明的实施方式2的半导体开关电路的结构的电路图；以及
图5是表示本发明的实施方式3的半导体开关电路的结构的电路图。
具体实施方式
以下，参照附图详细说明本发明的实施方式。
(实施方式1)
图2是表示本发明的实施方式1的半导体开关电路的结构的电路图。本实施方式为适用于连接到接收USB数据的电源IC的半导体开关电路的例子。
在图2中，半导体开关电路100包括：输入/输出端子101和102；控制端子103；P型MOS晶体管Q101、Q102、Q103和Q104；以及N型MOS晶体管Q105和Q106。
输入/输出端子101和102为半导体开关电路100的开关端子。
控制端子103为控制半导体开关电路100的导通状态/非导通状态的控制端子。
输入/输出端子101与P型MOS晶体管Q101的漏极连接，输入/输出端子102与P型MOS晶体管Q102的漏极连接。P型MOS晶体管Q101和Q102的源极和背栅，以及P型MOS晶体管Q103和Q104的源极和背栅分别被共用地连接。P型MOS晶体管Q101的栅极、P型MOS晶体管Q103的漏极以及N型MOS晶体管Q105的漏极被共用地连接，而且P型MOS晶体管Q102的栅极、P型MOS晶体管Q104的漏极以及N型MOS晶体管Q106的漏极被共用地连接。而且，P型MOS晶体管Q103和Q104以及N型MOS晶体管Q105和Q106的各个栅极与控制端子被共用地连接。另外，N型MOS晶体管Q105和Q106的源极和背栅分别被接地。控制端子103被共用地连接到P型MOS晶体管Q103和Q104的栅极以及N型MOS晶体管Q105和Q106的栅极。
就功能而言，半导体开关电路100包括：用于导通的P型MOS晶体管Q101和Q102，被串联连接在输入/输出端子101和输入/输出端子102之间；P型MOS晶体管Q103和Q104，形成源极跟随器(source follower)，该源极跟随器对P型MOS晶体管Q101和Q102的栅极电位进行控制；以及N型MOS晶体管Q105和Q106，对所述P型MOS晶体管Q103和Q104的栅极电位进行控制。
控制端子103被连接到构成上述源极跟随器的P型MOS晶体管Q103和Q104的栅极以及N型MOS晶体管Q105和Q106的栅极，P型MOS晶体管Q103和Q104的源极和背栅被连接到P型MOS晶体管Q101和Q102的源极和背栅。
另外，从用于导通的P型MOS晶体管Q101和Q102的连接点来看，P型MOS晶体管Q103和Q104以及N型MOS晶体管Q105和Q106为分别对称地配置了P型MOS晶体管Q103和Q104以及N型MOS晶体管Q105和Q106的结构。
另外，基于另一种看法，P型MOS晶体管Q103和N型MOS晶体管Q105，以及P型MOS晶体管Q104和N型MOS晶体管Q106分别构成CMOS结构的反相器门(inverter gate)INV1和INV2，该反相器门INV1和INV2的输入彼此被共用地连接，而且控制端子103被连接到该共用输入端子。
图3是表示由反相器门构成图2所示的半导体开关电路100时的半导体开关电路的结构的电路图。
在图3中，半导体开关电路100的结构包括：输入/输出端子101和102；P型MOS晶体管Q101和Q102，在输入/输出端子101和输入/输出端子102之间共有源极，而且被串联连接；反相器门INV1和INV2；以及控制端子103，被连接到反相器门INV1和INV2的输入。
反相器门INV1为P型MOS晶体管Q103和N型MOS晶体管Q105的漏极和栅极分别被共用地连接而成的一级的CMOS门(gate)，反相器门INV2为P型MOS晶体管Q104和N型MOS晶体管Q106的漏极和栅极分别被共用地连接的一级的CMOS门。
反相器门INV1的输出被连接到P型MOS晶体管Q101的栅极，反相器门INV2的输出被连接到P型MOS晶体管Q102的栅极。再者，反相器门INV1的高电位端电源被连接到P型MOS晶体管Q101的源极，反相器门INV2的高电位端电源被连接到P型MOS晶体管Q102的源极，而且反相器门INV1和INV2的低电位端电源被接地。控制端子103被连接到反相器门INV1和反相器门INV2的输入。
以下，说明如上构成的半导体开关电路100的动作。首先说明图2所示的半导体开关电路100的动作。
首先，在输入/输出端子101被施加电压，输入/输出端子102无输入的情况下，被共用地连接的P型MOS晶体管Q101和Q102的源极电位成为从输入/输出端子101的电位降低了P型MOS晶体管Q101的寄生二极管D101部分的电压的值。
在该状态下控制端子103被施加0V时，P型MOS晶体管Q103和Q104导通，而且，由于N型MOS晶体管Q105和Q106的源极被接地，所以N型MOS晶体管Q105和Q106截止。此时，由于P型MOS晶体管Q101和Q102的源极和栅极处于分别短路的状态，所以输入/输出端子101和102之间变为非导通状态，从而实现开关关断的状态。尤其是在该状态下，控制电流不流过P型MOS晶体管Q103和Q104以及N型MOS晶体管Q105和Q106。因此，即使因偶发事件等而在控制端子103上没有被施加控制信号等的情况下，也能够可靠地使输入/输出端子101和102之间处于非导通状态。
另一方面，在N型MOS晶体管Q105和Q106的阈值电压VtQ105和VtQ106以上的电压被施加到控制端子103时，N型MOS晶体管Q105和Q106导通，漏极电流开始流过P型MOS晶体管Q101和Q102的栅极。由此，P型MOS晶体管Q101和Q102的栅极的电位变为低电平，P型MOS晶体管Q101和Q102导通，从而输入/输出端子101和102之间变为导通状态而实现开关接通的状态。
在上述的导通状态下，如以下等式(1)所示，只要在输入/输出端子101和102之间不被施加超过对施加到控制端子103的控制信号的电压加上P型MOS晶体管Q103和Q104的阈值电压VtQ103和VtQ104的值的电压，即使在P型MOS晶体管Q103和Q104导通的情况下也不存在控制电流所流过的通道，从而不流过漏电流并且不发生没必要的功耗。在等式(1)中，Vin表示输入/输出端子101和102之间的电位差，Vcont表示被施加到控制端子103的控制信号的电压。
Vin＞Vcont+VtQ103，Vin＞Vcont+VtQ104  ...(1)
换而言之，即使控制端子103上所施加的电压Vcont为0V，只要输入/输出端子101和102之间的电位差Vin不超过P型MOS晶体管Q103和Q104的阈值电压VtQ103和VtQ104，就不会在输入/输出端子101和102之间流过漏电流。
也就是说，P型MOS晶体管Q103和Q104构成源极跟随器，而且源极跟随器不依赖输入电压。由于通过N型MOS晶体管Q105和Q106对构成该源极跟随器的P型MOS晶体管Q103和Q104的栅极电位进行控制，所以只要控制端子103不被施加超过P型MOS晶体管Q103和Q104的源极电位的控制信号，就能够使控制电流不流过P型MOS晶体管Q103和Q104而抑制消耗电流，所述控制端子103被连接到P型MOS晶体管Q103和Q104的栅极。
这里，如图2所示，本实施方式的半导体开关电路100，由于P型MOS晶体管Q101和Q102在输入/输出端子101和输入/输出端子102之间反向地被串联连接，所以成为P型MOS晶体管Q101和Q102的寄生二极管D101和D102反向地被串联连的结构。通过该寄生二极管D101和D102，能够防止从输入/输出端子101流入的逆电流以及从输入/输出端子102流入的逆电流。
接着说明图3所示的半导体开关电路100的动作。
与图2所示的半导体开关电路100的情况同样地，在输入/输出端子101被施加电压，输入/输出端子102无输入的情况下，被共用地连接的P型MOS晶体管Q101和Q102的源极电位成为从输入/输出端子101的电位降低了P型MOS晶体管Q101的寄生二极管D101部分的电压的值。
在该状态对控制端子103施加0V时，反相器门INV1将与连接到反相器门INV1的高电位端电源的P型MOS晶体管Q101的源极电位相等的电压输出到P型MOS晶体管Q101的栅极。同样地，反相器门INV2将与连接到反相器门INV2的高电位端电源的P型MOS晶体管Q102的源极电位相等的电压输出到P型MOS晶体管Q102的栅极。由此，P型MOS晶体管Q101和Q102的源极电位与栅极电位都相等而变为源极和栅极分别短路的状态，所以输入/输出端子101和102之间变为非导通状态，从而实现开关关断的状态。
另一方面，在控制端子103被施加正电压时，从反相器门INV1和INV2分别对P型MOS晶体管Q101和Q102输出0V。P型MOS晶体管Q101和Q102的栅极电位都变为低于源极电位，P型MOS晶体管Q101和Q102导通，从而输入/输出端子101和102之间变为导通状态而实现开关接通状态。
如上所述，根据本实施方式，由于半导体开关电路100采用如下结构，即，包括：用于导通的第一和第二P型MOS晶体管Q101和Q102，在第一输入/输出端子101和第二输入/输出端子102之间共有源极，而且被串联连接；第三P型MOS晶体管Q103和第五N型MOS晶体管Q105，其漏极被连接到第一P型MOS晶体管Q101的栅极；第四P型MOS晶体管Q104和第六N型MOS晶体管Q106，其漏极被连接到第二P型MOS晶体管Q102的栅极；以及控制端子103，被连接到所述第三至第六的各个MOS晶体管的栅极，其中，第三和第四P型MOS晶体管Q103和Q104的源极和背栅被连接到第一和第二P型MOS晶体管Q101和Q102的源极，所以能够通过对控制端子103施加的控制信号的电压值Vcont的电压控制，将输入/输出端子101和输入/输出端子102之间切换为导通/非导通。
也就是说，在以往的例子中，为了将导通时的控制晶体管的动作保持稳定而设置了电阻24，此使消耗电流增加。与此相对，在本实施方式中，由于通过电压控制而控制半导体开关电路的导通/非导通状态，所以能够减少消耗电流。而且，与以往的例子同样地，即使在控制端子103未被施加控制信号时，也能够使输入/输出端子101和输入/输出端子102之间可靠地保持非导通状态。
而且，由于本实施方式的半导体开关电路100为P型MOS晶体管Q103和Q104以及N型MOS晶体管Q105和Q106的非常简易的电路结构，所以具有部件的数目少而且能容易实施的效果。
另外，进一步说明施加到控制端子103的控制信号，半导体开关电路100包括：P型MOS晶体管Q101和Q102，被串联连接在输入/输出端子101和输入/输出端子102之间；P型MOS晶体管Q103和Q104，构成对P型MOS晶体管Q101和Q102的栅极电位进行控制的源极跟随器；以及N型MOS晶体管Q105和Q106，对所述P型MOS晶体管Q103和Q104的栅极电位进行控制，其中，只要对控制端子103不施加超过P型MOS晶体管Q103和Q104的源极电位的控制信号，控制电流就不流过P型MOS晶体管Q103和Q104而能够抑制消耗电流，所述控制端子103被连接到P型MOS晶体管Q103和Q104的栅极。而且，只要P型MOS晶体管Q103和Q104的栅极电位不超过P型MOS晶体管Q103和Q104的源极电位，即使被施加到控制端子103的控制信号变动，也能够使输入/输出端子101和输入/输出端子102之间处于导通/非导通状态并稳定地保持该状态。
另外，进一步说明CMOS反相器门结构，半导体开关电路100包括：P型MOS晶体管Q101和Q102，被串联连接在输入/输出端子101和102之间；CMOS结构的反相器门INV1，由P型MOS晶体管Q103和N型MOS晶体管Q105构成；以及CMOS结构的反相器门INV2，由P型MOS晶体管Q104和N型MOS晶体管Q106构成，其中，通过对连接到反相器门INV1和INV2的输入端子的控制端子103施加控制信号而对反相器门INV1和INV2进行控制，从而对被串联连接到输入/输出端子101和102之间的P型MOS晶体管Q101和Q102的栅极电位进行控制，并将输出端子101和102之间切换为导通/非导通。也就是说，由于控制系统都是CMOS反相器门结构，所以能够实现消耗电流非常低的半导体开关电路。
另外，上面对反相器门INV1和INV2为由一级CMOS门构成的情况进行了说明，但是，只要是对控制端子103具有作为反相器门功能的结构，在CMOS门的级数以及种类上没有特别的限制。例如，如果由“或非”门(NORgate)和“与非”门(NAND gate)等构成反相器门INV1和INV2，也可以进行同等的动作。
(实施方式2)
图4是表示本发明的实施方式2的半导体开关电路的结构的电路图。在本实施方式的说明中，对与图2相同的结构部分附加相同的标号，并省略重复部分的说明。
在图4中，半导体开关电路200的结构包括：输入/输出端子101和102；控制端子103；P型MOS晶体管Q101、Q102、Q103和Q104；N型MOS晶体管Q105和Q106；以及电阻R101。
在电阻R101的一个端部被共用地连接了P型MOS晶体管Q101和Q102的背栅和源极，以及P型MOS晶体管Q103和Q104的背栅，而在电阻R101的另一个端部被共用地连接了P型MOS晶体管Q103和Q104的源极。
以下，说明如上构成的半导体开关电路200的动作。半导体开关电路200的动作基本上与半导体开关电路100的动作相同。通过追加电阻R101，成为如下的动作。
在对控制端子103输入如等式(2)所示地超过N型MOS晶体管Q105和Q106的阈值电压VtQ105和VtQ106的控制信号Vcont时，N型MOS晶体管Q105和Q106导通。
Vcont＞VtQ105，Vcont＞VtQ106    ...(2)
而且，在Vin、Vcont、VtQ103和VtQ104满足等式(3)的关系时，P型MOS晶体管Q103和Q104导通。
Vin-Vcont＞VtQ103，Vin-Vcont＞VtQ104  ...(3)
也就是说，在Vin、Vcont、VtQ103、VtQ104、VtQ105和VtQ106满足等式(4)的关系时，构成半导体开关电路200的所有的MOS晶体管导通。此时，如果半导体开关电路200不具备电阻R101，则有可能成为不确定区域(indeterminate region)。
max(VtQ105，VtQ106)＜Vcont
＜Vin-max(VtQ103，VtQ104)    ...(4)
另一方面，如果半导体开关电路200具备电阻R101，则通过电阻R101，从P型MOS晶体管Q103流过N型MOS晶体管Q105的电流IQ103-Q105以及从P型MOS晶体管Q104流过N型MOS晶体管Q106的电流IQ104-Q106为如等式(5)和等式(6)所示。
IQ103-Q105＝(Vin-Vcont-VtQ103)/R    ...(5)
IQ104-Q106＝(Vin-Vcont-VtQ104)/R    ...(6)
在等式(5)和等式(6)中，R表示R101的电阻值。
由此，在导通时所有的MOS晶体管导通的情况下，以等式(5)和等式(6)所示的电流IQ103-Q105或IQ104-Q106从P型MOS晶体管Q103和Q104流到N型MOS晶体管Q105和Q106，从而使导通状态稳定而消除上述的不确定区域。
如上所述，根据本实施方式，由于半导体开关电路200采用了在P型MOS晶体管Q101和Q102的源极和P型MOS晶体管Q103和Q104的源极之间追加了电阻R101结构，所以在P型MOS晶体管Q101至Q104以及N型MOS晶体管Q105和Q106都导通时，能够避免成为不确定区域，并形成稳定的导通状态。
(实施方式3)
图5是表示本发明的实施方式3的半导体开关电路的结构的电路图。本实施方式可以适用于例如运算放大器(operational amplifier)的电源端等的使用负逻辑的半导体开关电路。在本实施方式的说明中，对与图4相同的结构部分赋予相同的标号，并省略重复部分的说明。
在图5中，半导体开关电路300的结构包括：用于导通的N型MOS晶体管Q301和Q302，被串联连接在输入/输出端子101和输入/输出端子102之间；N型MOS晶体管Q303和Q304，对N型MOS晶体管Q301和Q302的栅极电位进行控制；P型MOS晶体管Q305和Q306，对上述N型MOS晶体管Q303和Q304的栅极电位进行控制；以及电阻R101。
也就是说，半导体开关电路300采用将半导体开关电路200的P型MOS晶体管Q101至Q104置换为N型MOS晶体管Q301至Q304，并且将N型MOS晶体管Q105和Q106置换为P型MOS晶体管Q305和Q306的结构。
输入/输出端子101和102为半导体开关电路300的开关端子。
控制端子103为控制半导体开关电路300的导通状态/非导通状态的控制端子。
电源端子105和106为对P型MOS晶体管Q305和Q306的源极电位进行控制的电源端子。
输入/输出端子101与N型MOS晶体管Q301的漏极相连接，输入/输出端子102与N型MOS晶体管Q302的漏极相连接。N型MOS晶体管Q301和Q302的源极和背栅，以及N型MOS晶体管Q303和Q304的源极和背栅分别被共用地连接。N型MOS晶体管Q301的栅极、N型MOS晶体管Q303的漏极以及P型MOS晶体管Q305的漏极被共用地连接，而且N型MOS晶体管Q302的栅极、N型MOS晶体管Q304的漏极以及P型MOS晶体管Q306的漏极被共用地连接。而且，N型MOS晶体管Q303和Q304以及P型MOS晶体管Q305和Q306的各个栅极与控制端子被共用地连接。另外，P型MOS晶体管Q305和Q306的源极和背栅分别被接地。控制端子103被共用地连接到N型MOS晶体管Q303和Q304的栅极以及P型MOS晶体管Q305和Q306的栅极。另外，电阻R101被设置在N型MOS晶体管Q301和Q302的源极以及N型MOS晶体管Q303和Q304的源极之间。
如上构成的半导体开关电路300的动作基本上与半导体开关电路200的动作相同。半导体开关电路200通过对控制端子施加正电压而使输入/输出端子101和输入/输出端子102之间为导通状态，相对于此，半导体开关电路300通过对控制端子施加负电压而使输入/输出端子101和输入/输出端子102之间为导通状态。
如上所述，根据本实施方式，由于半导体开关电路300采用如下结构，即，包括：用于导通的第一和第二N型MOS晶体管Q301和Q302，在第一输入/输出端子101和第二输入/输出端子102之间共有源极，而且被串联连接；第三N型MOS晶体管Q303和第五P型MOS晶体管Q305，其漏极被连接到第一N型MOS晶体管Q301的栅极；第四N型MOS晶体管Q304和第六P型MOS晶体管Q306，其漏极被连接到第二N型MOS晶体管Q302的栅极；电阻R101，设置在N型MOS晶体管Q301和Q302的源极以及N型MOS晶体管Q303和Q304的源极之间；控制端子103，被连接到所述第三至第六的各个MOS晶体管的栅极；以及电源端子105和106，分别被连接到第五和第六P型MOS晶体管Q305和Q306，其中，第三和第四N型MOS晶体管Q303和Q304的源极和背栅被连接到第一和第二N型MOS晶体管Q301和Q302的源极，所以，能通过对控制端子103施加的控制信号的电压值Vcont的电压控制，将输入/输出端子101和输入/输出端子102之间切换为导通/非导通。由此，在N型MOS晶体管Q301至Q304以及P型MOS晶体管Q305和Q306都导通时能够避免成为不确定区域，并建立稳定的导通状态。
实施方式1和实施方式2，通过对控制端子103施加正电压而使输入/输出端子101和输入/输出端子102之间处于导通状态，从而提供在消耗电流上有优势的半导体开关电路。在实施方式3，通过对控制端子103施加负电压来使输入/输出端子101和输入/输出端子102之间处于导通状态。也能容易地实施通过对控制端子103施加负电压来使输入/输出端子101和输入/输出端子102之间处于导通状态的、负逻辑的半导体开关电路300。
这样的负逻辑的半导体开关电路300，适合用于例如运算放大器等那样，在难以使输出的低电平为零附近而具有±5V的正电源和负电源的情况下所使用的模拟开关电路。
而且，不仅对构成在一般的硅衬底上的MOS晶体管，对由SOI(Silicon OnInsulator)结构的MOS晶体管构成的半导体开关电路，也能够实施。
以上的说明为本发明的最佳实施方式的例证，本发明的范围并不限定于此。例如，虽然在上述各个实施方式中对使用MOS晶体管的例子进行了说明，但也可以是任何MOS晶体管，也可以是双极晶体管(bipolar transistor)、Bi-CMOS或者它们的组合。但是，MOS晶体管在功耗方面有优势是不言而喻的。
另外，虽然上述各个实施方式为适用于被连接到接收USB数据的电源IC的半导体开关电路的例子，但也可以是进行开关接通/关断的半导体集成电路。例如，可以取代上述图1的以往的半导体开关电路而适用，所以可以通用地适用于所有的模拟开关电路。
另外，虽然在上述各个实施方式中使用了“半导体开关电路”的名称，但这是为了便于说明使用了该名称，当然也可以是模拟开关电路和开关元件等。
另外，构成上述半导体开关电路的各个电路单元，例如反相器门的级数和种类等并不限于前述的实施方式。当然，可以对本半导体开关电路附加各种各样的用于补偿的晶体管是不言而喻的。
本发明的半导体开关电路能够减少消耗电流，作为模拟开关电路可以普遍适用于半导体集成电路。

Claims (7)

1.一种半导体开关电路，包括：
用于导通的第一和第二MOS晶体管，在第一输入/输出端子和第二输入/输出端子之间共有源极，而且被串联连接；
第三和第五MOS晶体管，其漏极被连接到所述第一MOS晶体管的栅极；
第四和第六MOS晶体管，其漏极被连接到所述第二MOS晶体管的栅极；以及
控制端子，被连接到所述第三至第六MOS晶体管的栅极，
所述第三和第四MOS晶体管的源极和背栅被连接到所述第一和第二MOS晶体管的源极。
2.一种半导体开关电路，包括：
用于导通的第一和第二MOS晶体管，在第一输入/输出端子和第二输入/输出端子之间共有源极，而且被串联连接；
第三和第四MOS晶体管，构成对所述第一和第二MOS晶体管的栅极电位进行控制的源极跟随器；以及
第五和第六MOS晶体管，对所述第三和第四MOS晶体管的栅极电位进行控制；以及
控制端子，被连接到所述第三至第六MOS晶体管的栅极，
所述第三和第五MOS晶体管的漏极被连接到所述第一MOS晶体管的栅极，所述第四和第六MOS晶体管的漏极被连接到所述第二MOS晶体管的栅极，所述第三和第四MOS晶体管的源极和背栅被连接到所述第一和第二MOS晶体管的源极。
3.一种半导体开关电路，包括：
用于导通的第一和第二MOS晶体管，在第一输入/输出端子和第二输入/输出端子之间共有源极，而且被串联连接；
第一反相器，其高电位端电源被连接到所述第一MOS晶体管的源极和背栅，而且其输出被连接到所述第一MOS晶体管的栅极；
第二反相器，其高电位端电源被连接到所述第二MOS晶体管的源极和背栅，而且其输出被连接到所述第二MOS晶体管的栅极；以及
控制端子，被连接到所述第一和第二反相器的输入。
4.如权利要求3所述的半导体开关电路，其中，
所述第一和第二反相器为由P型MOS晶体管和N型MOS晶体管构成的CMOS反相器结构。
5.如权利要求1或权利要求2所述的半导体开关电路，其中，
所述第三和第四MOS晶体管的源极通过电阻而被连接到所述第一和第二MOS晶体管的源极。
6.如权利要求1或权利要求2所述的半导体开关电路，其中，
由P型MOS晶体管构成所述第一至第四MOS晶体管，由N型MOS晶体管构成所述第五和第六MOS晶体管，通过对所述控制端子施加正电压而使所述第一输入/输出端子和所述第二输入/输出端子之间处于导通状态。
7.如权利要求1或权利要求2所述的半导体开关电路，其中，
由N型MOS晶体管构成所述第一至第四MOS晶体管，由P型MOS晶体管构成所述第五和第六MOS晶体管，通过对所述控制端子施加负电压而使所述第一输入/输出端子和所述第二输入/输出端子之间处于导通状态。
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