CN110071717A - 半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件，包括高侧驱动器，所述高侧驱动器包括：输出晶体管，所述输出晶体管被配置成基于施加到所述输出晶体管的栅电极的驱动电压给输出端子提供电源电压；短路晶体管，所述短路晶体管被配置成耦合所述输出晶体管的所述栅电极和所述输出端子；开关晶体管，所述开关晶体管被串联连接在所述输出晶体管的所述栅电极和所述短路晶体管的漏电极之间；背栅控制电路，所述背栅控制电路被配置成控制所述开关晶体管的背栅；以及控制逻辑电路，所述控制逻辑电路被配置成控制所述输出晶体管、所述短路晶体管和所述背栅控制电路，其中，当所述输出晶体管被激活时，所述背栅控制电路给所述开关晶体管的所述背栅提供接地电压。

Description

半导体器件
本申请是2014年7月18日提交的申请号为201410344683.2、发明名称为“半导体器件和驱动系统”之申请的分案申请。
技术领域
本发明涉及一种半导体器件和驱动系统，并且特别地，涉及一种适合于驱动电感负载的半导体器件。
背景技术
已知输出晶体管被连接在输出端子(与负载连接的端子)和电源之间的配置的高侧驱动器，作为半导体器件之一，其中的每一个将电力供应给负载。在这样的配置的高侧驱动器中，通过切换输出晶体管，执行电力到负载的供应，或者阻断电力到负载的供应。例如，作为输出晶体管，MOS晶体管和IGBT(绝缘栅双极晶体管)被使用。
当MOS晶体管被用作输出晶体管(在下文中，这样的MOS晶体管被称为“输出MOS晶体管”)时，短路开关有时候被连接在高侧驱动器中的输出MOS晶体管中的栅极和源极之间(例如，参考专利文献1(JP H03-198421A))。短路开关被用于通过短路输出MOS晶体管中的栅极和源极来确保将输出MOS晶体管设置为截止状态，并且当输出MOS晶体管被截止时短路晶体管被导通。作为短路开关，MOS晶体管通常被使用。下面，被用作短路开关的MOS晶体管被称为短路MOS晶体管。
引用列表
[专利文献1]JP H03-198421A
发明内容
发明人正在研究如在上面所提及的包括输出晶体管和短路MOS晶体管的高侧驱动器。
在这样的配置的高侧驱动器中，发明人发现的问题之一是，当输出端子的电压变成高于电源电压时，短路MOS晶体管的寄生双极晶体管被导通，使得输出晶体管不能够被导通。注意，当与输出端子相连接的负载是电感负载时，输出端子的电压有时候变成高于电源电压。当输出晶体管不能够被导通时，不能够从输出端子输出所期望的电压，这阻碍将电力供应到负载的控制。
从本说明书和附图的描述中其它问题和新的特征将会变得清楚。
在一个实施例中，半导体器件包括输出晶体管、短路MOS晶体管和开关器件。输出晶体管包括：第一端子，该第一端子与电源相连接；和第二端子，该第二端子与连接有负载的输出端子相连接。短路MOS晶体管的源极与输出端子连接。开关器件被连接在输出晶体管的控制端子和短路MOS晶体管的漏极之间。短路MOS晶体管被形成在与电源连接的半导体衬底上。开关器件包括被形成在半导体衬底中的半导体区域、被形成在半导体区域中并且与输出晶体管的控制端子连接的第一扩散层、以及被形成在半导体区域中并且与短路MOS晶体管的漏极连接的第二扩散层。开关器件被配置为基于半导体区域的电压执行导通/截止控制。
在另一实施例中，半导体器件包括输出晶体管、短路MOS晶体管以及是耗尽型MOS晶体管的开关晶体管。输出晶体管具有与电源连接的第一端子和与输出端子连接的第二端子，输出端子与负载连接。短路MOS晶体管的源极与输出端子连接。短路MOS晶体管和开关晶体管被形成在与电源连接的半导体衬底中。开关晶体管具有与输出晶体管的控制端子连接的漏极并且具有与短路MOS晶体管的漏极连接的源极和栅极。根据控制输出晶体管和短路MOS晶体管的控制信号控制开关晶体管的背栅的电压。
根据上述实施例，在具有输出晶体管和短路MOS晶体管的半导体器件中，能够防止通过短路MOS晶体管的寄生双极晶体管的操作引起的故障。
附图说明
图1是示意性地示出包括输出MOS晶体管和短路MOS晶体管的高侧驱动器的配置示例的图。
图2是示出包括输出MOS晶体管和短路MOS晶体管的高侧驱动器IC的配置示例的等效电路图。
图3是示出图2的高侧驱动器IC中的输出MOS晶体管和短路MOS晶体管被形成的部分的配置示例的截面图。
图4是示出图2和图3的高侧驱动器IC的操作示例的时序图。
图5A是示出在图4的时段T4中高侧驱动器IC的状态的截面图。
图5B是示出在图4的时段T5中高侧驱动器IC的状态的截面图。
图6是示意性地示出第一实施例中的高侧驱动器IC的配置的图。
图7是示出第一实施例中的高侧驱动器IC的配置的截面图。
图8是示意性地示出第一实施例中在时段T1中高侧驱动器IC的操作的图。
图9是示出第一实施例中在时段T1中高侧驱动器IC的状态的截面图。
图10是示意性地示出第一实施例中在时段T2中高侧驱动器IC的操作的图。
图11是示出第一实施例中在时段T2中高侧驱动器IC的状态的截面图。
图12是示意性地示出第一实施例中在时段T3中高侧驱动器IC的操作的图。
图13是示出第一实施例中在时段T3中高侧驱动器IC的状态的截面图。
图14是示意性地示出第一实施例中在时段T4中高侧驱动器IC的操作的图。
图15是示出第一实施例中在时段T4中高侧驱动器IC的状态的截面图。
图16是示意性地示出第一实施例中在时段T5中高侧驱动器IC的操作的图。
图17是示出第一实施例中在时段T5中高侧驱动器IC的状态的截面图。
图18是示出使用被配置成JFET的开关晶体管的高侧驱动器IC的配置的截面图。
图19是示意性地示出在第一实施例的高侧驱动器IC中在负电压的输出端子的情况下将会出现的现象的图。
图20是示意性地示出第二实施例中的高侧驱动器IC的配置的图。
图21是示出第二实施例中的高侧驱动器IC的配置的截面图。
图22是示意性地示出第一实施例中的高侧驱动器的修改示例的配置的图。
图23是示出第一实施例中的高侧驱动器的修改示例的配置的截面图。
图24是示意性地示出第二实施例中的高侧驱动器的修改示例的配置的图。
图25是示出第二实施例中的高侧驱动器的修改示例的配置的截面图。
图26是示出第一实施例中的高侧驱动器的另一修改示例的配置的截面图。
图27是示出第二实施例中的高侧驱动器的另一修改示例的配置的截面图。
具体实施方式
在下面将会详细地描述包括输出晶体管和短路MOS晶体管的高侧驱动器，和在具有这样的配置的高侧驱动器中引起的问题，以便于有助于实施例的技术意义的理解。
图1是示意性地示出高侧驱动器100的配置的示例的电路图。图1的高侧驱动器100包括控制逻辑电路101、电荷泵102、栅极电阻103、输出MOS晶体管104、短路MOS晶体管105、反相器106、电源端子107、以及输出端子108。在此，电源端子107是从电源(在本实施例中电池109)向其供应电源电压的端子，并且输出端子108是与负载110相连接的端子。下面，电源端子107的电压被示为电压VCC并且输出端子108的电压被示为电压VOUT。
控制逻辑电路101生成控制输出MOS晶体管104的导通/截止的控制信号SCTRL。
电荷泵102的输出通过栅极电阻103与输出MOS晶体管104的栅极相连接，并且电荷泵102作为驱动电路操作，该驱动电路响应于控制信号SCTRL驱动输出MOS晶体管104的栅极。详细地，当控制信号SCTRL处于高电平时，电荷泵102将输出MOS晶体管104的栅极驱动为高于电压VCC的电压(通常，大约电压VCC的两倍)，并且当控制信号SCTRL处于低电平时，停止输出MOS晶体管104的栅极的驱动。
输出MOS晶体管104被连接在电源端子107和输出端子108之间，并且在图1的配置中，N沟道MOS晶体管被用作输出MOS晶体管104。输出MOS晶体管104具有与电源端子107相连接的漏极，和与输出端子108相连接的源极。
短路MOS晶体管105被用作连接输出MOS晶体管104中的栅极和源极的短路开关。在图1的配置中，N沟道MOS晶体管被用作短路MOS晶体管105。短路MOS晶体管105具有与输出MOS晶体管104的栅极相连接的漏极和与输出MOS晶体管104的源极(或者输出端子108)相连接的源极。
反相器106生成控制信号SCTRL的反相信号(互补信号)并且将其供应给短路MOS晶体管105的栅极。
在这样的配置的高侧驱动器100中，当通过控制逻辑电路101将控制信号SCTRL设置为高电平时，输出MOS晶体管104的栅极电压被设置为高于电压VCC的电压，使得输出MOS晶体管104被设置为导通状态。当输出MOS晶体管104被设置为导通状态时，电压从电池109供应到负载110，并且负载110被驱动。另一方面，当控制信号SCTRL被设置为低电平时，通过电荷泵102对输出MOS晶体管104的栅极的驱动被停止，并且通过短路MOS晶体管105短路输出MOS晶体管104中的源极和栅极。因此，输出MOS晶体管104被设置为截止状态。
在图1的高侧驱动器100中，输出MOS晶体管104和短路MOS晶体管105可以被单片地集成(即，在相同的半导体衬底上)而且可以被形成在单独的半导体衬底上。在单片配置中，高侧驱动器100的部件的数目被减少并且对于成本减少来说是有用的。另一方面，在输出MOS晶体管的电气特性不同于控制电路(包含短路MOS晶体管)的情况下，通过采用具有输出MOS晶体管的第一芯片和具有控制电路的第二芯片的多芯片配置，变成易于提供各种性能的高侧驱动器。
另外，申请人考虑高侧驱动器100的配置使得能够驱动电感负载。近年来，要求高侧驱动器100驱动各种类型的设备。例如，存在要求在车载装置中驱动诸如DC(直流)的电感负载的情况。
图2示出这样的配置的高侧驱动器IC 100A的等效电路。在图2的配置中，在高侧驱动器IC 100A上，控制逻辑电路101、电荷泵102、栅极电阻103、输出MOS晶体管104、短路MOS晶体管105、反相器106、电源端子107以及输出端子108被单片地集成。作为与输出端子108相连接的负载，DC电动机110A被使用。在等效电路中，DC电动机110A能够被表示为生成感应电动势的电枢电感111、电枢电阻112以及电压源113的串联连接。
图3是在概念上示出在图2的高侧驱动器IC 100A中的输出MOS晶体管104和短路MOS晶体管105的截面图。输出MOS晶体管104和短路MOS晶体管105都被形成在半导体衬底121上。半导体衬底121包括N+型衬底122和形成在N+型衬底122上的N-型外延层123。N型杂质被重掺杂在N+型衬底122中。在此，短语“杂质被重掺杂”在本说明书和权利要求书中意指杂质以高杂质浓度掺杂到形成退化半导体的程度(通常，大约1020/cm3)。N+型衬底122与电源端子107连接。N型杂质被掺杂在N-型外延层123中。输出MOS晶体管104和短路MOS晶体管105被形成在N-型外延层123的表面部分上。
图3是示出其中输出MOS晶体管104被形成为具有沟槽栅极结构的N沟道垂直型MOSFET(MOS场效应晶体管)的结构的截面图。详细地，其中掺杂有P型杂质的P型体区124被形成在N-型外延层123的表面部分中。沟槽被形成为穿过P型体区124，并且栅极绝缘膜125和栅电极126被形成为嵌入沟槽。在此，沿着沟槽的内壁形成栅极绝缘膜125，并且栅电极126被形成为通过栅极绝缘膜125与P型体区124和N-型外延层123相对。另外，其中被重掺杂有N型杂质的N+型扩散层127被形成在与栅极绝缘膜125相邻的位置中的P型体区124的表面部分中。此外，其中被重掺杂有P型杂质的P+型扩散层128被形成在P型体区124的表面部分中。在这样的配置的输出MOS晶体管104中，N+型扩散层127用作源极并且半导体衬底121和N-型外延层123用作漏极。而且，P+型扩散层128用作背栅端子。
另一方面，短路MOS晶体管105被形成为横向型N沟道MOSFET。详细地，其中被重掺杂有P型杂质的P型体区131被形成在N-型外延层123的表面部分中。N+型扩散层134和N+型扩散层135被形成在P型体区131的表面部分中。N型杂质被重掺杂在N+型扩散层134和N+型扩散层135两者中。栅极绝缘膜132被形成为覆盖P型体区131中的N+型扩散层134和N+型扩散层135之间的区域(沟道区域)，并且栅电极133被形成在栅极绝缘膜132上。另外，其中被重掺杂有P型杂质的P+型扩散层136被形成在P型体区131的表面部分中。在这样的配置的短路MOS晶体管105中，N+型扩散层134用作源极并且N+型扩散层135用作漏极。而且，P+型扩散层136用作背栅端子。
注意在图3的结构中寄生双极晶体管105a被形成在短路MOS晶体管105中。更加具体地，N+型扩散层135、P型体区131和N-型外延层123分别用作NPN型寄生双极晶体管的集电极、基极和发射极。注意，在图2的等效电路中示出寄生双极晶体管105a。
一个问题是，当输出端子108的电压VOUT高于电源端子107的电压VCC时，寄生双极晶体管105a被导通，不论控制信号SCTRL的信号电平如何。详细地，P型体区131的电压几乎与输出端子108的电压VOUT一致，并且N-型外延层123的电压几乎与电源端子107的电压VCC一致。因此，当输出端子108的电压VOUT高于电源端子107的电压VCC时，P型体区131的电压高于N-型外延层123的电压。在此，注意存在当电感负载(例如，DC电动机110A)与输出端子108相连接时，输出端子108的电压VOUT由于感应电动势变成高于电源端子107的电压VCC的情况。当电源端子108的电压VOUT变成高于电源端子107的电压VCC时，NPN型寄生双极晶体管105a的基极的电压变成高于发射极的电压，使得寄生双极晶体管105a被导通。
当寄生双极晶体管105被导通时，输出MOS晶体管104的栅极电压变成电压VCC使得输出MOS晶体管104不能够被导通。这意指变成不能够基于控制信号SCTRL控制输出MOS晶体管104，并且这在操作中不是想要的。下面，为了有助于理解短路MOS晶体管105的寄生双极晶体管105a的问题，将会参考图4描述图2和图3的高侧驱动器IC100A的操作。
时段T1：
时段T1(时间t1至时间t2)是高侧驱动器IC 100A处于初始状的时段。在时段T1中，应该是DC电动机110A处于停止状态，电源端子107的电压VCC(即，从电池109供应到高侧驱动器IC 100A的电源电压)是14V，并且控制信号SCTRL处于低电平。在此，注意，当DC电动机110A处于停止状态时，感应电动势没有被产生并且输出端子108的电压VOUT是接地电压GND(0V)。
时段T2：
应该是在时段T2(时间t2至时间t4)的开始通过控制逻辑电路101将控制信号SCTRL从低电平变成高电平。这时，通过电荷泵102，输出MOS晶体管104的栅极电压VG被驱动到高于电源端子107的电压VCC的电压(通常2VCC)，使得输出MOS晶体管104被导通。这时，输出端子108的电压VOUT被上拉到从电池109供应的电源电压(14V)(时间t3)，并且从电池109到DC电动机110A的电力的供应开始。
时段T3：
在时段T3(时间t4至时间t6)的开始时间t4，当控制信号SCTRL从高电平下拉到低电平时，通过电荷泵102对输出MOS晶体管104的栅极的驱动被停止，并且短路MOS晶体管105被导通。因此，输出MOS晶体管104被截止。
在此，当DC电动机110A的转子继续惯性旋转时，由于感应电动势在电枢中产生电压，并且将其施加给输出端子108。因此，输出端子108的电压VOUT没有返回到接地电压GND并且有时候变成一些电压。图4示出在时间t5由于感应电动势导致输出端子108的电压VOUT变成12V的情况。这时，因为短路MOS晶体管105被导通，所以输出MOS晶体管104的栅极电压VG也是12V。
时段T4：
然后，应该是在时段T4(时间t6至时间t8)的开始时间t6电池109的电压降低。例如，存在电池109将电力供应给除了高侧驱动器IC100A之外的器件的情况，电池109的电压取决于器件的功率消耗而降低。图4示出当在时间t7电池109的电压，即，电源端子108的电压VCC降低到10V时的操作，并且图5A示出在时间t7高侧驱动器IC100A的各个节点的电压。
如在图5A中所示，当电池109的电压，即，电源端子107的电压VCC降低使得输出端子108的电压VOUT高于电源端子107的电压VCC和PN结的正向电压VF(在N-型外延层123是由硅形成的情况下大约0.7V)的和时，短路MOS晶体管105的寄生双极晶体管105a被导通。当寄生双极晶体管105a被导通时，P型体区131的电压降低到电源端子107的电压VCC和PN结的正向电压VF的总和，即，10.7V，并且输出端子108的电压VOUT也降低到10.7V。这时，因为短路MOS晶体管105被导通使得输出MOS晶体管104中的源极和栅极被短路，并且输出MOS晶体管104的栅极电压降低到10.7V。然而，在寄生双极晶体管105a被导通的该阶段没有给予任何影响，因为控制信号SCTRL处于低电平并且原本期待输出MOS晶体管104处于截止状态。
时段T5：
在此状态下，应该是在时段T5(自从时间t8开始)的开始时间t8控制信号SCTRL从低电平被上拉到高电平。图5B示出时段T5中高侧驱动器IC 100A的各个节点的电压。当控制信号SCTRL被上拉到高电平时，期待通过电荷泵102输出MOS晶体管104的栅极电压VG原本被驱动到比电源端子107的电压VCC的电压更高的电压(通常，2VCC)，使得输出MOS晶体管104被导通。在这样的情况下，输出端子108的电压VOUT应变成10V。在图5B中，从电荷泵102输出的电压被示出为符号VG'。
然而，因为寄生双极晶体管105a被保持在导通状态下，输出MOS晶体管104的栅极电压被保持在10.7V，并且因此，输出MOS晶体管104不能够被导通。这时，输出端子108的电压VOUT已经变成10.7V(不是原本期待的10V)。这意味着基于控制信号SCTRL的输出MOS晶体管104的开关控制的功能丧失，并且期待采取一些措施。
图3、图5A以及图5B示出其中输出MOS晶体管104和短路MOS晶体管105被单片集成(即，在相同的半导体衬底上)的示例。然而，因为当在输出MOS晶体管104和短路MOS晶体管104之间N+型衬底122和N-型外延层123被分离时(换言之，当输出MOS晶体管104和短路MOS晶体管105被形成在单独的芯片上时)操作是相同的，所以要求类似的处理。
在下面描述的本实施例的半导体器件(高侧驱动器IC)中，采用要应对这样的问题的配置。
[第一实施例]
图6是示出第一实施例中的高侧驱动器IC 10的配置的电路图。本实施例的高侧驱动器IC 10被应用于驱动DC电动机11的驱动系统。如在上面所提及的，DC电动机11能够在等效电路中被表达为电感负载，该电感负载包括电枢电感11a、电枢电阻11b以及生成感应电动势的电压源11c的串联连接。
本实施例的高侧驱动器IC 10包括控制逻辑电路1、电荷泵2、栅极电阻3、输出MOS晶体管4、短路MOS晶体管5、反相器6、电源端子7以及输出端子8，像图2的高侧驱动器IC100A一样。在此，电源端子7是从电源9(在本实施例中电池9)向其供应电源电压的端子，并且输出端子8是与负载，即，本实施例中的DC电动机11，相连接的端子。下面，电源端子7的电压被表达为电压VCC并且输出端子8的电压被表达为电压VOUT。
控制逻辑电路1生成控制输出MOS晶体管4的导通和截止的控制信号SCTRL。例如，控制逻辑电路1生成控制信号SCTRL的操作可以由用于外部地控制高侧驱动器IC 10的CPU(中央处理单元)来控制。
电荷泵2的输出通过栅极电阻3与输出MOS晶体管4的栅极(控制端子)相连接，并且作为响应于控制信号SCTRL驱动输出MOS晶体管4的栅极的驱动电路操作。详细地，当控制信号SCTRL处于高电平时电荷泵2将输出MOS晶体管4的栅极驱动到高于电压VCC的电压(通常，大约电压VCC的两倍)，并且当控制信号SCTRL处于低电平时停止驱动输出MOS晶体管4的栅极。
栅极电阻3抑制在电荷泵2和输出MOS晶体管4的栅极之间流动的充电或者放电电流以保护输出MOS晶体管4。
输出MOS晶体管4具有与电源端子7相连接的漏极(第一端子)和与输出端子8相连接的源极(第二端子)，和响应于栅极(控制端子)的电压电气地连接漏极(第一端子)和源极(第二端子)或者断开它们的功能。在图6的配置中，N沟道MOS晶体管被用作输出MOS晶体管4。注意输出MOS晶体管4的背栅与源极相连接。
短路MOS晶体管5被用作响应于从反相器6输出的控制信号SCTRL的反相信号来连接输出MOS晶体管4中的栅极和源极的短路开关。在图6的配置中，N沟道MOS晶体管被用作短路MOS晶体管5。短路MOS晶体管5具有(通过下述开关晶体管12)与输出MOS晶体管4的栅极相连接的漏极，和与输出MOS晶体管4的源极(或者输出端子8)相连接的源极。
反相器6生成控制信号SCTRL的反相信号(互补逻辑信号)并且将其供应给短路MOS晶体管5的栅极。
另外，本实施例的高侧驱动器IC 10包括开关晶体管12、负载电阻13以及背栅控制晶体管14。
开关晶体管12是用作在输出MOS晶体管4的栅极和短路MOS晶体管5的漏极之间连接的开关的MOS晶体管。在本实施例中，耗尽型N沟道MOS晶体管被用作开关晶体管12。开关晶体管12中的栅极和源极被共同地与短路MOS晶体管5的漏极连接，并且开关晶体管12的漏极与输出MOS晶体管4的栅极连接。在此，注意通过控制背栅的电压(或者P型体区的电压)执行开关晶体管12的导通/截止控制，因为耗尽型N沟道MOS晶体管处于常导通的状态并且此外开关晶体管12中的源极和栅极被连接。
负载电阻13和背栅控制晶体管14配置响应于控制信号SCTRL控制开关晶体管12的背栅(或者P型体区)的电压的背栅控制电路15。详细地，负载电阻13被连接在与开关晶体管12的背栅相连接的连接节点N1和短路MOS晶体管的源极(即，输出端子8)之间。
而且，背栅控制晶体管14作为响应于控制信号SCTRL连接或者断开连接节点N1和接地端子16的开关器件操作。背栅控制晶体管14具有与连接节点N1相连接的漏极，和与接地端子16相连接的源极。背栅控制晶体管14具有被供应有控制信号SCTRL的栅极和与接地端子16相连接的背栅。当控制信号SCTRL处于高电平时这样的配置的背栅控制电路15将开关晶体管12的背栅设置为接地电压GND。另一方面，当控制信号SCTRL处于低电平时背栅控制电路15执行操作以将开关晶体管12的背栅设置为与输出端子8的电压VOUT相同的电压。
控制逻辑电路1、电荷泵2、栅极电阻2、输出MOS晶体管4、短路MOS晶体管5、反相器6、电源端子7、输出端子8、开关晶体管12、负载电阻13、背栅控制晶体管14被单片地集成(即，在相同的半导体衬底上)。注意多芯片配置可以被用于本实施例的半导体器件，如稍后所提及的。例如，本实施例的半导体器件可以被提供有：第一半导体芯片，在第一半导体芯片上集成栅极电阻3和输出MOS晶体管4；和第二半导体芯片，在其上集成控制逻辑电路1、电荷泵2、短路MOS晶体管5、反相器6、开关晶体管12、负载电阻13、背栅控制晶体管14。
图7是在概念上示出形成输出MOS晶体管4、短路MOS晶体管5、开关晶体管12以及背栅控制晶体管14的高侧驱动器IC 10的部分的截面配置的截面图。输出MOS晶体管4、短路MOS晶体管5、开关晶体管12以及背栅控制晶体管14都被形成在半导体衬底21上。半导体衬底21包括N+型衬底22和形成在N+型衬底22上的N-型外延层23。N+型衬底22被重掺杂有N型杂质并且与电源端子7相连接。N+型衬底22用作其中被重掺杂有N型杂质的半导体区域。N-型外延层23是其中被掺杂有N型杂质的半导体区域(即，N型导电类型的半导体区域)。输出MOS晶体管4、短路MOS晶体管5、开关晶体管12以及背栅控制晶体管14被形成在N-型外延层23的表面部分中。
图7是示出当输出MOS晶体管4被形成为具有沟槽栅极结构的N沟道垂直型MOSFET(MOS场效应晶体管)时的结构的截面图。详细地，P型体区24被形成在N-型外延层23的表面部分中。P型体区24是其中掺杂有P型杂质的半导体区域(即，P型半导体区域)。沟槽被形成为穿过P型体区24，并且栅极绝缘膜25和栅电极26被形成为以嵌入沟槽。在此，沿着沟槽的内壁形成栅极绝缘膜25，并且栅电极26被形成为通过栅极绝缘膜25与P型体区24和N-型外延层23相对。
另外，其中被重掺杂有N型杂质的N型扩散层27被形成在与栅极绝缘膜25相邻的位置中的P型体区24的表面部分中。此外，其中被重掺杂有P型杂质的P+型扩散层128被形成在P型体区24的表面部分中。在这样的配置的输出MOS晶体管4中，N型扩散层27用作源极端子并且半导体衬底21和N-型外延层23用作漏极端子。而且，P型扩散层28用作背栅端子。应注意的是，输出MOS晶体管4不限于具有沟槽栅极结构的垂直型MOSFET，并且可以是平面栅极型垂直型MOSFET和横向型MOSFET。
短路MOS晶体管5被形成为横向型N沟道MOSFET。详细地，P型体区31形成在N-型外延层123的表面部分中。P型体区31是其中掺杂有P型杂质的半导体区域(即，P型半导体区域)。N型扩散层34和N型扩散层35形成在P型体区31中。N型扩散层34和N型扩散层35是其中被重掺杂有N型杂质的扩散层。栅极绝缘膜32被形成为覆盖P型体区31中的N型扩散层34和N型扩散层35之间的区域(沟道区域)，并且栅电极33被形成在栅极绝缘膜32的表面上。此外，其中被重掺杂有P型杂质的P型扩散层36被形成在P型体区31的表面部分中。在这样的配置的短路MOS晶体管5中，N型扩散层34用作源极并且N型扩散层35用作漏极。而且，P型扩散层36用作背栅端子。
从耗尽型横向型N沟道MOSFET配置开关晶体管12。详细地，P型体区41被形成在N-型外延层23的表面部分中。P型体区41是其中掺杂有P型杂质的半导体区域(即，P型半导体区域)。N型扩散层44和N型扩散层45被形成在P型体区41的表面部分中。N型杂质被重掺杂在N型扩散层44和N型扩散层45中。此外，其中被掺杂有N型杂质的N型沟道区域47被形成在N型扩散层44和N型扩散层45之间的区域中的P型体区41附近的表面中。在本实施例的开关晶体管12的结构中，对于N型沟道区域47来说使开关晶体管12用作耗尽型N沟道MOSFET是重要的。栅极绝缘膜42被形成为覆盖N型沟道区域47，并且栅电极43被形成以通过栅极绝缘膜42与N型沟道区域47相对。此外，其中被重掺杂有P型杂质的P型扩散层46被形成在P型体区41的表面部分中。在这样的配置的开关晶体管12中，N型扩散层44用作源极并且N型扩散层45用作漏极。而且，P型扩散层46用作背栅端子。
从横向型N沟道MOSFET配置背栅控制晶体管14，像短路MOS晶体管5一样。详细地，P型体区51被形成在N-型外延层23的表面部分中。P型体区51是其中掺杂有P型杂质的半导体区域(即，P型半导体区域)。N型扩散层54和N型扩散层55被形成在P型体区51的表面部分中。N型杂质被重掺杂在N型扩散层54和N型扩散层55中。栅极绝缘膜52被形成为覆盖P型体区51中的N型扩散层54和N型扩散层55之间的区域(沟道区域)，并且栅电极53被形成在栅极绝缘膜52的表面上。此外，其中被重掺杂有P型杂质的P型扩散层56被形成在P型体区51的表面部分中。在这样的配置的背栅控制晶体管14中，N型扩散层54用作源极端子并且N型扩散层55用作漏极端子。而且，P型扩散层56用作背栅端子。
注意在图7中示出的配置中，寄生双极晶体管5a、12a以及14a被形成在短路MOS晶体管5、开关晶体管12以及背栅控制晶体管14中。即，分别地，N-型外延层23用作寄生双极晶体管5a、12a以及14a的发射极，P型体区31、41以及51用作其基极，并且N型扩散层35、45以及55用作集电极。
然后，在本实施例的高侧驱动器IC 10中，寄生双极晶体管5a、12a以及14a中的任何一个从不阻碍高侧驱动器IC 10的操作，如在下面详细地描述的。即，在本实施例的高侧驱动器IC 10中，即使输出端子8的电压VOUT变成高于电源端子7的电压VCC，使得短路MOS晶体管5的寄生双极晶体管5a被设置为导通状态，输出MOS晶体管4的栅极通过开关晶体管12与寄生双极晶体管5a电气隔离。因此，即使输出端子8的电压VOUT变成高于电源端子7的电压VCC，也能够导通输出MOS晶体管4。
下面，将会详细地描述本实施例的高侧驱动器IC 10的操作。注意，将会描述当控制逻辑电路1生成具有在图4的时序图中示出的波形的控制信号SCTRL时高侧驱动器IC 10的操作。
时段T1：
参考图4，时段T1(时间t1至时间t2)是高侧驱动器IC 10处于初始状态的时段。在时段T1中，应该是DC电动机11处于停止状态，电源端子7的电压VCC(从电池109供应到高侧驱动器IC 10的电源电压)是14V，并且控制信号SCTRL处于低电平。因为DC电动机11处于停止状态使得感应电动势没有产生，所以输出端子8的电压VOUT变成接地电压GND(0V)。图8是示出在时段T1中高侧驱动器IC 10的操作的电路图，并且图9是示出在时段T1中高侧驱动器IC10的状态的截面图。
在时段T1中，控制信号SCTRL处于低电平，使得电荷泵2没有驱动输出MOS晶体管4的栅极。另外，因为从反相器6输出的控制信号SCTRL的反相信号处于高电平，所以短路MOS晶体管5被导通。
而且，在背栅控制电路5中，因为背栅控制晶体管4被截止，所以开关晶体管12的背栅的电压变成输出端子8的电压VOUT，即，接地电压GND。因为开关晶体管12的源极和栅极通过短路MOS晶体管5与输出端子8相连接。因此，开关晶体管12的源极和栅极的电压变成输出端子8的电压VOUT，即，接地电压GND。因此，开关晶体管12被导通。
结果，通过短路MOS晶体管5和开关晶体管12，输出MOS晶体管4的栅极与输出MOS晶体管4的源极短路，并且输出MOS晶体管4被截止。应注意的是，短路MOS晶体管5、开关晶体管12、以及背栅控制晶体管14的寄生双极晶体管5a、12a、以及14a都处于截止状态。
时段T2：
参考图4，应该是在时段T2(时间t2至时间t4)的开始时间t2通过控制逻辑电路1将控制信号SCTRL从低电平上拉到高电平。图10是示意性地示出在时段T2中的高侧驱动器IC10的操作的图，并且图11是示出在时段T2的高侧驱动器IC 10的状态的截面图。
这时，通过电荷泵2，输出MOS晶体管4的栅极电压VG被驱动到高于电源端子7的电压VCC的电压(通常，2VCC)，使得输出MOS晶体管4被导通。这时，输出端子8的电压VOUT被上拉到从电池9供应的电源电压(14V)，即，电源端子7的电压VCC(时间t3)。开始从电池9到DC电动机11的电力的供应。而且，因为从反相器6输出的控制信号SCTRL的反相信号处于低电平，所以短路MOS晶体管5被截止。
而且，短路MOS晶体管5的P型体区31的电压变成输出端子8的电压VOUT，即，电压VCC。此外，N-型外延层23的电压是电压VCC。因此，寄生双极晶体管5a被截止。注意，P型体区31用作NPN型寄生双极晶体管5a的基极，并且N-型外延层23用作发射极。因此，由于寄生双极晶体管5a导致输出MOS晶体管4的栅极电压下降的问题没有出现。
而且，在背栅控制电路5中，因为响应于处于高电平的控制信号SCTRL背栅控制晶体管14导通，所以开关晶体管12的背栅的电压变成接地电压GND。另一方面，因为短路MOS晶体管5和寄生双极晶体管5a被截止，所以开关晶体管12的栅极和源极变成浮置状态。结果，开关晶体管12保持导通状态。注意，开关晶体管12是常导通状态。这时，如在图11中所示，开关晶体管12和背栅控制晶体管14的P型体区41和51的电压，即，寄生双极晶体管12a和14a的基极的电压是接地电压GND，使得寄生双极晶体管12a和14a变成截止状态。
时段T3：
然后，应该是在时段T3(时间t4至时间t6)的开始时间t4控制信号SCTRL从高电平下拉到低电平，如在图4中所示。图12是示意性地示出在时段T3中高侧驱动器IC 10的操作的图，并且图13是示出在时段T3中高侧驱动器IC 10的状态的截面图。
电荷泵2响应于控制信号SCTRL被下拉到低电平的事件而停止输出MOS晶体管4的栅极的驱动。另一方面，因为从反相器6输出的控制信号SCTRL的反相信号处于高电平，所以短路MOS晶体管5被导通。
而且，因为背栅控制晶体管14被截止，所以开关晶体管12的背栅的电压变成输出端子8的电压VOUT。而且，因为短路MOS晶体管5被导通，所以开关晶体管12的源极和栅极的电压变成输出端子8的电压VOUT。结果，开关晶体管12被导通。这时，输出MOS晶体管4的栅极通过短路MOS晶体管5和开关晶体管12被连接到输出MOS晶体管4的源极，并且输出MOS晶体管4被截止。
在这样的情况下，当DC电动机11的转子由于惯性继续旋转时，由于感应电动势在电枢中产生电压并且该电压被供应到输出端子8。当输出端子8的电压VOUT由于如在图4中所示的感应电动势变成12V时，输出MOS晶体管4的栅极电压VG也变成12V，如在图12和图13中所示。
这时，如在图13中所示，短路MOS晶体管5和开关晶体管12的P型体区31和41的电压是输出端子8的电压VOUT(12V)，并且背栅控制晶体管14的P型体区51的电压是接地电压GND。因此，双极晶体管5a、12a以及14a变成截止状态。
时段T4：
然后，如在图4中所示，应该是电池9的电压从时段T4(时间t6至时间t8)的开始时间t6开始下降并且在时间t7达到10V。图14是示意性地示出在时间t7高侧驱动器IC 10的操作的图，并且图15是示出在时间t7高侧驱动器IC 10的状态的截面图。这时，因为控制信号SCTRL被保持在下拉到低电平的状态，所以短路MOS晶体管5和开关晶体管12维持导通状态。因此，输出MOS晶体管4的源极和栅极被连接，并且输出MOS晶体管4也维持截止状态。
另一方面，如在图14和图15中所示，当电池9的电压，即，电源端子7的电压VCC下降使得输出端子8的电压VOUT变成高于电源端子7的电压VCC和PN结的正向电压VF(在硅的N-型外延层23的情况下大约0.7V)的总和，短路MOS晶体管5和开关晶体管2的寄生双极晶体管5a和12a变成导通状态。注意，短路MOS晶体管5和开关晶体管12的P型体区31和41的电压与输出端子8的电压VOUT一致，并且N-型外延层23的电压与电源端子7的电压VCC一致。特别地，当寄生双极晶体管5a和12a变成导通状态时，P型体区31和41的电压下降到电源端子7的电压VCC和PN结的正向电压VF的总和，即，10.7V。这时，因为短路MOS晶体管5和开关晶体管12被导通使得输出MOS晶体管4的源极和栅极被连接，所以输出MOS晶体管4的栅极电压也下降到10.7V。
然而，不存在由被导通的寄生双极晶体管5a和12a造成的影响，因为控制信号SCTRL处于低电平并且原本期待输出MOS晶体管4处于截止状态。
时段T5：
在此状态下，如在图4中所示，应该是在时段T5的开始时间t8(自从时间t8开始)控制信号SCTRL从低电平被上拉到高电平。图16是示意性地示出在时段T5中高侧驱动器IC 10的操作的图，并且图17是示出在时段T5中高侧驱动器IC 10的状态的截面图。如下面所考虑的，在本实施例的高侧驱动器IC 10中，重要的是，在开关晶体管12被截止的时段T5中，寄生双极晶体管12a被截止，并且输出MOS晶体管4的栅极能够被电荷泵2驱动到高电压(特别地，大约2VCC)。
详细地，响应于被上拉到高电平的控制信号SCTRL，输出MOS晶体管4的栅极电压VG被驱动到高于电源端子7的电压VCC的电压(通常，2VCC)。而且，因为从反相器6输出的控制信号SCTRL的反相信号处于低电平，因此短路MOS晶体管5被截止。
然而，短路MOS晶体管5的寄生双极晶体管5a变成导通状态。详细地，短路MOS晶体管5的P型体区31的电压变成等于输出端子8的电压VOUT(即，12V)。此外，N-型外延层23的电压变成等于电压VCC(即，10V)。因此，寄生双极晶体管5a的基极的电压变成高于发射极的电压和正向电压VF的总和。因此，寄生双极晶体管5a被导通。当寄生双极晶体管5a变成导通状态时，开关晶体管12中的源极和栅极的电压变成电压VCC(即，10V)。
在本实施例的背栅控制电路15中，响应于处于高电平的控制信号SCTRL背栅控制晶体管14被导通，使得开关晶体管12的背栅，即，P型体区41的电压变成接地电压GND。因此，反向偏置被施加在开关晶体管12的N型扩散层44和P型体区41之间，使得开关晶体管12被截止。而且，关于开关晶体管12的寄生双极晶体管12a，因为用作基极的P型体区41的电压变成低于用作发射极的N-型外延层23的电压，所以寄生双极晶体管12a被截止。
结果，即使当短路MOS晶体管5的寄生双极晶体管5a变成导通状态时，输出MOS晶体管4的栅极能够被驱动到高电压，使得输出MOS晶体管4能够被导通。结果，输出端子8的电压VOUT变成从电池9供应的电源电压，即，与电源端子7的电压VCC相同的电压(10V)。
注意，在输出端子8的电压VOUT变成等于与电源端子7的电压VCC相同的电压(10V)之后，短路MOS晶体管5的P型体区31的电压变成等于与电源端子7的电压VCC相同的电压。因此，寄生双极晶体管5a返回到截止状态。注意，甚至在寄生双极晶体管5a变成截止状态之后，输出MOS晶体管4的栅极也能够被驱动到高电压。
如上所述，在本实施例的高侧驱动器IC 10中，能够避免当电池9的电压下降使得电源端子7的电压VCC变成低于输出端子8的电压VOUT时短路MOS晶体管5的寄生双极晶体管5a变成激活的问题。详细地，当电源端子7的电压Vcc变成低于输出端子8的电压VOUT时，如果控制信号SCTRL被上拉到高电平，则通过背栅控制电路15的操作截止开关晶体管12并且截止寄生双极晶体管12a。因此，即使由于电源端子7的电压VCC的降低导致短路MOS晶体管5的寄生双极晶体管5a导通，输出MOS晶体管4的栅极与短路MOS晶体管5电气地隔离。因此，能够将输出MOS晶体管4的栅极驱动到高电压并且将输出MOS晶体管4设置为导通状态。
注意，尽管在上面提及的实施例中耗尽型N沟道MOS晶体管被用作开关晶体管12，但是具有其它结构并且满足下述条件的开关器件可以被使用替代开关晶体管12：
(1)具有形成在与电池9(即，电源)相连接的半导体衬底中的半导体区域；
(2)具有与短路MOS晶体管5的漏极相连接的扩散层(被重掺杂杂质的区域)和与输出MOS晶体管4的栅极相连接的扩散层，扩散层被形成在半导体区域中；以及
(3)具有通过背栅控制电路15控制半导体区域的电压而在短路MOS晶体管5的漏极和输出MOS晶体管的栅极之间电气地连接和断开的功能。
图18是示出具有满足在上面提及的条件(1)至(3)的结构的开关器件的另一示例的截面图。图18示出其中JFET(结场效应晶体管)被用作被连接在短路MOS晶体管5的漏极和输出MOS晶体管4的栅极之间的开关晶体管(在图18中通过12A引用)的示例。注意，JFET是通常被导通的晶体管。详细地，在N-型外延层23的表面部分中形成了掺杂有P型杂质的P型半导体区域61，并且被掺杂有N型杂质的N型体区62形成在其内部。被重掺杂有P型杂质的P型扩散层63和被重掺杂有N型杂质的N型扩散层64和65形成在N型体区62的表面部分中。在具有这样的结构的开关晶体管12A中，P型扩散层63用作栅极端子，N型扩散层64用作源极端子并且N型扩散层65用作漏极端子。
在图18的配置中，而且，通过包括负载电阻13和背栅控制晶体管14的背栅控制电路15控制开关晶体管12A的N型扩散层64的电压，即，N型体区62的电压，开关晶体管12A能够以与在上面提及的开关晶体管12相同的方式操作。即，详细地，当电源端子7的电压VCC变成低于输出端子8的电压VOUT时，控制信号SCTRL被上拉到高电平，并且通过背栅控制电路5的操作截止开关晶体管12A。因此，即使通过电源端子7的电压VCC的下降使短路MOS晶体管5的寄生双极晶体管5a被导通，输出MOS晶体管4的栅极从短路MOS晶体管5电气地断开。因此，能够将输出MOS晶体管4的栅极驱动到高电压并且将输出MOS晶体管4设置为导通状态。
在图7、图9、图11、图13、图15、图17、以及图18中示出输出MOS晶体管4、短路MOS晶体管5、开关晶体管(12或者12A)以及背栅控制晶体管14被单片地集成(即，在相同的半导体衬底上)的示例。然后，如稍后所述，详细地，本实施例的半导体器件可以被实现为多芯片配置的半导体器件，包括在其上形成输出MOS晶体管4的半导体芯片、和在其上集成开关晶体管(12或者12A)和背栅控制晶体管14的半导体芯片。
[第二实施例]
在其中耗尽型N沟道MOS晶体管被用作开关晶体管12的第一实施例的高侧驱动器IC 10中，存在一个问题，存在当输出端子8的电压VOUT是负电压时即使控制信号SCTRL处于低电平输出MOS晶体管4也导通的可能性。注意，期待如果控制信号SCTRL处于低电平则输出MOS晶体管4处于截止状态。图19是用于描述此问题的图。
体二极管被形成在作为N沟道MOS晶体管的背栅控制晶体管14中，使得正向电流能够从源极流动到漏极。而且，在开关晶体管12中，寄生二极管被形成为使得正向电流能够从背栅流动到源极，并且寄生二极管也形成为使得正向电流能够从背栅流动到漏极。因此，当输出端子8的电压VOUT变成低于-2VF(在此，VF是二极管的正向电压)时，电流在由图19的箭头18示出的路线，即，从接地端子16经过背栅控制晶体管14、开关晶体管12、短路MOS晶体管5到输出端子8的路线中流动。这时，因为开关晶体管12处于导通状态，所以输出MOS晶体管4的栅极的电压变成等于开关晶体管12的源极的电压，即，-2VF。
在此，当输出端子8的电压VOUT低于-2VF-VTH(VTH是输出MOS晶体管4的阈值电压)时，输出MOS晶体管4的源极-栅极电压变成高于阈值电压VTH使得输出MOS晶体管4导通。在第二实施例中，示出高侧驱动器IC 10A应对这样的问题的配置。
图20是示意性地示出第二实施例的高侧驱动器IC 10A的配置的图。在第二实施例中，二极管17与连接节点N1(与开关晶体管12的背栅连接的节点)和接地端子16之间的背栅控制晶体管14串联连接。二极管17被连接以防止从接地端子16朝向连接节点N1的电流(即，从接地端子16到连接节点N1的方向是二极管17的相反方向)。更加具体地，在图20的配置中，二极管17的阳极与连接节点N1连接并且其阴极与背栅控制晶体管14的漏极连接。
根据这样的配置，能够防止流经从接地端子16经过背栅控制晶体管14、开关晶体管12、短路MOS晶体管5到输出端子18的路线的电流，如在图19中所示。因此，根据本实施例的高侧驱动器IC 10A的配置，当输出端子8的电压VOUT是负电压时，能够解决存在即使控制信号SCTRL处于低电平输出MOS晶体管4也导通的可能性的问题。
注意可以交换背栅控制晶体管14和二极管17的位置。在这样的情况下，背栅控制晶体管14的漏极与连接节点N1相连接，其源极与二极管17的阳极相连接并且其阴极与接地端子16相连接。
如在图21中所示，二极管17可以与输出MOS晶体管4、短路MOS晶体管5、开关晶体管12以及背栅控制晶体管14一起被集成在半导体衬底21上。图21是示出当高侧驱动器IC 10A被集成时二极管17的结构的截面图。在优选实施例中，二极管17被形成为多晶硅的PN结二极管，该多晶硅的PN结二极管形成在N-型外延层23上的绝缘层71上。具体地，二极管17具有P型半导体区域72和N型半导体区域73。P型半导体区域72是由重掺杂有P型杂质的多晶硅形成的，并且N型半导体区域73是由重掺杂有N型杂质的多晶硅形成的。在没有形成不想要的寄生器件这一点上，这样的二极管17的结构是优选的。如果通过在N-型外延层23中扩散P型杂质和N型杂质形成二极管17，则存在形成不想要的寄生器件的可能性。通过形成二极管17作为多晶硅PN结二极管，能够消除形成不想要的寄生器件的风险。
注意在上面提及的实施例中，已经描述了示例，其中控制逻辑电路1、电荷泵2、栅极电阻3、输出MOS晶体管4、短路MOS晶体管5、反相器6、电源端子7、输出端子8、开关晶体管12、负载电阻13、背栅控制晶体管14、以及二极管17(如果存在)被集成在相同的半导体衬底上。然而，高侧驱动器IC 10和10A的配置不限于这样的配置。注意，在短路MOS晶体管5和开关晶体管12被形成的半导体衬底与输出MOS晶体管4的漏极和电池9(即，电源)连接的配置中至少能够获得在上面提及的实施例的优点(即，消除由于寄生双极晶体管5a导致的问题)。
图22是示意性地示出其中第一实施例的半导体器件(高侧驱动器IC)被修改成多芯片配置的高侧驱动器10B的示例的电路图。图22的高侧驱动器10B包括输出晶体管芯片20A和控制电路芯片20B。栅极电阻3和输出MOS晶体管4被集成在输出晶体管芯片20A中。输出MOS晶体管4的漏极与连接电池9(即，电源)的电源端子7A连接，并且输出MOS晶体管4的源极与输出端子8连接。控制逻辑电路1、电荷泵2、短路MOS晶体管5、反相器6、开关晶体管12、负载电阻13以及背栅控制晶体管14被集成在控制电路芯片20B中。控制电路芯片20B具有与电池9相连接的电源端子7B。被集成在控制电路芯片20B中的电路中的每一个接收从电池9供应的电源电压或者从电源电压产生的内部电源电压的供应。
图23是部分地示出控制电路芯片20B和高侧驱动器10B的输出晶体管芯片20A的配置的截面图。输出晶体管芯片20A具有半导体衬底21A。半导体衬底21A包括N+型衬底22A和形成在N+型衬底22A上的N-型外延层23A。N+型衬底22A被重掺杂有N型杂质并且与电源端子7A连接。N-型外延层23A是掺杂有N型杂质的半导体区域，并且输出MOS晶体管4被形成在N-型外延层23A的表面部分中。
控制电路芯片20B包括半导体衬底21B。半导体衬底21B包括N+型衬底22B和形成在N+型衬底22B上的N-型外延层23B。N+型衬底22B被重掺杂有N型杂质并且与电源端子7B连接。N-型外延层23B是掺杂有N型杂质的半导体区域，并且短路MOS晶体管5、开关晶体管12以及背栅控制晶体管14被形成在N-型外延层23B的表面部分中。
另一方面，图24是示意性地示出当第二实施例的半导体器件变成多芯片配置时高侧驱动器10C的配置示例的图。图24的高侧驱动器10B包括具有图22和图23中示出的配置的控制电路芯片20C和输出晶体管芯片20A。控制电路芯片20C具有其中二极管17被添加到控制电路芯片20B的配置。
图25是部分地示出高侧驱动器10C中的输出晶体管芯片20A和控制电路芯片20C的配置的截面图。图25的输出晶体管芯片20A的配置与在图23中示出的输出晶体管芯片20A的相同。而且，如果在形成在N-型外延层23B上的绝缘层17上的二极管17被去除，则控制电路芯片20C的配置与在图24中示出的控制电路芯片20C的相同。二极管17被形成为图25的配置中的由多晶硅形成的PN结二极管以包括P型半导体区域72和N型半导体区域73。
而且，当采用多芯片配置时，替代输出MOS晶体管，IGBT(绝缘栅双极晶体管)可以被使用作为向输出晶体管芯片20A提供的输出晶体管。对于本领域的技术人员来说众所周知的是，IGBT是通过采用集电极区域被添加到MOS晶体管的配置使电子和空穴两者能够被用作载流子的器件。因此，即使IGBT被用作输出晶体管替代MOS晶体管4，重要的操作没有改变。
图26是示出输出IGBT 4A的配置的截面图，输出IGBT 4A作为为图23中示出的高侧驱动器10B中的输出晶体管芯片20A提供的输出晶体管。输出晶体管芯片20A具有半导体衬底81。半导体衬底81包括P型集电极区域82、N型漏极区域83(N型扩散区域)以及N-型外延层84。P型集电极区域82由被重掺杂有P型杂质的半导体区域形成，并且N型漏极区域83由被重掺杂有N型杂质的半导体区域形成。P型集电极区域82与连接电池9(即，电源)的电源端子7A连接并且用作集电极(第一端子)。N型漏极区域83被形成在P型集电极区域82上并且用作漏极。N-型外延层84是被掺杂有N型杂质的半导体区域，并且被形成在N型漏极区域83上。应注意的是，N型漏极区域83并不总是必需的并且允许被省略。
多个P型基极区域85被形成在N-型外延层84中，并且为P型基极区域85中的每一个提供N型扩散层86。P型基极区域85是被掺杂有P型杂质的半导体区域，并且N型扩散层86是被重掺杂有N型杂质的半导体区域。此外，被重掺杂有P型杂质的P型扩散层87被形成在P型基极区域85的表面部分中。P型基极区域85被分布地提供，并且N-型外延层84穿过在相邻的P型基极区域85之间的区域到半导体衬底81的前侧主表面81a。而且，P型扩散层87和N型扩散层86用作输出IGBT 4A的发射极(第二端子)并且与输出端子8连接。
此外，栅极绝缘膜88被形成为部分地覆盖P型基极区域85和N-型外延层84的上表面，并且栅电极89被形成在栅极绝缘膜88上。栅电极89被形成为与P型基极区域85的上表面的一部分相对并且与N-型外延层84的上表面的一部分相对。应注意的是，栅极绝缘膜88和栅电极89可以是如在图3中所示的沟槽栅极结构。
对于本领域的技术人员来说众所周知的是，IGBT是其中通过采用集电极区域被添加到MOS晶体管的结构使电子和空穴两者能够被用作载流子的器件。因此，即使输出IGBT4A被用作输出晶体管芯片20A的输出晶体管替代输出MOS晶体管4，重要的操作也没有改变。
输出IGBT 4A可以被用作为在图25中示出的高侧驱动器10B中的输出晶体管芯片20A提供的输出晶体管。图27是示出当输出IGBT4A被提供在图25中示出的高侧驱动器10B的输出晶体管芯片20A中时高侧驱动器10B的配置的截面图。在图27中示出的输出晶体管芯片20A的输出IGBT 4A的结构与图26的相同。
注意，在图22至图27中示出多芯片结构的半导体器件。在此，注意其中输出MOS晶体管4、短路MOS晶体管5、开关晶体管12以及控制它们(在上面提及的实施例中，控制逻辑电路1、电荷泵2、栅极电阻3、反相器6、负载电阻13、背栅控制晶体管14以及二极管17(当存在时))的电路组被集成在相同的半导体衬底上的配置适合于减少部件的数目。
如上所述，已经具体描述了本发明的实施例。在此，本发明不限于实施例。在没有偏离本发明意图的范围内实施例的各种修改是可能的。

Claims (4)

1.一种半导体器件，包括高侧驱动器，所述高侧驱动器包括：
输出晶体管，所述输出晶体管被配置成基于施加到所述输出晶体管的栅电极的驱动电压给输出端子提供电源电压；
短路晶体管，所述短路晶体管被配置成耦合所述输出晶体管的所述栅电极和所述输出端子；
开关晶体管，所述开关晶体管被串联连接在所述输出晶体管的所述栅电极和所述短路晶体管的漏电极之间；
背栅控制电路，所述背栅控制电路被配置成控制所述开关晶体管的背栅；以及
控制逻辑电路，所述控制逻辑电路被配置成控制所述输出晶体管、所述短路晶体管和所述背栅控制电路，
其中，当所述输出晶体管被激活时，所述背栅控制电路给所述开关晶体管的所述背栅提供接地电压。
2.根据权利要求1所述的半导体器件，其中，所述驱动电压高于所述电源电压。
3.根据权利要求1所述的半导体器件，其中，所述输出晶体管是垂直型晶体管。
4.根据权利要求1所述的半导体器件，其中，当所述输出晶体管被去激活时，所述背栅控制电路给所述开关晶体管的所述背栅提供输出电压。
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