JPH05276014A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05276014A JPH05276014A JP4071964A JP7196492A JPH05276014A JP H05276014 A JPH05276014 A JP H05276014A JP 4071964 A JP4071964 A JP 4071964A JP 7196492 A JP7196492 A JP 7196492A JP H05276014 A JPH05276014 A JP H05276014A
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- pmos transistor
- gate
- transistor
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Abstract
(57)【要約】
【目的】ＩＣの出力回路形式に対するユーザーの希望に
対して、製品状態で制御信号のみにより対応し、製造管
理の容易化、コスト低減を図り、ユーザーに対するタイ
ムリーな製品供給、ユーザー自身による仕様の変更を可
能とする。 【構成】電源ノードと出力端子１０との間に接続された
ＰＭＯＳトランジスタ１１と、出力端子と接地ノードの
間に接続され、ゲートにデータ信号が供給されるＮＭＯ
Ｓトランジスタ１２と、出力端子の電位が電源電位より
高いか低いかに応じて出力端子の電位または電源電位を
選択して出力し、ＰＭＯＳトランジスタのバックゲート
に供給する回路１３と、制御信号入力が第１の論理レベ
ルの時にはＰＭＯＳトランジスタをオフ状態にし、制御
信号入力が第２の論理レベルの時にはデータ信号に対応
してＰＭＯＳトランジスタをオン／オフ制御する回路１
４とを具備することを特徴とする。
対して、製品状態で制御信号のみにより対応し、製造管
理の容易化、コスト低減を図り、ユーザーに対するタイ
ムリーな製品供給、ユーザー自身による仕様の変更を可
能とする。 【構成】電源ノードと出力端子１０との間に接続された
ＰＭＯＳトランジスタ１１と、出力端子と接地ノードの
間に接続され、ゲートにデータ信号が供給されるＮＭＯ
Ｓトランジスタ１２と、出力端子の電位が電源電位より
高いか低いかに応じて出力端子の電位または電源電位を
選択して出力し、ＰＭＯＳトランジスタのバックゲート
に供給する回路１３と、制御信号入力が第１の論理レベ
ルの時にはＰＭＯＳトランジスタをオフ状態にし、制御
信号入力が第２の論理レベルの時にはデータ信号に対応
してＰＭＯＳトランジスタをオン／オフ制御する回路１
４とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（Ｉ
Ｃ）に係り、特に出力回路形式としてＮチャネル・オー
プン・ドレイン回路またはＣＭＯＳインバータ回路に選
択的に対応することが可能なＩＣに関する。
Ｃ）に係り、特に出力回路形式としてＮチャネル・オー
プン・ドレイン回路またはＣＭＯＳインバータ回路に選
択的に対応することが可能なＩＣに関する。
【０００２】
【従来の技術】従来、例えば１チップマイコンなどのＩ
Ｃの製造に際して、ＩＣのユーザーの希望に応じてＩＣ
の出力回路の形式をＣＭＯＳインバータ回路またはＮチ
ャネル・オープン・ドレイン回路のどちらかに設定する
場合がある。この場合、メタル配線形成用のマスク層
（メタルマスク層）を変更してユーザーのオプション指
定に対応していた。図３は、従来のＩＣの出力回路の一
例を示す回路図である。
Ｃの製造に際して、ＩＣのユーザーの希望に応じてＩＣ
の出力回路の形式をＣＭＯＳインバータ回路またはＮチ
ャネル・オープン・ドレイン回路のどちらかに設定する
場合がある。この場合、メタル配線形成用のマスク層
（メタルマスク層）を変更してユーザーのオプション指
定に対応していた。図３は、従来のＩＣの出力回路の一
例を示す回路図である。
【０００３】ここで、ＶCCは電源電位、ＶSSは接地電
位、５０は出力端子、５１はソース・バックゲート（基
板領域）相互が接続されたＰチャネル絶縁ゲート型（Ｐ
ＭＯＳ）トランジスタ、５２はＮＭＯＳトランジスタ、
５３は選択的に形成されるメタル配線である。
位、５０は出力端子、５１はソース・バックゲート（基
板領域）相互が接続されたＰチャネル絶縁ゲート型（Ｐ
ＭＯＳ）トランジスタ、５２はＮＭＯＳトランジスタ、
５３は選択的に形成されるメタル配線である。
【０００４】この回路は、Ｎチャネルオープンドレイン
モードあるいはＣＭＯＳバッファモードに対応し得るよ
うに構成されている。即ち、Ｎチャネルオープンドレイ
ンモード対応の場合は、メタル配線５３を省略すること
によりＮチャネル・オープン・ドレイン出力回路を実現
する。これに対して、ＣＭＯＳバッファモード対応の場
合は、メタル配線５３を形成することによりＣＭＯＳイ
ンバータ出力回路を実現する。図４は、Ｎチャネル・オ
ープン・ドレイン出力回路を有するＩＣを実際に使用す
る際に出力端子５０に外部接続される回路の一例を示し
ている。ここで、Ｒは出力端子５０と外部電源ノードと
の間に接続される負荷抵抗であり、通常、外部電源ノー
ドの電位Ｖ２は前記電源電位ＶCCより高い。
モードあるいはＣＭＯＳバッファモードに対応し得るよ
うに構成されている。即ち、Ｎチャネルオープンドレイ
ンモード対応の場合は、メタル配線５３を省略すること
によりＮチャネル・オープン・ドレイン出力回路を実現
する。これに対して、ＣＭＯＳバッファモード対応の場
合は、メタル配線５３を形成することによりＣＭＯＳイ
ンバータ出力回路を実現する。図４は、Ｎチャネル・オ
ープン・ドレイン出力回路を有するＩＣを実際に使用す
る際に出力端子５０に外部接続される回路の一例を示し
ている。ここで、Ｒは出力端子５０と外部電源ノードと
の間に接続される負荷抵抗であり、通常、外部電源ノー
ドの電位Ｖ２は前記電源電位ＶCCより高い。
【０００５】なお、図５に示すように、ＣＭＯＳインバ
ータ出力回路を有するＩＣを図４に示したＮチャネル・
オープン・ドレイン出力回路を有するＩＣと同様に使用
した場合には、次に述べるような問題がある。即ち、Ｖ
２＞ＶCCであるので、ＰＭＯＳトランジスタ５１のドレ
イン・基板領域（Ｎウェル）間のＰＮ接合ダイオードが
順バイアスになり、このダイオードの順方向電流ｉが外
部電源ノード→抵抗Ｒ→出力端子５０→ＰＭＯＳトラン
ジスタ５１→ＶCCノードの経路にリーク電流として流れ
る。
ータ出力回路を有するＩＣを図４に示したＮチャネル・
オープン・ドレイン出力回路を有するＩＣと同様に使用
した場合には、次に述べるような問題がある。即ち、Ｖ
２＞ＶCCであるので、ＰＭＯＳトランジスタ５１のドレ
イン・基板領域（Ｎウェル）間のＰＮ接合ダイオードが
順バイアスになり、このダイオードの順方向電流ｉが外
部電源ノード→抵抗Ｒ→出力端子５０→ＰＭＯＳトラン
ジスタ５１→ＶCCノードの経路にリーク電流として流れ
る。
【０００６】ところで、ＩＣの製造に際して、ユーザー
のオプション指定に対応するためにメタルマスク層を変
更することは、メタルマスク層の種類を多く必要とする
ので、製造管理、コストの点で不利である。しかも、全
てのウェハー製造工程を終了し、製品化して倉庫に入れ
た状態で待機させておき（作り溜めしておく）、ユーザ
ーの要求次第では直ちに製品出荷できるという、クイッ
ク・ターン・アラウンド・タイム（ＱＴＡＴ）化、短納
期化の面でも不利である。また、ユーザー側でＩＣの出
力回路の形式を変更する必要が生じた場合、ＩＣを作り
直す必要が生じるので、時間的、経済的な損失を伴う。
のオプション指定に対応するためにメタルマスク層を変
更することは、メタルマスク層の種類を多く必要とする
ので、製造管理、コストの点で不利である。しかも、全
てのウェハー製造工程を終了し、製品化して倉庫に入れ
た状態で待機させておき（作り溜めしておく）、ユーザ
ーの要求次第では直ちに製品出荷できるという、クイッ
ク・ターン・アラウンド・タイム（ＱＴＡＴ）化、短納
期化の面でも不利である。また、ユーザー側でＩＣの出
力回路の形式を変更する必要が生じた場合、ＩＣを作り
直す必要が生じるので、時間的、経済的な損失を伴う。
【０００７】
【発明が解決しようとする課題】上記したように従来の
ＩＣは、出力回路形式に対するユーザーのオプション指
定に対応するために製造段階でメタルマスク層を変更す
る必要があり、製造管理、コスト、ユーザーに対するタ
イムリーな製品供給、ユーザーの使い勝手などの点で問
題があった。
ＩＣは、出力回路形式に対するユーザーのオプション指
定に対応するために製造段階でメタルマスク層を変更す
る必要があり、製造管理、コスト、ユーザーに対するタ
イムリーな製品供給、ユーザーの使い勝手などの点で問
題があった。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、出力回路形式に対するユーザーの希望に製品
状態で対応することができ、製造管理、コストの点で有
利になり、ユーザーに対するタイムリーな製品供給、ユ
ーザー自身による仕様の変更が可能になるなどの利点も
得られる半導体集積回路を提供することを目的とする。
たもので、出力回路形式に対するユーザーの希望に製品
状態で対応することができ、製造管理、コストの点で有
利になり、ユーザーに対するタイムリーな製品供給、ユ
ーザー自身による仕様の変更が可能になるなどの利点も
得られる半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、電源ノードと出力端子との間にソース・ドレイン間
が接続されたプルアップ用のＰＭＯＳトランジスタと、
前記出力端子と接地ノードの間にドレイン・ソース間が
接続され、ゲートにデータ信号が供給されるプルダウン
用のＮＭＯＳトランジスタと、前記出力端子の電位に応
じて前記ＰＭＯＳトランジスタのバックゲート・バイア
スを制御するバックゲート・バイアス制御回路と、制御
信号入力が第１の論理レベルの時には前記ＰＭＯＳトラ
ンジスタをオフ状態に制御し、上記制御信号入力が第２
の論理レベルの時には前記データ信号に対応して前記Ｐ
ＭＯＳトランジスタをオン／オフ制御するＰＭＯＳトラ
ンジスタゲート制御回路とを具備することを特徴とす
る。
は、電源ノードと出力端子との間にソース・ドレイン間
が接続されたプルアップ用のＰＭＯＳトランジスタと、
前記出力端子と接地ノードの間にドレイン・ソース間が
接続され、ゲートにデータ信号が供給されるプルダウン
用のＮＭＯＳトランジスタと、前記出力端子の電位に応
じて前記ＰＭＯＳトランジスタのバックゲート・バイア
スを制御するバックゲート・バイアス制御回路と、制御
信号入力が第１の論理レベルの時には前記ＰＭＯＳトラ
ンジスタをオフ状態に制御し、上記制御信号入力が第２
の論理レベルの時には前記データ信号に対応して前記Ｐ
ＭＯＳトランジスタをオン／オフ制御するＰＭＯＳトラ
ンジスタゲート制御回路とを具備することを特徴とす
る。
【００１０】
【作用】Ｎチャネル・オープン・ドレイン出力回路とし
て使用する際には、出力端子に抵抗を介して外部電源が
接続される。この際、プルアップ用のＰＭＯＳトランジ
スタをオフ状態に制御するように制御信号入力を第１の
論理レベルに設定することにより、プルダウン用のＮＭ
ＯＳトランジスタがデータ信号に対応してオン／オフ動
作する。この場合、出力端子に電源電圧以上の電圧が印
加されている時には、バックゲート・バイアス制御回路
が前記出力端子の電圧をＰＭＯＳトランジスタのバック
ゲート・バイアスとして供給することにより、ＰＭＯＳ
トランジスタのドレイン・基板領域間のＰＮ接合ダイオ
ードが順バイアスとならないように制御し、このダイオ
ードの順方向電流（リーク電流）の発生を防止する。こ
れと同時に、ＰＭＯＳトランジスタゲート制御回路は、
ＰＭＯＳトランジスタをオフ状態に制御する。これに対
して、出力端子の電圧が電源電圧以下になっている時に
は、バックゲート・バイアス制御回路が電源電圧をＰＭ
ＯＳトランジスタのバックゲート・バイアスとして供給
することにより、プルアップ用のＰＭＯＳトランジスタ
のソース・基板領域間のＰＮ接合ダイオードが順バイア
スとならないように制御し、このダイオードの順方向電
流（リーク電流）の発生を防止する。
て使用する際には、出力端子に抵抗を介して外部電源が
接続される。この際、プルアップ用のＰＭＯＳトランジ
スタをオフ状態に制御するように制御信号入力を第１の
論理レベルに設定することにより、プルダウン用のＮＭ
ＯＳトランジスタがデータ信号に対応してオン／オフ動
作する。この場合、出力端子に電源電圧以上の電圧が印
加されている時には、バックゲート・バイアス制御回路
が前記出力端子の電圧をＰＭＯＳトランジスタのバック
ゲート・バイアスとして供給することにより、ＰＭＯＳ
トランジスタのドレイン・基板領域間のＰＮ接合ダイオ
ードが順バイアスとならないように制御し、このダイオ
ードの順方向電流（リーク電流）の発生を防止する。こ
れと同時に、ＰＭＯＳトランジスタゲート制御回路は、
ＰＭＯＳトランジスタをオフ状態に制御する。これに対
して、出力端子の電圧が電源電圧以下になっている時に
は、バックゲート・バイアス制御回路が電源電圧をＰＭ
ＯＳトランジスタのバックゲート・バイアスとして供給
することにより、プルアップ用のＰＭＯＳトランジスタ
のソース・基板領域間のＰＮ接合ダイオードが順バイア
スとならないように制御し、このダイオードの順方向電
流（リーク電流）の発生を防止する。
【００１１】一方、ＣＭＯＳインバータ出力回路として
使用する際には、プルアップ用のＰＭＯＳトランジスタ
をデータ信号に対応してオン／オフ制御するように制御
信号入力を第２の論理レベルに設定する。この場合、出
力端子の電圧は電源電圧以下になっており、バックゲー
ト・バイアス制御回路は、電源電圧をプルアップ用のＰ
ＭＯＳトランジスタのバックゲート・バイアスとして供
給し、プルアップ用のＰＭＯＳトランジスタが通常通り
動作するように制御する。
使用する際には、プルアップ用のＰＭＯＳトランジスタ
をデータ信号に対応してオン／オフ制御するように制御
信号入力を第２の論理レベルに設定する。この場合、出
力端子の電圧は電源電圧以下になっており、バックゲー
ト・バイアス制御回路は、電源電圧をプルアップ用のＰ
ＭＯＳトランジスタのバックゲート・バイアスとして供
給し、プルアップ用のＰＭＯＳトランジスタが通常通り
動作するように制御する。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るＩＣの出
力回路を示している。
に説明する。図１は、本発明の一実施例に係るＩＣの出
力回路を示している。
【００１３】この出力回路は、ＶCCノードと出力端子１
０との間にソース・ドレイン間が接続され、バックゲー
ト・バイアスが制御されるプルアップ用のＰＭＯＳトラ
ンジスタ１１と、前記出力端子１０とＶSSノードの間に
ドレイン・ソース間が接続され、ゲートにＩＣチップの
内部で発生したデータ信号が供給されるプルダウン用の
ＮＭＯＳトランジスタ１２と、前記出力端子１０の電位
が前記ＶCCノードの電位より高いか低いかに応じて上記
出力端子１０の電位または前記ＶCCノードの電位を選択
して出力し、前記ＰＭＯＳトランジスタ１１のバックゲ
ートに供給するバックゲート・バイアス制御回路１３
と、ＩＣチップの外部あるいは内部から供給される制御
信号入力が第１の論理レベルの時には前記ＰＭＯＳトラ
ンジスタ１１をオフ状態に制御し、上記制御信号入力が
第２の論理レベルの時には前記データ信号に対応して前
記ＰＭＯＳトランジスタ１１をオン／オフ制御するＰＭ
ＯＳトランジスタゲート制御回路１４とを具備する。
０との間にソース・ドレイン間が接続され、バックゲー
ト・バイアスが制御されるプルアップ用のＰＭＯＳトラ
ンジスタ１１と、前記出力端子１０とＶSSノードの間に
ドレイン・ソース間が接続され、ゲートにＩＣチップの
内部で発生したデータ信号が供給されるプルダウン用の
ＮＭＯＳトランジスタ１２と、前記出力端子１０の電位
が前記ＶCCノードの電位より高いか低いかに応じて上記
出力端子１０の電位または前記ＶCCノードの電位を選択
して出力し、前記ＰＭＯＳトランジスタ１１のバックゲ
ートに供給するバックゲート・バイアス制御回路１３
と、ＩＣチップの外部あるいは内部から供給される制御
信号入力が第１の論理レベルの時には前記ＰＭＯＳトラ
ンジスタ１１をオフ状態に制御し、上記制御信号入力が
第２の論理レベルの時には前記データ信号に対応して前
記ＰＭＯＳトランジスタ１１をオン／オフ制御するＰＭ
ＯＳトランジスタゲート制御回路１４とを具備する。
【００１４】上記ＰＭＯＳトランジスタゲート制御回路
１４は、制御信号入力および前記データ信号の論理和を
とる論理回路１５と、前記バックゲート・バイアス制御
回路１３の出力が動作電源として供給され、前記論理回
路１５の出力信号が入力し、この論理回路１５の出力信
号の論理レベルに応じて、前記ＰＭＯＳトランジスタ１
１をオフ状態に制御する、または、前記データ信号に対
応して前記ＰＭＯＳトランジスタ１１をオン／オフ制御
するレベルシフト回路１６とからなる。
１４は、制御信号入力および前記データ信号の論理和を
とる論理回路１５と、前記バックゲート・バイアス制御
回路１３の出力が動作電源として供給され、前記論理回
路１５の出力信号が入力し、この論理回路１５の出力信
号の論理レベルに応じて、前記ＰＭＯＳトランジスタ１
１をオフ状態に制御する、または、前記データ信号に対
応して前記ＰＭＯＳトランジスタ１１をオン／オフ制御
するレベルシフト回路１６とからなる。
【００１５】前記バックゲート・バイアス制御回路１３
は、ゲート・ドレイン相互が前記出力端子に接続された
第１のＮＭＯＳトランジスタＮ１と、ソースがＶCCノー
ドに接続され、ゲートが前記出力端子１０に接続され、
ドレイン・バックゲート相互が接続された第１のＰＭＯ
ＳトランジスタＰ１とからなり、このＰＭＯＳトランジ
スタＰ１のドレインと前記ＮＭＯＳトランジスタＮ１の
ソースとが一括接続されて出力ノード１３ａとなってい
る。前記論理回路１５は、例えば二入力のノアゲートＮ
ＯＲからなる。
は、ゲート・ドレイン相互が前記出力端子に接続された
第１のＮＭＯＳトランジスタＮ１と、ソースがＶCCノー
ドに接続され、ゲートが前記出力端子１０に接続され、
ドレイン・バックゲート相互が接続された第１のＰＭＯ
ＳトランジスタＰ１とからなり、このＰＭＯＳトランジ
スタＰ１のドレインと前記ＮＭＯＳトランジスタＮ１の
ソースとが一括接続されて出力ノード１３ａとなってい
る。前記論理回路１５は、例えば二入力のノアゲートＮ
ＯＲからなる。
【００１６】前記レベルシフト回路１６は、前記バック
ゲート・バイアス制御回路１３の出力ノード１３ａとＶ
SSノードとの間に直列に接続された第２のＰＭＯＳトラ
ンジスタＰ２および第２のＮＭＯＳトランジスタＮ２
と、入力ノード（前記ノアゲートＮＯＲの出力ノード）
１６ａと上記ＰＭＯＳトランジスタＰ２のゲートとの間
に接続された第３のＮＭＯＳトランジスタＮ３と、前記
バックゲート・バイアス制御回路１３の出力ノード１３
ａと上記ＰＭＯＳトランジスタＰ２のゲートとの間に接
続された第３のＰＭＯＳトランジスタＰ３とからなる。
そして、上記ＰＭＯＳトランジスタＰ２およびＮＭＯＳ
トランジスタＮ２の直列接続点（出力ノード）１６ｂは
前記プルアップ用のＰＭＯＳトランジスタ１１のゲート
に接続されている。ここで、前記ＰＭＯＳトランジスタ
Ｐ２はソース・バックゲート相互が接続されており、前
記ＮＭＯＳトランジスタＮ２のゲートは前記入力ノード
１６ａに接続されており、前記ＮＭＯＳトランジスタＮ
３のゲートはＶCCノードに接続されており、前記ＰＭＯ
ＳトランジスタＰ３はソース・バックゲート相互が接続
されており、そのゲートが前記出力ノード１６ｂに接続
されている。図２は、図１の回路における出力回路形式
と出力端子電圧との関係を示す。次に、図２を参照しな
がら図１の回路の動作を説明する。
ゲート・バイアス制御回路１３の出力ノード１３ａとＶ
SSノードとの間に直列に接続された第２のＰＭＯＳトラ
ンジスタＰ２および第２のＮＭＯＳトランジスタＮ２
と、入力ノード（前記ノアゲートＮＯＲの出力ノード）
１６ａと上記ＰＭＯＳトランジスタＰ２のゲートとの間
に接続された第３のＮＭＯＳトランジスタＮ３と、前記
バックゲート・バイアス制御回路１３の出力ノード１３
ａと上記ＰＭＯＳトランジスタＰ２のゲートとの間に接
続された第３のＰＭＯＳトランジスタＰ３とからなる。
そして、上記ＰＭＯＳトランジスタＰ２およびＮＭＯＳ
トランジスタＮ２の直列接続点（出力ノード）１６ｂは
前記プルアップ用のＰＭＯＳトランジスタ１１のゲート
に接続されている。ここで、前記ＰＭＯＳトランジスタ
Ｐ２はソース・バックゲート相互が接続されており、前
記ＮＭＯＳトランジスタＮ２のゲートは前記入力ノード
１６ａに接続されており、前記ＮＭＯＳトランジスタＮ
３のゲートはＶCCノードに接続されており、前記ＰＭＯ
ＳトランジスタＰ３はソース・バックゲート相互が接続
されており、そのゲートが前記出力ノード１６ｂに接続
されている。図２は、図１の回路における出力回路形式
と出力端子電圧との関係を示す。次に、図２を参照しな
がら図１の回路の動作を説明する。
【００１７】Ｎチャネル・オープン・ドレイン出力回路
の使用に際しては、例えば図４に示したような外部接続
が行われる。この際、制御信号入力をハイレベル“Ｈ”
に設定することにより、ノアゲートＮＯＲの出力はロウ
レベル“Ｌ”になり、レベルシフト回路１６のＮＭＯＳ
トランジスタＮ２はオフ状態、ＮＭＯＳトランジスタＮ
３はオン状態になり、ＰＭＯＳトランジスタＰ２はオン
状態になる。これにより、レベルシフト回路１６の出力
ノード１６ｂにはバックゲート・バイアス制御回路１３
の出力ノード１３ａの電位が現われ、プルアップ用のＰ
ＭＯＳトランジスタ１１はオフ状態に制御される。この
状態では、プルダウン用のＮＭＯＳトランジスタ１２が
データ信号に対応してオン／オフ動作する。
の使用に際しては、例えば図４に示したような外部接続
が行われる。この際、制御信号入力をハイレベル“Ｈ”
に設定することにより、ノアゲートＮＯＲの出力はロウ
レベル“Ｌ”になり、レベルシフト回路１６のＮＭＯＳ
トランジスタＮ２はオフ状態、ＮＭＯＳトランジスタＮ
３はオン状態になり、ＰＭＯＳトランジスタＰ２はオン
状態になる。これにより、レベルシフト回路１６の出力
ノード１６ｂにはバックゲート・バイアス制御回路１３
の出力ノード１３ａの電位が現われ、プルアップ用のＰ
ＭＯＳトランジスタ１１はオフ状態に制御される。この
状態では、プルダウン用のＮＭＯＳトランジスタ１２が
データ信号に対応してオン／オフ動作する。
【００１８】このＮチャネル・オープン・ドレイン出力
回路において、プルダウン用のＮＭＯＳトランジスタ１
２がオフ状態の場合には、出力端子１０にＶCC以上の電
圧Ｖ２が印加されており、バックゲート・バイアス制御
回路１３のＮＭＯＳトランジスタＮ１／ＰＭＯＳトラン
ジスタＰ１が対応してオン／オフ状態になり、出力端子
１０の電圧をプルアップ用のＰＭＯＳトランジスタ１１
のバックゲート・バイアスおよびレベルシフト回路１６
の動作電源として供給するようになる。これにより、プ
ルアップ用のＰＭＯＳトランジスタ１１のドレイン・基
板領域間のＰＮ接合ダイオードが順バイアスとならない
ように制御されるので、このダイオードの順方向電流
（リーク電流）が発生することはない。
回路において、プルダウン用のＮＭＯＳトランジスタ１
２がオフ状態の場合には、出力端子１０にＶCC以上の電
圧Ｖ２が印加されており、バックゲート・バイアス制御
回路１３のＮＭＯＳトランジスタＮ１／ＰＭＯＳトラン
ジスタＰ１が対応してオン／オフ状態になり、出力端子
１０の電圧をプルアップ用のＰＭＯＳトランジスタ１１
のバックゲート・バイアスおよびレベルシフト回路１６
の動作電源として供給するようになる。これにより、プ
ルアップ用のＰＭＯＳトランジスタ１１のドレイン・基
板領域間のＰＮ接合ダイオードが順バイアスとならない
ように制御されるので、このダイオードの順方向電流
（リーク電流）が発生することはない。
【００１９】また、このＮチャネル・オープン・ドレイ
ン出力回路において、プルダウン用のＮＭＯＳトランジ
スタ１２がオン状態の場合には、出力端子１０の電圧が
ＶCC以下になっている。この場合、バックゲート・バイ
アス制御回路１３のＮＭＯＳトランジスタＮ１がダイオ
ードとして働くと、プルアップ用のＰＭＯＳトランジス
タ１１の基板領域電位が低下し、そのソース・基板領域
間のＰＮ接合ダイオードが順バイアスとなるおそれがあ
る。しかし、本例では、バックゲート・バイアス制御回
路１３のＰＭＯＳトランジスタＰ１がオン状態になり、
電源電位ＶCCをプルアップ用のＰＭＯＳトランジスタ１
１のバックゲート・バイアスおよびレベルシフト回路１
６の動作電源として供給するので、プルアップ用のＰＭ
ＯＳトランジスタ１１のソース・基板領域間のＰＮ接合
ダイオードが順バイアスとならないように制御できる。
ン出力回路において、プルダウン用のＮＭＯＳトランジ
スタ１２がオン状態の場合には、出力端子１０の電圧が
ＶCC以下になっている。この場合、バックゲート・バイ
アス制御回路１３のＮＭＯＳトランジスタＮ１がダイオ
ードとして働くと、プルアップ用のＰＭＯＳトランジス
タ１１の基板領域電位が低下し、そのソース・基板領域
間のＰＮ接合ダイオードが順バイアスとなるおそれがあ
る。しかし、本例では、バックゲート・バイアス制御回
路１３のＰＭＯＳトランジスタＰ１がオン状態になり、
電源電位ＶCCをプルアップ用のＰＭＯＳトランジスタ１
１のバックゲート・バイアスおよびレベルシフト回路１
６の動作電源として供給するので、プルアップ用のＰＭ
ＯＳトランジスタ１１のソース・基板領域間のＰＮ接合
ダイオードが順バイアスとならないように制御できる。
【００２０】つまり、プルアップ用のＰＭＯＳトランジ
スタ１１が出力端子１０に接続された状態で形成された
ままであっても、Ｎチャネル・オープン・ドレイン出力
回路として使用する際の障害とはならない。
スタ１１が出力端子１０に接続された状態で形成された
ままであっても、Ｎチャネル・オープン・ドレイン出力
回路として使用する際の障害とはならない。
【００２１】一方、ＣＭＯＳインバータ出力回路の使用
に際しては、図４に示したような外部電源の接続は行わ
れない。この際、制御信号入力を“Ｌ”レベルに設定す
ることにより、ノアゲートＮＯＲの出力はデータ信号に
対応して変化する。また、出力端子１０の電圧はＶCC以
下になっており、バックゲート・バイアス制御回路１３
のＮＭＯＳトランジスタＮ１／ＰＭＯＳトランジスタＰ
１が対応してオフ／オン状態になり、電源電位ＶCCをプ
ルアップ用のＰＭＯＳトランジスタ１１のバックゲート
・バイアスおよびレベルシフト回路１６の動作電源とし
て供給するようになるので、レベルシフト回路１６は通
常のインバータ回路として動作する。従って、プルアッ
プ用のＰＭＯＳトランジスタ１１およびプルダウン用の
ＮＭＯＳトランジスタ１２はデータ信号に対応して相補
的にオン／オフ動作する。
に際しては、図４に示したような外部電源の接続は行わ
れない。この際、制御信号入力を“Ｌ”レベルに設定す
ることにより、ノアゲートＮＯＲの出力はデータ信号に
対応して変化する。また、出力端子１０の電圧はＶCC以
下になっており、バックゲート・バイアス制御回路１３
のＮＭＯＳトランジスタＮ１／ＰＭＯＳトランジスタＰ
１が対応してオフ／オン状態になり、電源電位ＶCCをプ
ルアップ用のＰＭＯＳトランジスタ１１のバックゲート
・バイアスおよびレベルシフト回路１６の動作電源とし
て供給するようになるので、レベルシフト回路１６は通
常のインバータ回路として動作する。従って、プルアッ
プ用のＰＭＯＳトランジスタ１１およびプルダウン用の
ＮＭＯＳトランジスタ１２はデータ信号に対応して相補
的にオン／オフ動作する。
【００２２】従って、図１の回路によれば、出力回路形
式に対するユーザーの希望に対して、メタルマスク層を
変更することなく、製品状態で制御信号の論理レベルを
選択するだけで対応することが可能になり、製造管理、
コストの点で有利になり、ユーザーに対するタイムリー
な製品供給、ユーザー自身による仕様の変更が可能にな
るなどの利点も得られる。
式に対するユーザーの希望に対して、メタルマスク層を
変更することなく、製品状態で制御信号の論理レベルを
選択するだけで対応することが可能になり、製造管理、
コストの点で有利になり、ユーザーに対するタイムリー
な製品供給、ユーザー自身による仕様の変更が可能にな
るなどの利点も得られる。
【００２３】なお、前記ＰＭＯＳトランジスタゲート制
御回路１４は、上記実施例の具体例に限定されるもので
はなく、同等の機能を有する各種の変形実施が可能であ
る。また、本発明は、上記実施例で示した出力専用回路
に限らず、前記出力端子に入力回路（図示せず）が接続
された入出力回路の場合にも適用できる。
御回路１４は、上記実施例の具体例に限定されるもので
はなく、同等の機能を有する各種の変形実施が可能であ
る。また、本発明は、上記実施例で示した出力専用回路
に限らず、前記出力端子に入力回路（図示せず）が接続
された入出力回路の場合にも適用できる。
【００２４】
【発明の効果】上述したように本発明によれば、出力回
路形式に対するユーザーの希望に対して、メタルマスク
層を変更することなく、製品状態で制御信号の論理レベ
ルを選択するだけで対応することができ、製造管理、コ
ストの点で有利になり、ユーザーに対するタイムリーな
製品供給、ユーザー自身による仕様の変更が可能になる
などの利点も得られるＩＣを実現することができる。
路形式に対するユーザーの希望に対して、メタルマスク
層を変更することなく、製品状態で制御信号の論理レベ
ルを選択するだけで対応することができ、製造管理、コ
ストの点で有利になり、ユーザーに対するタイムリーな
製品供給、ユーザー自身による仕様の変更が可能になる
などの利点も得られるＩＣを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＩＣの出力回路を示す
回路図。
回路図。
【図２】図１の回路における出力回路形式と出力端子電
圧との関係を示す図。
圧との関係を示す図。
【図３】従来のＩＣの出力回路を示す回路図。
【図４】Ｎチャネル・オープン・ドレイン出力回路を有
するＩＣを実際に使用する際に出力端子に外部接続され
る回路の一例を示す回路図。
するＩＣを実際に使用する際に出力端子に外部接続され
る回路の一例を示す回路図。
【図５】ＣＭＯＳインバータ出力回路を有するＩＣをＮ
チャネル・オープン・ドレイン出力回路を有するＩＣと
同様に使用した場合に発生するリーク電流の経路を示す
回路図。
チャネル・オープン・ドレイン出力回路を有するＩＣと
同様に使用した場合に発生するリーク電流の経路を示す
回路図。
１０…出力端子、１１…プルアップ用のＰＭＯＳトラン
ジスタ、１２…プルダウン用のＮＭＯＳトランジスタ、
１３…バックゲート・バイアス制御回路、１３ａ…バッ
クゲート・バイアス制御回路の出力ノード、１４…ＰＭ
ＯＳトランジスタゲート制御回路、１５…論理回路、１
６…レベルシフト回路、１６ａ…レベルシフト回路の入
力ノード、１６ｂ…レベルシフト回路の出力ノード、Ｐ
１〜Ｐ３…ＰＭＯＳトランジスタ、Ｎ１〜Ｎ３…ＮＭＯ
Ｓトランジスタ。
ジスタ、１２…プルダウン用のＮＭＯＳトランジスタ、
１３…バックゲート・バイアス制御回路、１３ａ…バッ
クゲート・バイアス制御回路の出力ノード、１４…ＰＭ
ＯＳトランジスタゲート制御回路、１５…論理回路、１
６…レベルシフト回路、１６ａ…レベルシフト回路の入
力ノード、１６ｂ…レベルシフト回路の出力ノード、Ｐ
１〜Ｐ３…ＰＭＯＳトランジスタ、Ｎ１〜Ｎ３…ＮＭＯ
Ｓトランジスタ。
Claims (4)
- 【請求項１】 電源ノードと出力端子との間にソース・
ドレイン間が接続され、バックゲート・バイアスが制御
されるプルアップ用のＰＭＯＳトランジスタと、 前記出力端子と接地ノードの間にドレイン・ソース間が
接続され、ゲートにデータ信号が供給されるプルダウン
用のＮＭＯＳトランジスタと、 前記出力端子の電位が前記電源ノードの電位より高いか
低いかに応じて上記出力端子の電位または前記電源ノー
ドの電位を選択して出力し、前記ＰＭＯＳトランジスタ
のバックゲートに供給するバックゲート・バイアス制御
回路と、 制御信号入力が第１の論理レベルの時には前記ＰＭＯＳ
トランジスタをオフ状態に制御し、上記制御信号入力が
第２の論理レベルの時には前記データ信号に対応して前
記ＰＭＯＳトランジスタをオン／オフ制御するＰＭＯＳ
トランジスタゲート制御回路とを具備することを特徴と
する半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、前記バックゲート・バイアス制御回路は、 ゲート・ドレイン相互が前記出力端子に接続された第１
のＮＭＯＳトランジスタと、 ソースが前記電源ノードに接続され、ゲートが前記出力
端子に接続され、ドレイン・バックゲート相互が接続さ
れた第１のＰＭＯＳトランジスタとからなり、上記第１
のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯ
Ｓトランジスタのソースとが一括接続されて出力ノード
となることを特徴とする半導体集積回路。 - 【請求項３】 請求項１または２記載の半導体集積回路
において、前記ＰＭＯＳトランジスタゲート制御回路
は、 制御信号入力および前記データ信号の論理和をとる論理
回路と、 前記バックゲート・バイアス制御回路の出力が動作電源
として供給され、前記論理回路の出力信号が入力し、こ
の論理回路の出力信号の論理レベルに応じて、前記ＰＭ
ＯＳトランジスタをオフ状態に制御する、または、前記
データ信号に対応して前記ＰＭＯＳトランジスタをオン
／オフ制御するレベルシフト回路とからなることを特徴
とする半導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路におい
て、前記レベルシフト回路は、 前記バックゲート・バイアス制御回路の出力ノードと接
地ノードとの間に直列に接続された第２のＰＭＯＳトラ
ンジスタおよび第２のＮＭＯＳトランジスタと、 前記
論理回路の出力ノードと前記第２のＰＭＯＳトランジス
タのゲートとの間に接続された第３のＮＭＯＳトランジ
スタと、 前記バックゲート・バイアス制御回路の出力ノードと前
記第２のＰＭＯＳトランジスタのゲートとの間に接続さ
れた第３のＰＭＯＳトランジスタとからなり、 上記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳ
トランジスタの直列接続点が前記プルアップ用のＰＭＯ
Ｓトランジスタのゲートに接続され、 前記第２のＰＭＯＳトランジスタはソース・バックゲー
ト相互が接続されており、 前記第２のＮＭＯＳトランジスタのゲートは前記論理回
路の出力ノードに接続されており、 前記第３のＮＭＯＳトランジスタのゲートは前記電源ノ
ードに接続されており、 前記第３のＰＭＯＳトランジ
スタはソース・バックゲート相互が接続されており、そ
のゲートが前記第２のＰＭＯＳトランジスタおよび第２
のＮＭＯＳトランジスタの直列接続点に接続されている
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071964A JPH05276014A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071964A JPH05276014A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276014A true JPH05276014A (ja) | 1993-10-22 |
Family
ID=13475670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4071964A Withdrawn JPH05276014A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05276014A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450955B1 (ko) * | 2002-01-23 | 2004-10-02 | 삼성전자주식회사 | 반도체 장치의 누설전류 방지회로 및 그 제어방법 |
| CN110071717A (zh) * | 2013-07-19 | 2019-07-30 | 瑞萨电子株式会社 | 半导体器件 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63180778U (ja) * | 1987-05-14 | 1988-11-22 | ||
| JPH0341279U (ja) * | 1989-08-30 | 1991-04-19 |
-
1992
- 1992-03-30 JP JP4071964A patent/JPH05276014A/ja not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63180778U (ja) * | 1987-05-14 | 1988-11-22 | ||
| JPH0341279U (ja) * | 1989-08-30 | 1991-04-19 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450955B1 (ko) * | 2002-01-23 | 2004-10-02 | 삼성전자주식회사 | 반도체 장치의 누설전류 방지회로 및 그 제어방법 |
| CN110071717A (zh) * | 2013-07-19 | 2019-07-30 | 瑞萨电子株式会社 | 半导体器件 |
| CN110071717B (zh) * | 2013-07-19 | 2023-02-21 | 瑞萨电子株式会社 | 半导体器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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