JP2803570B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2803570B2 JP2803570B2 JP6193609A JP19360994A JP2803570B2 JP 2803570 B2 JP2803570 B2 JP 2803570B2 JP 6193609 A JP6193609 A JP 6193609A JP 19360994 A JP19360994 A JP 19360994A JP 2803570 B2 JP2803570 B2 JP 2803570B2
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- Japan
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Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に係
り、特にその入力回路部の改良に関する。
り、特にその入力回路部の改良に関する。
【０００２】
【従来の技術】大規模半導体集積回路（ＬＳＩ）は、素
子の微細化により低電源電圧化が進み、例えば３Ｖ電源
ＬＳＩも現れている。この種の低電源ＬＳＩは、既存の
５Ｖ電源ＬＳＩとの組み合わせ等を考えると、５Ｖ／３
Ｖ共用であることが望まれる。また、この種のＬＳＩで
は、入力信号がＣＭＯＳレベル（０〜５Ｖ）であった
り、ＴＴＬレベル（０．８〜２．２Ｖ）であったりす
る。従ってこの種の混在型ＬＳＩでは、入力回路の特性
（出力電圧や遅延時間等を含めた特性）が使用される電
源電圧や入力信号レベルによって変化するという問題が
ある。
子の微細化により低電源電圧化が進み、例えば３Ｖ電源
ＬＳＩも現れている。この種の低電源ＬＳＩは、既存の
５Ｖ電源ＬＳＩとの組み合わせ等を考えると、５Ｖ／３
Ｖ共用であることが望まれる。また、この種のＬＳＩで
は、入力信号がＣＭＯＳレベル（０〜５Ｖ）であった
り、ＴＴＬレベル（０．８〜２．２Ｖ）であったりす
る。従ってこの種の混在型ＬＳＩでは、入力回路の特性
（出力電圧や遅延時間等を含めた特性）が使用される電
源電圧や入力信号レベルによって変化するという問題が
ある。
【０００３】図４は、ＰＭＯＳトランジスタＱP とＮＭ
ＯＳトランジスタＱN からなるＣＭＯＳインバータを入
力回路とする完全ＣＭＯＳ型入力回路を示している。電
源電圧がＶDD＝５Ｖであれば、ＣＭＯＳレベルの入力に
対しては、この入力回路の回路しきい値は２．５Ｖ近傍
になるように設定すればよい。またＴＴＬレベルの入力
にも対応できるようにするためには、回路しきい値が例
えば、１．５Ｖになるように、各トランジスタの素子パ
ラメータを設定すればよい。
ＯＳトランジスタＱN からなるＣＭＯＳインバータを入
力回路とする完全ＣＭＯＳ型入力回路を示している。電
源電圧がＶDD＝５Ｖであれば、ＣＭＯＳレベルの入力に
対しては、この入力回路の回路しきい値は２．５Ｖ近傍
になるように設定すればよい。またＴＴＬレベルの入力
にも対応できるようにするためには、回路しきい値が例
えば、１．５Ｖになるように、各トランジスタの素子パ
ラメータを設定すればよい。
【０００４】ところがＶDD＝５Ｖで回路しきい値を１．
５Ｖに設計した場合、ＶDD＝３Ｖで使用すると回路しき
い値は、０．９Ｖ程度になる。そうすると、ＴＴＬレベ
ル入力に対して、Ｌレベル側のマージンが殆どなくなる
といった不都合が生じる。
５Ｖに設計した場合、ＶDD＝３Ｖで使用すると回路しき
い値は、０．９Ｖ程度になる。そうすると、ＴＴＬレベ
ル入力に対して、Ｌレベル側のマージンが殆どなくなる
といった不都合が生じる。
【０００５】
【発明が解決しようとする課題】以上のように従来のＬ
ＳＩの入力回路では、異種電源に対応させ、異なる入力
信号レベルに対応させる場合に、入力特性の安定化が図
れないという問題があった。
ＳＩの入力回路では、異種電源に対応させ、異なる入力
信号レベルに対応させる場合に、入力特性の安定化が図
れないという問題があった。
【０００６】この発明は、上記の点に鑑みなされたもの
で、電源電圧や入力電圧依存性の少ない安定した特性の
入力回路をもつ半導体集積回路を提供することを目的と
している。
で、電源電圧や入力電圧依存性の少ない安定した特性の
入力回路をもつ半導体集積回路を提供することを目的と
している。
【０００７】
【課題を解決するための手段】この発明に係る半導体集
積回路は、ドレインが内部回路につながる信号端子に、
ソースが低レベル側電源端子に、ゲートが外部入力端子
に夫々接続されたエンハンスメント・タイプの第１のＮ
ＭＯＳトランジスタと、ドレインとゲートが共通に前記
信号端子に接続され、ソースが低レベル側電源端子に接
続されたエンハンスメント・タイプの第２のＮＭＯＳト
ランジスタと、前記信号端子と高レベル側電源端子の間
に設けられた定電流負荷ＭＯＳトランジスタとを備えた
入力回路を有することを特徴としている。
積回路は、ドレインが内部回路につながる信号端子に、
ソースが低レベル側電源端子に、ゲートが外部入力端子
に夫々接続されたエンハンスメント・タイプの第１のＮ
ＭＯＳトランジスタと、ドレインとゲートが共通に前記
信号端子に接続され、ソースが低レベル側電源端子に接
続されたエンハンスメント・タイプの第２のＮＭＯＳト
ランジスタと、前記信号端子と高レベル側電源端子の間
に設けられた定電流負荷ＭＯＳトランジスタとを備えた
入力回路を有することを特徴としている。
【０００８】
【作用】この発明による入力回路では、エンハンスメン
ト・タイプ（以下、Ｅタイプという）の第２のＮＭＯＳ
トランジスタがダイオード接続されて定電圧源として働
き、これに定電流源負荷ＭＯＳトランジスタが接続され
ている。従って第１のＮＭＯＳトランジスタに入力がな
い時の内部回路につながる信号端子の高レベル電圧は、
電源電圧に依らず第２のＮＭＯＳトランジスタのしきい
値によって決まるほぼ一定電圧となる。また、入力回路
の回路しきい値は、電源電圧によらず第１のＮＭＯＳト
ランジスタのしきい値により一義的に決まる。従って、
ＣＭＯＳレベルやＴＴＬレベル等の異種レベル入力に対
して、マージン不足等を生じることなく対応できる回路
しきい値を設定して、安定した入力特性を得ることがで
きる。
ト・タイプ（以下、Ｅタイプという）の第２のＮＭＯＳ
トランジスタがダイオード接続されて定電圧源として働
き、これに定電流源負荷ＭＯＳトランジスタが接続され
ている。従って第１のＮＭＯＳトランジスタに入力がな
い時の内部回路につながる信号端子の高レベル電圧は、
電源電圧に依らず第２のＮＭＯＳトランジスタのしきい
値によって決まるほぼ一定電圧となる。また、入力回路
の回路しきい値は、電源電圧によらず第１のＮＭＯＳト
ランジスタのしきい値により一義的に決まる。従って、
ＣＭＯＳレベルやＴＴＬレベル等の異種レベル入力に対
して、マージン不足等を生じることなく対応できる回路
しきい値を設定して、安定した入力特性を得ることがで
きる。
【０００９】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るＬＳＩの
等価回路を示す。内部回路１につながる信号端子Ａに、
Ｅタイプの第１のＮＭＯＳトランジスタＱN1と、Ｅタイ
プの第２のＮＭＯＳトランジスタＱN2と、デプレション
・タイプ（以下、Ｄタイプという）の第３のＮＭＯＳト
ランジスタＱN3とからなる入力回路２が設けられてい
る。入力回路２は、この実施例の場合バッファ３を介し
て内部回路１に接続される。この入力回路２を例えばＮ
ＡＮＤ型マスクＲＯＭに適用する場合には、ＤタイプＭ
ＯＳトランジスタはマスクプログラムのイオン注入工程
で同時に形成することができる。
説明する。図１は、この発明の一実施例に係るＬＳＩの
等価回路を示す。内部回路１につながる信号端子Ａに、
Ｅタイプの第１のＮＭＯＳトランジスタＱN1と、Ｅタイ
プの第２のＮＭＯＳトランジスタＱN2と、デプレション
・タイプ（以下、Ｄタイプという）の第３のＮＭＯＳト
ランジスタＱN3とからなる入力回路２が設けられてい
る。入力回路２は、この実施例の場合バッファ３を介し
て内部回路１に接続される。この入力回路２を例えばＮ
ＡＮＤ型マスクＲＯＭに適用する場合には、ＤタイプＭ
ＯＳトランジスタはマスクプログラムのイオン注入工程
で同時に形成することができる。
【００１０】入力回路２の第１のＮＭＯＳトランジスタ
ＱN1は、ドレインが信号端子Ａに接続され、ソースが低
レベル側電源端子、即ちＶSS端子に接続され、ゲートが
外部信号入力端子ＩＮに接続されて、これが入力段トラ
ンジスタとなっている。第２のＮＭＯＳトランジスタＱ
N2は、ゲートとドレインが共通に信号端子Ａに接続さ
れ、ソースがＶSS端子に接続されている。第３のＮＭＯ
ＳトランジスタＱN3は、ゲートとソースが共通に信号端
子Ａに接続され、ドレインが高レベル側電源端子、即ち
ＶDD端子に接続されて、定電流負荷となっている。これ
ら第２のＮＭＯＳトランジスタＱN2と第３のＮＭＯＳト
ランジスタＱN3とが信号端子Ａに対するバイアス回路を
構成している。
ＱN1は、ドレインが信号端子Ａに接続され、ソースが低
レベル側電源端子、即ちＶSS端子に接続され、ゲートが
外部信号入力端子ＩＮに接続されて、これが入力段トラ
ンジスタとなっている。第２のＮＭＯＳトランジスタＱ
N2は、ゲートとドレインが共通に信号端子Ａに接続さ
れ、ソースがＶSS端子に接続されている。第３のＮＭＯ
ＳトランジスタＱN3は、ゲートとソースが共通に信号端
子Ａに接続され、ドレインが高レベル側電源端子、即ち
ＶDD端子に接続されて、定電流負荷となっている。これ
ら第２のＮＭＯＳトランジスタＱN2と第３のＮＭＯＳト
ランジスタＱN3とが信号端子Ａに対するバイアス回路を
構成している。
【００１１】第１のＮＭＯＳトランジスタＱN1のゲート
しきい値電圧Ｖthは、そのまま回路しきい値になる。従
って例えばＣＭＯＳレベル入力とＴＴＬレベル入力に共
に対応できるようにするには、そのしきい値電圧Ｖthを
例えばＶth＝１．５Ｖ程度に設定する。第２のＮＭＯＳ
トランジスタＱN2のしきい値電圧は、信号端子ＡのＨレ
ベル電圧を規定するものであるから、第１のＮＭＯＳト
ランジスタＱN1のそれに比べて高く、例えば２Ｖあるい
はそれ以上に設定することが好ましい。なお定電流負荷
としての第３のＮＭＯＳトランジスタＱN3は、ゲートを
ＶSSに接続してもよい。あるいはまた、第３のＮＭＯＳ
トランジスタＱN3をＥタイプＰＭＯＳトランジスタに置
き換えることもできる。
しきい値電圧Ｖthは、そのまま回路しきい値になる。従
って例えばＣＭＯＳレベル入力とＴＴＬレベル入力に共
に対応できるようにするには、そのしきい値電圧Ｖthを
例えばＶth＝１．５Ｖ程度に設定する。第２のＮＭＯＳ
トランジスタＱN2のしきい値電圧は、信号端子ＡのＨレ
ベル電圧を規定するものであるから、第１のＮＭＯＳト
ランジスタＱN1のそれに比べて高く、例えば２Ｖあるい
はそれ以上に設定することが好ましい。なお定電流負荷
としての第３のＮＭＯＳトランジスタＱN3は、ゲートを
ＶSSに接続してもよい。あるいはまた、第３のＮＭＯＳ
トランジスタＱN3をＥタイプＰＭＯＳトランジスタに置
き換えることもできる。
【００１２】この様に構成された入力回路２の動作特性
を次に説明する。図２は、この入力回路２の電流電圧特
性である。入力端子ＩＮがＬレベルのとき、第１のＮＭ
ＯＳトランジスタＱN1はオフである。ＶDD＝５Ｖのと
き、実線で示すように第２のＮＭＯＳトランジスタＱN2
によるダイオード特性（しきい値電圧で決まるほぼ定電
圧特性）と、第３のＮＭＯＳトランジスタＱN3によるほ
ぼ定電流の負荷曲線との交点電圧ＶAHが、信号端子Ａの
Ｈレベル電圧となる。入力端子ＩＮが第１のＮＭＯＳト
ランジスタＱN1のしきい値を越えるＨレベルになると、
第１のＮＭＯＳトランジスタＱN1がオンする。これによ
り、一点鎖線で示す第１のＮＭＯＳトランジスタＱN1の
オン特性によって、信号端子ＡにはＬレベル電圧ＶALが
得られる。即ち信号端子Ａの電圧は、ＶAL〜ＶAHの範囲
で変化する。バッファ３のしきい値が図２に示すよう
に、ＶAHとＶALの間に設定されていれば、信号端子Ａの
Ｈ，Ｌを判定して内部回路１に伝えることができる。
を次に説明する。図２は、この入力回路２の電流電圧特
性である。入力端子ＩＮがＬレベルのとき、第１のＮＭ
ＯＳトランジスタＱN1はオフである。ＶDD＝５Ｖのと
き、実線で示すように第２のＮＭＯＳトランジスタＱN2
によるダイオード特性（しきい値電圧で決まるほぼ定電
圧特性）と、第３のＮＭＯＳトランジスタＱN3によるほ
ぼ定電流の負荷曲線との交点電圧ＶAHが、信号端子Ａの
Ｈレベル電圧となる。入力端子ＩＮが第１のＮＭＯＳト
ランジスタＱN1のしきい値を越えるＨレベルになると、
第１のＮＭＯＳトランジスタＱN1がオンする。これによ
り、一点鎖線で示す第１のＮＭＯＳトランジスタＱN1の
オン特性によって、信号端子ＡにはＬレベル電圧ＶALが
得られる。即ち信号端子Ａの電圧は、ＶAL〜ＶAHの範囲
で変化する。バッファ３のしきい値が図２に示すよう
に、ＶAHとＶALの間に設定されていれば、信号端子Ａの
Ｈ，Ｌを判定して内部回路１に伝えることができる。
【００１３】電源電圧を、ＶDD＝３Ｖに変えると、定電
流負荷曲線が図２に破線で示すように変化する。これに
伴って、出力されるＨレベル電圧はＶAH′となるが、図
から明らかなように第２のＮＭＯＳトランジスタＱN2は
ほぼしきい値電圧で決まる定電圧特性を利用しているか
ら、ＶAH′とＶAHとの差は小さい。従って、電源電圧を
変えても、信号端子ＡのＨレベル電圧はほぼ一定に保た
れる。
流負荷曲線が図２に破線で示すように変化する。これに
伴って、出力されるＨレベル電圧はＶAH′となるが、図
から明らかなように第２のＮＭＯＳトランジスタＱN2は
ほぼしきい値電圧で決まる定電圧特性を利用しているか
ら、ＶAH′とＶAHとの差は小さい。従って、電源電圧を
変えても、信号端子ＡのＨレベル電圧はほぼ一定に保た
れる。
【００１４】図３は、第１のＮＭＯＳトランジスタＱN1
のしきい値電圧をＶth＝１．５Ｖに設定した場合につい
て、ＣＭＯＳレベル入力が入った場合とＴＴＬレベル入
力が入った場合のレベル関係を示している。５Ｖ電源で
０〜５ＶのＣＭＯＳレベル入力が入った場合も、３Ｖ電
源として０〜３ＶのＣＭＯＳレベル入力が入った場合
も、特に問題なく入力回路のオン，オフができる。ま
た、０．８〜２．２ＶのＴＴＬレベル入力に対しても、
充分なマージンをもって入力回路のオン，オフができ
る。
のしきい値電圧をＶth＝１．５Ｖに設定した場合につい
て、ＣＭＯＳレベル入力が入った場合とＴＴＬレベル入
力が入った場合のレベル関係を示している。５Ｖ電源で
０〜５ＶのＣＭＯＳレベル入力が入った場合も、３Ｖ電
源として０〜３ＶのＣＭＯＳレベル入力が入った場合
も、特に問題なく入力回路のオン，オフができる。ま
た、０．８〜２．２ＶのＴＴＬレベル入力に対しても、
充分なマージンをもって入力回路のオン，オフができ
る。
【００１５】
【発明の効果】以上述べたようにこの発明によれば、Ｎ
ＭＯＳトランジスタのしきい値電圧がそのまま回路しき
い値となり、電源電圧や入力電圧依存性の少ない安定し
た特性が得られる入力回路をもつ半導体集積回路を提供
することができる。
ＭＯＳトランジスタのしきい値電圧がそのまま回路しき
い値となり、電源電圧や入力電圧依存性の少ない安定し
た特性が得られる入力回路をもつ半導体集積回路を提供
することができる。
【図１】 この発明の一実施例による集積回路を示す。
【図２】 同実施例の入力回路特性を示す。
【図３】 同実施例の入力回路特性を示す。
【図４】 従来の集積回路の入力回路例を示す。
１…内部回路、２…入力回路、３…バッファ、Ａ…信号
端子、ＩＮ…外部入力端子、ＱN1…第１のＮＭＯＳトラ
ンジスタ（Ｅタイプ）、ＱN2…第２のＮＭＯＳトランジ
スタ（Ｅタイプ）、ＱN3…第３のＮＭＯＳトランジスタ
（Ｄタイプ）。
端子、ＩＮ…外部入力端子、ＱN1…第１のＮＭＯＳトラ
ンジスタ（Ｅタイプ）、ＱN2…第２のＮＭＯＳトランジ
スタ（Ｅタイプ）、ＱN3…第３のＮＭＯＳトランジスタ
（Ｄタイプ）。
Claims (1)
- 【請求項１】 ドレインが内部回路につながる信号端子
に、ソースが低レベル側電源端子に、ゲートが外部入力
端子に夫々接続されたエンハンスメント・タイプの第１
のＮＭＯＳトランジスタと、ドレインとゲートが共通に
前記信号端子に接続され、ソースが低レベル側電源端子
に接続されたエンハンスメント・タイプの第２のＮＭＯ
Ｓトランジスタと、前記信号端子と高レベル側電源端子
との間に設けられた定電流負荷ＭＯＳトランジスタとを
備えた入力回路を有することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6193609A JP2803570B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6193609A JP2803570B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846507A JPH0846507A (ja) | 1996-02-16 |
| JP2803570B2 true JP2803570B2 (ja) | 1998-09-24 |
Family
ID=16310798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6193609A Expired - Fee Related JP2803570B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803570B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019811A (ja) * | 2005-07-07 | 2007-01-25 | Oki Electric Ind Co Ltd | ドミノｃｍｏｓ論理回路 |
-
1994
- 1994-07-26 JP JP6193609A patent/JP2803570B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0846507A (ja) | 1996-02-16 |
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