JP2017083310A - 半導体装置及び半導体装置の検査方法 - Google Patents
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Abstract
【課題】信頼性が高く、製造コストが小さく、潜在的不良の検出が容易なMOSアナログ回路を備えた半導体装置を提供する。
【解決手段】MOSアナログ回路は、外部から供給される制御信号に基づいて、テスト状態又は動作状態に切り替わり、テスト状態では、MOSアナログ回路に含まれるMOSトランジスタのゲート酸化膜に電源端子・基準端子間の電圧が印加される。
【選択図】図2
【解決手段】MOSアナログ回路は、外部から供給される制御信号に基づいて、テスト状態又は動作状態に切り替わり、テスト状態では、MOSアナログ回路に含まれるMOSトランジスタのゲート酸化膜に電源端子・基準端子間の電圧が印加される。
【選択図】図2
Description
本発明は、MOSトランジスタを含んで構成されたアナログ回路を備えた半導体装置に関する。
従来のMOSトランジスタによって構成されたアナログ回路(以下、「MOSアナログ回路」と呼ぶ)を備えた半導体装置について説明する。
従来のMOSアナログ回路の例として、ディジタル・アナログ変換器に用いられる電流源回路を図5に示す。
従来のMOSアナログ回路の例として、ディジタル・アナログ変換器に用いられる電流源回路を図5に示す。
図5の電流源回路は、電流源501と、カレントミラー回路502及び503と、負荷抵抗504と、スイッチング回路505と、端子506と、電源端子507と、接地端子508と、で構成されている。
カレントミラー回路502は、nMOSトランジスタ511及び512で、カレントミラー回路503は、pMOSトランジスタ513及び514でそれぞれ構成されている。スイッチング回路505はpMOSトランジスタからなり、端子506から供給されるディジタル信号によって、スイッチング回路505の開放・短絡が制御される。
電流源回路501が出力する電流は、カレントミラー回路502の入力端子515に入力され、出力端子516から出力される。
電流源回路501が出力する電流は、カレントミラー回路502の入力端子515に入力され、出力端子516から出力される。
スイッチング回路505がオフ状態の場合、カレントミラー回路503が動作する。したがって、カレントミラー回路502の出力端子516から出力される電流は、カレントミラー回路503の入力端子517に入力され、ミラーされた電流が出力端子518から出力される。カレントミラー回路の出力端子518から出力された電流は、負荷抵抗504に流れ、抵抗504の両端にアナログ信号電圧を発生させる。
また、スイッチング回路505がオン状態の場合、カレントミラー回路503が停止する。すなわち、pMOSトランジスタ513及び514は、ゲート・ソース間電圧Vgsが0Vとなるためオフ状態になり、カレントミラー回路503の出力端子518から出力される電流はゼロになる。したがって、負荷抵抗504の両端に発生する電圧はゼロになる。
このようにして、図5の電流源回路は、端子506から供給されるディジタル信号に応じたアナログ電圧を負荷抵抗504の両端に発生させる(例えば、特許文献1参照)。
このようにして、図5の電流源回路は、端子506から供給されるディジタル信号に応じたアナログ電圧を負荷抵抗504の両端に発生させる(例えば、特許文献1参照)。
ところで、近年は産業機器や車載機器の電子化が進み、様々な電子機器に半導体部品が搭載されている。例えば、自動車内の厳しい動作条件において高い信頼性が求められる用途においても、MOSトランジスタを用いた半導体装置の使用が広がっている傾向にある。
一般に半導体装置において、高い信頼性を実現する手段としては、出荷前のバーンイン工程による潜在不良品の除去が挙げられる。バーンインでは製品を高温・高電圧条件下で長時間稼動させることで不良の顕在化を加速させているが、実際にバーンイン試験を実施する上では高温・高電圧を製品に印加可能なテスト環境を用意しなければならないことにより、製造コストの増加や精度が低くなってしまう等の問題がある。
すなわち、従来のMOSアナログ回路では、回路中の各MOSトランジスタは、動作状態においては定電流によってバイアスされているため、ゲート・ソース間電圧VgsはVth付近と低い。このため、ゲート酸化膜に高電界を印加することが出来ない。したがって、MOSトランジスタの信頼性に重要な影響を及ぼすゲート酸化膜に潜在的な欠陥が含まれている場合、バーンイン工程において、電界による不良の顕在化の加速ができないため、長時間高温環境に置くといった手段が必要となる。よって、そのための試験設備が必要になることから、高い信頼性を求められる電子機器に搭載するMOSアナログ回路におけるバーンイン試験のコストが高くなってしまう、という課題があった。
また、MOSアナログ回路では、動作している回路の電流は定電流源の電流値に基づいて流れているため、MOSアナログ回路のMOSトランジスタのゲートに欠陥が含まれていることでリーク電流が発生していたとしても、電源端子・接地端子間の電流を測定することではリーク電流を検出できる確率が低い、という課題があった。
本発明は、上記課題に鑑みてなされ、信頼性が高く、製造コストが小さく、潜在的不良の検出が容易なMOSアナログ回路を備えた半導体装置を提供する。
従来の課題を解決するため、本発明の半導体装置は、MOSトランジスタを含んで構成されたMOSアナログ回路と、前記MOSアナログ回路に電圧を供給する電源端子及び基準端子とを備えた半導体装置であって、前記MOSアナログ回路は、外部から供給される制御信号に基づいて、テスト状態又は動作状態に切り替わり、前記テスト状態においては、前記MOSトランジスタがONしたときに形成される前記電源端子・前記基準端子間の電流経路が遮断され、前記MOSトランジスタのゲート酸化膜に前記電源端子・前記基準端子間電圧が印加されることを特徴とする。
また、本発明の半導体装置の検査方法は、MOSトランジスタを含んで構成されたMOSアナログ回路と、前記MOSアナログ回路に電圧を供給する電源端子及び基準端子とを備えた半導体装置の検査方法であって、前記MOSアナログ回路を外部から供給される制御信号に基づいて、前記MOSトランジスタがONしたときに形成される前記電源端子・前記基準端子間の電流経路が遮断され、前記MOSトランジスタのゲート酸化膜に前記電源端子・前記基準端子間電圧印加されるテスト状態に切り替え、前記電源端子・前記基準端子間に流れる電流を測定し、前記半導体装置の不良を検出することを特徴とする。
本発明によれば、MOSアナログ回路内のMOSトランジスタのゲート酸化膜に高電界を印加することが可能になり、バーンイン試験において長時間高温環境におくこと無く、高電界によりゲート酸化膜の欠陥を短時間で容易に顕在化させられるため、小さな製造コストで高い信頼性を実現することが可能となる。また、MOSアナログ回路のMOSトランジスタのゲートにリーク電流が発生していた場合、電源端子・基準端子間の電流を測定することでリーク電流の検出が可能となり、潜在的不良の検出が容易となる、といった効果がある。
以下、本発明の実施形態について図面を参照して説明する。
図1は、本発明の実施形態の半導体装置を示すブロック図である。
図1の半導体装置は、基準電圧が供給される基準端子1と、電源電圧が供給される電源端子2と、制御端子3と、OFF制御回路4と、複数のMOSトランジスタを含むMOSアナログ回路5と、を備えている。
図1は、本発明の実施形態の半導体装置を示すブロック図である。
図1の半導体装置は、基準電圧が供給される基準端子1と、電源電圧が供給される電源端子2と、制御端子3と、OFF制御回路4と、複数のMOSトランジスタを含むMOSアナログ回路5と、を備えている。
制御端子3は、OFF制御回路4に接続されている。OFF制御回路4は、MOSアナログ回路5に対して制御信号CONTを出力する。MOSアナログ回路5は、基準端子1と電源端子2とに接続されている。
図1の半導体装置の動作について説明する。
制御端子3に第一の信号が入力されると、OFF制御回路4は、MOSアナログ回路5に制御信号CONTとしてON信号を出力する。MOSアナログ回路5にON信号が入力されている時、MOSアナログ回路5は動作状態となる。
制御端子3に第一の信号が入力されると、OFF制御回路4は、MOSアナログ回路5に制御信号CONTとしてON信号を出力する。MOSアナログ回路5にON信号が入力されている時、MOSアナログ回路5は動作状態となる。
MOSアナログ回路5が動作状態である時、MOSアナログ回路5の内部の各MOSトランジスタは定電流によってバイアスされているため、ゲート・ソース間電圧VgsはVth付近と低い。例えば、強反転、飽和状態にバイアスされているnMOSトランジスタのVgsはバイアス電流Id,biasを用いて下式(1)によって決まる。
Id,bias=K×(Vgs−Vth)2 ・・・ (1)
ここで、VthはトランジスタのONしきい値、KはトランジスタのW、Lサイズやプロセスによって決まる定数である。また、一般的に定電流は電源電圧の依存性が小さいことから、電源電圧を変化させても、Vgsを任意に高くすることは出来ない。
ここで、VthはトランジスタのONしきい値、KはトランジスタのW、Lサイズやプロセスによって決まる定数である。また、一般的に定電流は電源電圧の依存性が小さいことから、電源電圧を変化させても、Vgsを任意に高くすることは出来ない。
次に、制御端子3に第二の信号が入力されると、OFF制御回路4は、制御信号CONTとしてOFF信号をMOSアナログ回路5に出力する。MOSアナログ回路5にOFF信号が入力されている時、MOSアナログ回路5はテスト状態となる。
MOSアナログ回路5がテスト状態である時、MOSアナログ回路5の各MOSトランジスタのゲート酸化膜に電源端子2・基準端子1間の電圧が印加される。出荷前のバーンイン試験において、テスト状態を用いることで、各ゲート酸化膜に同時に高電界を印加することが可能になり、欠陥を短時間で容易に顕在化させることができる。また、ゲート酸化膜のリーク電流を電源端子2(基準端子1)に流れる電流として測定することが出来るので、感度良く不良を検出することが可能となる。
次に、図1の半導体装置におけるMOSアナログ回路5の具体的な回路構成例につき、図2〜4を参照して説明する。なお、図1と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
図2は、図1の半導体装置におけるMOSアナログ回路5の一例であるMOSアナログ回路5aを示す回路図である。
図2は、図1の半導体装置におけるMOSアナログ回路5の一例であるMOSアナログ回路5aを示す回路図である。
図2のMOSアナログ回路5aは、制御入力端子201及び202と、定電流源211と、nMOSトランジスタ221及び222と、pMOSトランジスタ223及び224と、スイッチング回路231及び232と、出力端子241と、を備えている。
定電流源211、スイッチング回路231、及びnMOSトランジスタ221は、電源端子2と基準端子1との間に直列に接続されている。pMOSトランジスタ223、スイッチング回路232、及びnMOSトランジスタ222は、電源端子2と基準端子1との間に直列に接続されている。pMOSトランジスタ224は、ソースが電源端子2に、ドレインが出力端子241に、ゲートがpMOSトランジスタ223のゲートに接続されている。
また、nMOSトランジスタ221のゲートとnMOSトランジスタ222のゲートは、定電流源211とスイッチング回路231の接続点に接続されている。pMOSトランジスタ223のゲートは、スイッチング回路232とnMOSトランジスタ222の接続点に接続されている。
制御入力端子201及び202には、図1に示すOFF制御回路4から制御信号CONT1が入力され、制御信号CONT1により、スイッチング回路231及び232のON/OFFが制御される。ここで、各スイッチング回路は、ONである時は両端が短絡、OFFである時は両端が開放状態にあるものとする。
MOSアナログ回路5aは、制御信号CONT1がON信号である時、スイッチング回路231と232が共にONとなり、動作状態となる。
動作状態においては、定電流源211の電流はnMOSトランジスタ221及び222によって構成されたカレントミラーによって、pMOSトランジスタ223に所定のカレントミラー比で出力される。pMOSトランジスタ223及び224はカレントミラーを構成しており、出力端子241に所定のカレントミラー比で電流を出力する。
動作状態においては、定電流源211の電流はnMOSトランジスタ221及び222によって構成されたカレントミラーによって、pMOSトランジスタ223に所定のカレントミラー比で出力される。pMOSトランジスタ223及び224はカレントミラーを構成しており、出力端子241に所定のカレントミラー比で電流を出力する。
このように、MOSアナログ回路5aは、動作状態では、定電流源211の電流値に基づいた電流を出力端子241に出力する定電流回路として機能する。
ここで、動作状態である時、各MOSトランジスタ221、222、223、及び224のゲート・ソース間電圧Vgsは、定電流源211の電流値と上記式(1)によって決まるVth付近の電圧となる。したがって、この状態では、従来技術と同様、電源電圧を変化させてもVgsを任意に高くすることは出来ない。
ここで、動作状態である時、各MOSトランジスタ221、222、223、及び224のゲート・ソース間電圧Vgsは、定電流源211の電流値と上記式(1)によって決まるVth付近の電圧となる。したがって、この状態では、従来技術と同様、電源電圧を変化させてもVgsを任意に高くすることは出来ない。
一方、制御信号CONT1がOFF信号である時、スイッチング回路231と232が共にOFFとなり、MOSアナログ回路5aはテスト状態となる。
テスト状態においては、スイッチング回路231と232がOFFであるため、nMOSトランジスタ221及び222も、pMOSトランジスタ223及び224もカレントミラーとして動作しない。
テスト状態においては、スイッチング回路231と232がOFFであるため、nMOSトランジスタ221及び222も、pMOSトランジスタ223及び224もカレントミラーとして動作しない。
テスト状態では、nMOSトランジスタ221及び222のゲート電位は電源端子2の電位まで上がるため、ゲート・ソース間には電源端子2・基準端子1間電圧が印加されて、nMOSトランジスタ221及び222はONとなる。また、pMOSトランジスタ223及び224のゲート電位は、nMOSトランジスタ222がONしていることから基準端子1の電位まで下がるため、ゲート・ソース間には電源端子2・基準端子1間電圧が印加されて、pMOSトランジスタ223及び224もONとなる。
このとき、電源端子2と基準端子1との間の電流経路は遮断されているため、正常な回路であれば、電源端子2・基準端子1間電流はほぼゼロである。
このとき、電源端子2と基準端子1との間の電流経路は遮断されているため、正常な回路であれば、電源端子2・基準端子1間電流はほぼゼロである。
このように、テスト状態では、Vth付近の電圧ではなく、電源端子2・基準端子1間電圧である高電圧を各MOSトランジスタのゲート・ソース間に印加することができる。したがって、バーンイン工程において、各ゲート酸化膜に同時に高電界を印加することが可能になり、欠陥を短時間で容易に顕在化させることができる。また、ゲート酸化膜のリーク電流を電源端子2・基準端子1間に流れる電流を測定することにより検出できるため、高感度な不良検出が可能となる。
図3は、図1の半導体装置におけるMOSアナログ回路5の別の例であるMOSアナログ回路5bを示す回路図である。
図3のMOSアナログ回路5bは、制御入力端子301及び302と、定電流源311と、nMOSトランジスタ321、322、323、及び324と、スイッチング回路331及び332と、出力端子341と、を備えている。
図3のMOSアナログ回路5bは、制御入力端子301及び302と、定電流源311と、nMOSトランジスタ321、322、323、及び324と、スイッチング回路331及び332と、出力端子341と、を備えている。
定電流源311、nMOSトランジスタ323、スイッチング回路331、及びnMOSトランジスタ321は、電源端子2と基準端子1との間に直列に接続されている。nMOSトランジスタ324及びnMOSトランジスタ322は、出力端子341と基準端子1との間に直列に接続されている。
また、nMOSトランジスタ321のゲートとnMOSトランジスタ322のゲートは、nMOSトランジスタ323とスイッチング回路331の接続点に接続されている。nMOSトランジスタ323のゲートとnMOSトランジスタ324のゲートは、定電流源311とnMOSトランジスタ323の接続点に接続されている。スイッチング回路332は、一端がnMOSトランジスタ323及び324のゲートに、他端がnMOSトランジスタ321及び322のゲートに接続されている。
制御入力端子301及び302には、図1に示すOFF制御回路4から制御信号CONT2が入力され、制御信号CONT2により、スイッチング回路331及び332のON/OFFが制御される。
MOSアナログ回路5bは、制御信号CONT2がON信号である時、スイッチング回路331がON、スイッチング回路332がOFFとなり、動作状態となる。
動作状態においては、定電流源311の電流はnMOSトランジスタ321及び322によって構成されたカレントミラーによって、出力端子341に所定のカレントミラー比で出力される。また、nMOSトランジスタ323及び324はカスコード回路として動作し、nMOSトランジスタ321及び322のVdsの変化を抑えることでカレントミラーの電流比精度を向上させる。
動作状態においては、定電流源311の電流はnMOSトランジスタ321及び322によって構成されたカレントミラーによって、出力端子341に所定のカレントミラー比で出力される。また、nMOSトランジスタ323及び324はカスコード回路として動作し、nMOSトランジスタ321及び322のVdsの変化を抑えることでカレントミラーの電流比精度を向上させる。
このように、MOSアナログ回路5bは、動作状態では、定電流源311の電流値に基づいた電流を精度良く出力端子341に出力する定電流回路として機能する。
ここで、動作状態である時、各MOSトランジスタ321、322、323、及び324のゲート・ソース間電圧Vgsは、定電流源311の電流値と上記式(1)によって決まるVth付近の電圧となる。したがって、この状態では、電源電圧を変化させてもVgsを任意に高くすることは出来ない。
ここで、動作状態である時、各MOSトランジスタ321、322、323、及び324のゲート・ソース間電圧Vgsは、定電流源311の電流値と上記式(1)によって決まるVth付近の電圧となる。したがって、この状態では、電源電圧を変化させてもVgsを任意に高くすることは出来ない。
一方、制御信号CONT2がOFF信号である時、スイッチング回路331がOFF、スイッチング回路332がONとなり、MOSアナログ回路5bはテスト状態となる。
テスト状態においては、スイッチング回路331がOFFであるため、nMOSトランジスタ321及び322はカレントミラーとして動作しない。
テスト状態においては、スイッチング回路331がOFFであるため、nMOSトランジスタ321及び322はカレントミラーとして動作しない。
テスト状態では、nMOSトランジスタ321、322、323、及び324のゲート電位は電源端子2の電位まで上がる。これにより、nMOSトランジスタ321及び322のゲート・ソース間には電源端子2・基準端子1間電圧が印加され、nMOSトランジスタ321及び322はONとなる。
このとき、電源端子2と基準端子1との間の電流経路は遮断されているため、正常な回路ではあれば、電源端子2・基準端子1間電流はほぼゼロである。
このとき、電源端子2と基準端子1との間の電流経路は遮断されているため、正常な回路ではあれば、電源端子2・基準端子1間電流はほぼゼロである。
このように、テスト状態では、Vth付近の電圧ではなく、電源端子2・基準端子1間の高電圧をMOSトランジスタ321及び322のゲート・ソース間に印加することができる。また、MOSトランジスタ323及び324については、ゲート及びソースのいずれにも電源端子2の電圧が印加されるためONにはならないが、バルクが基準端子1の電位となっていることから、ゲート・バルク間に電源端子2・基準端子1間の高電圧が印加されることとなる。したがって、nMOSトランジスタ321、322、323、及び324の各ゲート酸化膜に同時に高電界を印加することが可能になり、図2に示す例と同様の効果が得られる。
図2及び図3を用いて説明したように、カレントミラーの構成を変更した場合でも、本発明を適用可能であり、同様の効果を得ることが可能である。
図4は、図1の半導体装置におけるMOSアナログ回路のさらに別の例であるMOSアナログ回路5cを示す回路図である。
図4は、図1の半導体装置におけるMOSアナログ回路のさらに別の例であるMOSアナログ回路5cを示す回路図である。
図4のMOSアナログ回路5cは、制御入力端子401、402、及び403と、定電流源411及び412と、nMOSトランジスタ421、422、及び423と、pMOSトランジスタ424、425、及び426と、スイッチング回路431、432、及び433と、入力端子441と、出力端子442と、を備えている。
定電流源411、スイッチング回路431、及びnMOSトランジスタ421は、電源端子2と基準端子1との間に直列に接続されている。pMOSトランジスタ424、スイッチング回路432、及びnMOSトランジスタ422は、電源端子2と定電流源412の一端との間に直列に接続されている。pMOSトランジスタ425、スイッチング回路433、及びnMOSトランジスタ423は、電源端子2と定電流源412の一端との間に直列に接続されている。定電流源412の他端は、基準端子1に接続されている。pMOSトランジスタ426は、ソースが電源端子2に、ドレインが出力端子442に、ゲートがスイッチング回路433とnMOSトランジスタ423の接続点に接続されている。
また、nMOSトランジスタ421のゲートとnMOSトランジスタ422のゲートは、定電流源411とスイッチング回路431の接続点に接続されている。pMOSトランジスタ424のゲートとpMOSトランジスタ425のゲートは、スイッチング回路432とnMOSトランジスタ422の接続点に接続されている。nMOSトランジスタ423のゲートは入力端子441に接続されている。
制御入力端子401、402、及び403には、図1に示すOFF制御回路4から制御信号CONT3が入力され、制御信号CONT3により、スイッチング回路431、432、及び433のON/OFFが制御される。
MOSアナログ回路5cは、制御信号CONT3がON信号である時、スイッチング回路431、432、及び433が全てONとなり、動作状態となる。
動作状態においては、定電流源411の電流はnMOSトランジスタ421に流れ、nMOSトランジスタ422のゲートに基準端子1を基準とした一定電圧、すなわち、基準電圧が生成される。nMOSトランジスタ422及び423はアンプの差動対を構成しており、定電流源412の電流によってバイアスされ、pMOSトランジスタ424及び425をアンプの負荷とすることで、pMOSトランジスタ426のゲートに入力端子441の電圧と基準電圧との差分を増幅した信号を出力する。pMOSトランジスタ426はアンプの出力電圧を電流に変換して出力端子442に出力する。
動作状態においては、定電流源411の電流はnMOSトランジスタ421に流れ、nMOSトランジスタ422のゲートに基準端子1を基準とした一定電圧、すなわち、基準電圧が生成される。nMOSトランジスタ422及び423はアンプの差動対を構成しており、定電流源412の電流によってバイアスされ、pMOSトランジスタ424及び425をアンプの負荷とすることで、pMOSトランジスタ426のゲートに入力端子441の電圧と基準電圧との差分を増幅した信号を出力する。pMOSトランジスタ426はアンプの出力電圧を電流に変換して出力端子442に出力する。
このように、MOSアナログ回路5aは、動作状態では、定電流源411とnMOSトランジスタ431により一定電圧を発生させる基準電圧回路と、基準電圧と入力端子441の電圧の差分を増幅して出力端子442に出力するアンプとして機能する。
ここで、動作状態である時、基準電圧回路のnMOSトランジスタ421のゲート・ソース間電圧Vgsは、定電流源411の電流値と上記式(1)によって決まるVth付近の電圧となる。同様に、アンプの各MOSトランジスタ422、423、424、及び425は、定電流源412の電流値と式(1)によって決まるVth付近の電圧となる。したがって、この状態では、電源電圧を変化させてもVgsを任意に高くすることは出来ない。
一方、制御信号CONT3がOFF信号である時、スイッチング回路431、432、
及び433が全てOFFとなり、MOSアナログ回路5cはテスト状態となる。
テスト状態においては、定電流源411とnMOSトランジスタ421は基準電圧回路として動作せず、nMOSトランジスタ422及び423とpMOSトランジスタ424及び425もアンプとして動作しない。
及び433が全てOFFとなり、MOSアナログ回路5cはテスト状態となる。
テスト状態においては、定電流源411とnMOSトランジスタ421は基準電圧回路として動作せず、nMOSトランジスタ422及び423とpMOSトランジスタ424及び425もアンプとして動作しない。
テスト状態では、nMOSトランジスタ421及び422のゲート電位は電源端子2の電位まで上がるため、ゲート・ソース間には電源端子2・基準端子1間電圧が印加される。ここで、入力端子441には電源端子2の電源電圧と同等の電圧を入力しておくことで、nMOSトランジスタ423のゲート・ソース間にも電源端子2・基準端子1間電圧が印加される。したがって、nMOSトランジスタ421、422、及び423はONとなる。また、pMOSトランジスタ424、425、及び426のゲート電位は、定電流源412によって基準端子1の電位まで下がるため、ゲート・ソース間には電源端子2・基準端子1間電圧が印加されて、pMOSトランジスタ424、425、及び426もONとなる。
このとき、電源端子2と基準端子1との間の電流経路は遮断されているため、正常な回路であれば、電源端子2・基準端子1間電流はほぼゼロである。
このように、テスト状態では、Vth付近の電圧ではなく、電源端子2・基準端子1間の高電圧を各MOSトランジスタのゲート・ソース間に印加することができる。したがって、図2及び図3に示す例と同様の効果が得られる。
このように、テスト状態では、Vth付近の電圧ではなく、電源端子2・基準端子1間の高電圧を各MOSトランジスタのゲート・ソース間に印加することができる。したがって、図2及び図3に示す例と同様の効果が得られる。
図2及び図3のカレントミラー回路、並びに図4に含まれる基準電圧回路とアンプは一般的な構成であり、したがって、当業者が容易に想定可能な他のMOSアナログ回路に対しても本発明は適用可能であり、同様の効果を得ることが可能である。また、図2、図3、及び図4の例では各回路構成に応じて制御入力端子とスイッチング回路の数を定めたが、適用する回路構成に応じて制御入力端子の数やスイッチング回路の数は変更して構わない。
また、種類の異なる複数の回路を用いた大規模な回路においても、本発明によれば、同時に全てのMOSトランジスタを制御することが可能であるため、テスト時間を長くすることなく、小さな製造コストで欠陥の顕在化と不良の検出が可能である。
以上説明したように、本発明のMOSトランジスタによって構成されたアナログ回路を備えた半導体装置によれば、高電界によりゲート酸化膜の欠陥を容易に顕在化させられるため、小さな製造コストで高い信頼性を実現することが可能となる。
1 基準端子
2 電源端子
3 制御端子
4 OFF制御回路
5、5a、5b、5c MOSアナログ回路
CONT、CONT1、CONT2、CONT3 制御信号
2 電源端子
3 制御端子
4 OFF制御回路
5、5a、5b、5c MOSアナログ回路
CONT、CONT1、CONT2、CONT3 制御信号
Claims (3)
- MOSトランジスタを含んで構成されたMOSアナログ回路と、前記MOSアナログ回路に電圧を供給する電源端子及び基準端子とを備えた半導体装置であって、
前記MOSアナログ回路は、外部から供給される制御信号に基づいて、テスト状態又は動作状態に切り替わり、
前記テスト状態においては、前記MOSトランジスタがONしたときに形成される前記電源端子・前記基準端子間の電流経路が遮断され、前記MOSトランジスタのゲート酸化膜に前記電源端子・前記基準端子間電圧が印加されることを特徴とする半導体装置。 - 前記MOSアナログ回路は、スイッチング回路と、定電流源とをさらに含み、
前記テスト状態では、前記スイッチング回路がOFFとなることにより前記MOSトランジスタのドレイン端子が開放状態とされ、
前記動作状態では、前記スイッチング回路がONとなることにより前記MOSトランジスタのドレイン端子に前記定電流源の出力電流に基づいた電流が供給されることを特徴とする請求項1に記載の半導体装置。 - MOSトランジスタを含んで構成されたMOSアナログ回路と、前記MOSアナログ回路に電圧を供給する電源端子及び基準端子とを備えた半導体装置の検査方法であって、
前記MOSアナログ回路を外部から供給される制御信号に基づいて、前記MOSトランジスタがONしたときに形成される前記電源端子・前記基準端子間の電流経路が遮断され、前記MOSトランジスタのゲート酸化膜に前記電源端子・前記基準端子間電圧印加されるテスト状態に切り替え、
前記電源端子・前記基準端子間に流れる電流を測定し、
前記半導体装置の不良を検出することを特徴とする半導体装置の検査方法。
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