TWI706404B - 閘極驅動電路 - Google Patents

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TWI706404B
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李玫憶
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Abstract

一種閘極驅動電路，包含用以根據當級操作節點輸出當級輸出電壓的移位暫存電路。移位暫存電路包含穩壓電路和控制電路。穩壓電路根據當級穩壓節點提供參考電壓至當級操作節點。控制電路包含五個電晶體。第一電晶體的第二端、第四電晶體的第一端和第五電晶體的第一端耦接當級穩壓節點。第二電晶體和第三電晶體耦接第一電晶體的第一端和控制端。第二電晶體控制端和第三電晶體的控制端分別接收第一和第二時脈訊號。第四電晶體的控制端和第五電晶體的控制端分別耦接續傳級和當級操作節點。第四電晶體的第二端和第五電晶體的第二端耦接參考電壓。

Description

閘極驅動電路
本揭示內容是關於一種閘極驅動電路，且特別是一種減少佈局面積的閘極驅動電路。
隨著科技發展，顯示裝置的需求越來越廣泛。在許多應用上，窄邊框是顯示面板的基本設計要素。尤其在拼接螢幕的應用上，減少邊框寬度可增加美觀性。
因此，如何縮減顯示裝置的邊框寬度，是目前設計的考量和挑戰。
本揭示內容的一種實施態樣係關於一種閘極驅動電路。閘極驅動電路包含第n級移位暫存電路。第n級移位暫存電路，用以根據第n級操作節點輸出第n級輸出電壓。第n級移位暫存電路包含第n級穩壓電路和第n級控制電路。第n級穩壓電路用以根據第n級穩壓節點提供第一參考電壓至第n級操作節點。第n級控制電路包含第一電晶體、第二電晶體、第三電晶體、第四電晶體和一第五電晶體。第一電晶體包含第一端、第二端和控制端。第一電晶體的第二端耦接第n級穩壓節點。 第二電晶體和第三電晶體分別包含第一端、第二端和控制端。第二電晶體和第三電晶體耦接第一電晶體的第一端和控制端。第二電晶體的控制端和第三電晶體的控制端用以分別接收第一時脈訊號和第二時脈訊號。第四電晶體和第五電晶體分別包含第一端、第二端和控制端。第四電晶體的第一端和第五電晶體的第一端耦接第n級穩壓節點。第四電晶體的控制端和第五電晶體的控制端分別耦接第n-k級操作節點和第n級操作節點，第四電晶體的第二端和第五電晶體的第二端耦接第一參考電壓。
100‧‧‧閘極驅動電路
SR[1]、SR[2]、SR[3]、SR[4]、SR[5]、SR[6]…SR[k]、SR[n]、SR[n]a、SR[n]b‧‧‧移位暫存電路
HC(1)、HC(2)、HC(3)、HC(4)、HC(n)、HC(n+2)‧‧‧時脈訊號
Q(1)、Q(2)、Q(3)、Q(4)、Q(6)、Q(n-2)、Q(n)‧‧‧操作節點
G(1)、G(2)、G(3)、G(4)、G(5)、G(6)、G(n-2)、G(n)、G(n+2)‧‧‧輸出電壓
STV1、STV2‧‧‧起始訊號
END‧‧‧結束訊號
110‧‧‧上拉電路
120‧‧‧輸出電路
140‧‧‧下拉電路
160‧‧‧穩壓電路
180‧‧‧控制電路
T11、T12、T21、T31、T32、T41、T42、T51、T52、T53、T54、T55、T56、T57‧‧‧電晶體
P(n)、P(3)‧‧‧穩壓節點
VSSG、VSSQ‧‧‧參考電壓
VDD‧‧‧系統高電壓
P1、P2、P3、P4‧‧‧期間
第1圖係根據本揭示內容之部分實施例繪示一種閘極驅動電路的示意圖。
第2圖係根據本揭示內容之部分實施例繪示一種移位暫存電路的示意圖。
第3圖係根據本揭示內容之部分實施例繪示一種閘極驅動電路的訊號時序圖。
第4圖係根據本揭示內容之部分實施例繪示第3級移位暫存電路的示意圖。
第5A圖係根據本揭示內容之部分實施例繪示另一種移位暫存電路的示意圖。
第5B圖係根據本揭示內容之部分實施例繪示另一種移位暫存電路的示意圖。
下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅用以解釋本案，並不用來限定本案，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示內容所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為了便於理解，下述說明中相同元件或相似元件將以相同的符號標示。
在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭示之內容中與特殊內容中的平常意義。
關於本文中所使用之「第一」、「第二」、「第三」...等，並非特別指稱次序或順位的意思，亦非用以限定本揭示，其僅僅是為了區別以相同技術用語描述的元件或操作而已。
另外，關於本文中所使用之「耦接」或「連接」，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
本案說明書和圖式中使用的元件編號和信號編號中的小寫英文索引(如：1~k)，只是為了方便指稱個別的元件和信號，並非有意將前述元件和信號的數量侷限在特定數目。在本案說明書和圖式中，若使用某一元件編號或信號編號時以n作為該元件編號或信號編號的索引，則指稱所屬元件群 組或信號群組中不特定的任一元件或信號。例如，元件編號SR[1]指稱的對象是移位暫存電路SR[1]，而元件編號SR[n]指稱的對象則是移位暫存電路SR[1]~SR[k]中不特定的任意移位暫存電路。
請參考第1圖。第1圖係根據本揭示內容之部分實施例繪示一種閘極驅動電路100的示意圖。如第1圖所示，閘極驅動電路100包含複數個(k個)移位暫存電路SR[1]~SR[k]，其中k為正整數。在部分實施例中，第1級移位暫存電路SR[1]用以接收時脈訊號HC(1)、HC(3)和起始訊號STV1，並依據第1級操作節點Q(1)的電壓準位輸出第1級輸出電壓G(1)。此外，移位暫存電路SR[1]將第1級操作節點Q(1)的電壓準位輸出至第3級移位暫存電路SR[3]作為移位暫存電路SR[3]的起始訊號，並根據移位暫存電路SR[3]的輸出電壓G(3)進行重置。
相似地，第2級移位暫存電路SR[2]用以接收時脈訊號HC(2)、HC(4)和起始訊號STV2，並依據第2級操作節點Q(2)的電壓準位輸出第2級輸出電壓G(2)。此外，移位暫存電路SR[2]將第2級操作節點Q(2)的電壓準位輸出至第4級移位暫存電路SR[4]作為移位暫存電路SR[4]的起始訊號，並根據移位暫存電路SR[4]的輸出電壓G(4)進行重置。
依此類推，第k級移位暫存電路SR[k]用以接收相應的兩個時脈訊號和自第k-2級移位暫存電路所輸出的起始訊號，並依據第k級操作節點的電壓準位輸出第k級輸出電壓G(k)。此外，移位暫存電路SR[k]根據結束訊號END進行重 置。其他級移位暫存電路的操作相似於上述內容，於此不再贅述。
值得注意的是，為了方便說明起見，在本案實施例中，移位暫存電路SR[1]~SR[k]係以一傳三及三拉一的態樣為例子進行說明，但本揭示內容不以此為限，本領域具通常知識者可依據實際需求進行調整設計。例如，在其他部分實施例中，移位暫存電路SR[1]可接收第5級移位暫存電路SR[5]所輸出的輸出電壓G(5)進行重置。此外，在部分實施例中，起始訊號STV1的波形可相同於起始訊號STV2的波形。在其他部分實施例中，起始訊號STV1的波形可與起始訊號STV2的波形相異。舉例來說，起始訊號STV1和起始訊號STV2可同時轉為邏輯高準位(logic high level)，或者起始訊號STV2可在起始訊號STV1之後依序轉為邏輯高準位。
請參考第2圖。第2圖係根據本揭示內容之部分實施例繪示一種移位暫存電路SR[n]的示意圖。在部分實施例中，第1圖的閘極驅動電路100內的移位暫存電路SR[1]~SR[k]可由第2圖中的移位暫存電路SR[n]據以實施。換言之，n為小於或等於k的正整數。如第2圖所示，移位暫存電路SR[n]包含操作節點Q(n)、上拉電路110、輸出電路120、下拉電路140、穩壓電路160和控制電路180。在部分實施例中，上拉電路110包含上拉電晶體T11和T12，輸出電路120包含輸出電晶體T21，下拉電路140包含下拉電晶體T31和T41，穩壓電路160包含穩壓電晶體T32和T42，控制電路180包含電晶體T51、T52、T53、T54、T55、T56和T57。
在部分實施例中，上拉電路110用以根據移位暫存電路SR[n-2]的操作節點Q(n-2)的電壓準位和時脈訊號HC(n)，以將移位暫存電路SR[n-2]的輸出電壓G(n-2)輸出至當級移位暫存電路SR[n]的操作節點Q(n)。具體而言，上拉電路110包含上拉電晶體T11和T12。上拉電晶體T12的第一端用以接收時脈訊號HC(n)。上拉電晶體T12的控制端耦接操作節點Q(n-2)。上拉電晶體T12的第二端耦接上拉電晶體T11的控制端。上拉電晶體T11的第一端用以接收輸出電壓G(n-2)。上拉電晶體T11的第二端耦接操作節點Q(n)。
在部分實施例中，輸出電路120耦接當級移位暫存電路SR[n]的操作節點Q(n)、下拉電路140和穩壓電路160，用以根據操作節點Q(n)的電壓準位輸出當級移位暫存電路SR[n]的輸出電壓G(n)。具體而言，輸出電路120包含輸出電晶體T21。輸出電晶體T21的第一端用以接收時脈訊號HC(n+2)。輸出電晶體T21的控制端耦接操作節點Q(n)。輸出電晶體T21的第二端用以輸出當級的輸出電壓G(n)。
在部分實施例中，下拉電路140用以根據移位暫存電路SR[n+2]的輸出電壓G(n+2)以提供參考電壓VSSG至輸出電晶體T21的控制端和第二端。具體而言，下拉電路140包含下拉電晶體T31和T41。下拉電晶體T31的第一端耦接輸出電晶體T21的第二端。下拉電晶體T31的控制端用以接收移位暫存電路SR[n+2]的輸出電壓G(n+2)。下拉電晶體T31的第二端用以接收參考電壓VSSG。下拉電晶體T41的第一端耦接輸出電晶體T21的控制端。下拉電晶體T41的控制端用以接收 移位暫存電路SR[n+2]的輸出電壓G(n+2)。下拉電晶體T41的第二端用以接收參考電壓VSSG。
在部分實施例中，穩壓電路160耦接當級移位暫存電路SR[n]的操作節點Q(n)、輸出電路120和控制電路180，用以根據控制電路180中的穩壓節點P(n)的電壓準位以提供參考電壓VSSG和VSSQ至輸出電路120。具體而言，穩壓電路160包含穩壓電晶體T32和T42。穩壓電晶體T32的第一端耦接輸出電晶體T21的第二端。穩壓電晶體T32的控制端耦接穩壓節點P(n)。穩壓電晶體T32的第二端用以接收參考電壓VSSG。穩壓電晶體T42的第一端透過操作節點Q(n)耦接輸出電晶體T21的控制端。穩壓電晶體T42的控制端耦接穩壓節點P(n)。穩壓電晶體T42的第二端用以接收參考電壓VSSQ。
在部分實施例中，控制電路180用以接收時脈訊號HC(n)、HC(n+2)和操作節點Q(n-2)、Q(n)的電壓準位以控制穩壓節點P(n)的電壓準位。具體而言，控制電路180包含電晶體T51、T52、T53、T54、T55、T56和T57。電晶體T51和電晶體T52耦接於電晶體T53的第一端和控制端。電晶體T51的控制端用以接收時脈訊號HC(n)。電晶體T52的控制端用以接收時脈訊號HC(n+2)。電晶體T53的第二端耦接穩壓節點P(n)。電晶體T54的第一端耦接電晶體T53的控制端。電晶體T54的控制端耦接操作節點Q(n-2)。電晶體T54的第二端用以接收參考電壓VSSQ。電晶體T55的第一端耦接電晶體T53的第二端。電晶體T55的控制端耦接操作節點Q(n-2)。電晶體T55的第二端用以接收參考電壓VSSQ。電晶體T56的第一端 耦接電晶體T53的控制端。電晶體T56的控制端耦接操作節點Q(n)。電晶體T56的第二端用以接收參考電壓VSSQ。電晶體T57的第一端耦接電晶體T53的第二端。電晶體T57的控制端耦接操作節點Q(n)。電晶體T57的第二端用以接收參考電壓VSSQ。
為了便於說明起見，移位暫存電路SR[n]當中各個元件的具體操作將於以下段落中搭配圖式進行說明。請一併參考第3圖和第4圖。第3圖係根據本揭示內容之部分實施例繪示一種閘極驅動電路100的訊號時序圖。第4圖係根據本揭示內容之部分實施例繪示第3級移位暫存電路SR[3]的示意圖。值得注意的是，由於閘極驅動電路100的各級移位暫存電路SR[1]~SR[n]的操作相似，因此，在本實施例中，將以n等於3，即以第3級移位暫存電路SR[3]的元件作動作為例子進行說明。此外，在本實施例中，時脈訊號以四個相位為例子配合進行說明，因此，如第3圖所示，時脈訊號HC(n)為時脈訊號HC(3)的第一個脈衝，而時脈訊號HC(n+2)為時脈訊號HC(1)的第二個脈衝。
如第3圖和第4圖所示，在P1期間和P2期間，第1級移位暫存電路SR[1]的操作節點Q(1)的電壓準位在邏輯高準位，因此第3級移位暫存電路SR[3]的上拉電晶體T12導通，使得時脈訊號HC(3)的電壓準位提供至上拉電晶體T11的控制端。由於在P1期間，時脈訊號HC(3)的電壓準位在邏輯低準位(logic low level)，因此上拉電晶體T11維持關斷。而在P2期間，時脈訊號HC(3)的電壓準位在邏輯高準位，因此上拉電 晶體T11導通，使得位在高準位的第1級移位暫存電路SR[1]的輸出電壓G(1)提供至第3級移位暫存電路SR[3]的操作節點Q(3)進行充電。
而在P3期間，由於操作節點Q(1)的電壓準位轉為邏輯低準位，因此上拉電晶體T12關斷，不再提供電壓至上拉電晶體T11的控制端。且在P3期間，由於輸出電壓G(1)轉為低電壓準位，因此上拉電路110不再提供高電壓至操作節點Q(3)。如此一來，上拉電路110便能在P2期間直到P3期間根據第1級移位暫存電路SR[1]的輸出電壓G(1)對第3級的移位暫存電路SR[3]的操作節點Q(3)進行預先充電。
另外，第3級移位暫存電路SR[3]的控制電路180中的電晶體T52根據時脈訊號HC(1)位在邏輯高準位時導通，而電晶體T51根據時脈訊號HC(3)位在邏輯高準位時導通。由於時脈訊號HC(1)和時脈訊號HC(3)互為反向的訊號，因此電晶體T52和電晶體T51輪流交替導通。換言之，電晶體T53的第一端和控制端會輪流不斷接收到電晶體T52和電晶體T51所提供的高電壓。關於電晶體T52和電晶體T51所提供的高電壓將於後續實施例中進一步說明。
而如第3圖和第4圖所示，在P1期間至P2期間，操作節點Q(1)的電壓準位為邏輯高準位，因此電晶體T54和電晶體T55導通，使得電晶體T53的控制端和第二端(穩壓節點P(3))皆被拉低至參考電壓VSSQ。而在P2期間至P3期間，操作節點Q(3)被充電至邏輯高準位，因此電晶體T56和電晶體T57導通，使得電晶體T53的控制端和第二端(穩壓節點P(3)) 皆被拉低至參考電壓VSSQ。如此一來，在P1期間至P3期間，電晶體T53皆維持關斷，且穩壓節點P(3)被拉低至參考電壓VSSQ，使得穩壓電路160中的穩壓電晶體T42和穩壓電晶體T32維持關斷。
當穩壓電晶體T42和穩壓電晶體T32維持關斷，則輸出電路120的輸出電晶體T21的控制端和第二端的電壓準位便能維持穩壓，而操作節點Q(3)的電壓便能持續充電。換言之，第3級移位暫存電路SR[3]的操作節點Q(3)的電壓準位在P2期間和P3期間便能被提高，而使得輸出電晶體T21導通。如此一來，在P3期間，便能藉由輸出電晶體T21導通以將時脈訊號HC(1)的第二個脈衝作為輸出電壓G(3)進行輸出。
最後，在P4期間，由於操作節點Q(1)和操作節點Q(3)的電壓準位皆為邏輯低準位，因此電晶體T54~T57皆關斷，使得穩壓節點P(3)的電壓準位不會被拉低。當穩壓節點P(3)維持在高電壓準位時，穩壓電晶體T42和穩壓電晶體T32導通，使得操作節點Q(3)的電壓準位被拉低至參考電壓VSSQ，而輸出電壓G(3)的電壓準位則被拉低至參考電壓VSSG。
同時，在P4期間，由於第5級移位暫存電路SR[5]的輸出電壓G(5)為高電壓準位，因此第3級移位暫存電路SR[3]的下拉電路140中的下拉電晶體T41和下拉電晶體T31皆導通，與穩壓電壓160相似，使得第3級移位暫存電路SR[3]的輸出電晶體T21的控制端(即操作節點Q(3))被拉低至參考電壓VSSG，而輸出電晶體T21的第二端的輸出電壓G(3)則被 拉低至參考電壓VSSG。如此一來，便能確保輸出電壓G(3)在P4期間維持在低電壓準位。換言之，經過P4期間，第3級移位暫存電路SR[3]便能被重置。
請參考第5A圖。第5A圖係根據本揭示內容之部分實施例繪示一種移位暫存電路SR[n]a的示意圖。第5A圖所示的移位暫存電路SR[n]a可用以實現第1圖的閘極驅動電路100內的移位暫存電路SR[1]~SR[k]中任一者。於第5A圖所示實施例中，與第2圖的實施例中相似的元件係以相同的元件符號表示，其連接關係及/或操作已於先前段落說明者，於此不再贅述。和第2圖所示實施例相比，在本實施例中，控制電路180的電晶體T51的第一端、電晶體T52的第一端和電晶體T53的第一端耦接在一起，並用以接收系統高電壓VDD。電晶體T51的第二端和電晶體T52的第二端耦接至電晶體T53的控制端，用以分別根據時脈訊號HC(n)和HC(n+2)決定是否導通，以將系統高電壓VDD提供至電晶體T53的控制端。
具體而言，由於時脈訊號HC(n)和時脈訊號HC(n+2)互為反向的訊號(如第3圖中時脈訊號HC(1)和時脈訊號HC(3)所示)，因此電晶體T52和電晶體T51輪流交替導通，以輪流不斷提供系統高電壓VDD至電晶體T53的控制端。如此一來，藉由電晶體T53的第一端維持在系統高電壓VDD，控制電路180便能根據操作節點Q(n)和操作節點Q(n-2)位於邏輯低準位時關斷電晶體T54~T57，使得穩壓節點P(3)自導通的電晶體T53接收系統高電壓VDD，以導通穩壓電路160，確保下拉操作節點Q(n)和輸出電壓G(n)的電壓準位。
請參考第5B圖。第5B圖係根據本揭示內容之部分實施例繪示另一種移位暫存電路移位暫存電路SR[n]b的示意圖。第5B圖所示的移位暫存電路SR[n]b可用以實現第1圖的閘極驅動電路100內的移位暫存電路SR[1]~SR[k]中任一者。於第5B圖所示實施例中，與第2圖的實施例中相似的元件係以相同的元件符號表示，其連接關係及/或操作已於先前段落說明者，於此不再贅述。和第2圖所示實施例相比，在本實施例中，控制電路180的電晶體T51的第一端耦接電晶體T51的控制端，而電晶體T52的第一端耦接電晶體T52的控制端。換言之，電晶體T51和電晶體T52形成二極體形式(diode-connected)電晶體。電晶體T51的第一端用以接收時脈訊號HC(n)，而電晶體T52的第一端用以接收時脈訊號HC(n+2)。此外，電晶體T51的第二端和電晶體T52的第二端耦接至電晶體T53的第一端和控制端。
具體而言，由於時脈訊號HC(n)和時脈訊號HC(n+2)互為反向的訊號(如第3圖中時脈訊號HC(1)和時脈訊號HC(3)所示)，因此電晶體T52和電晶體T51輪流交替導通，以輪流提供邏輯高準位的時脈訊號HC(n)和邏輯高準位的時脈訊號HC(n+2)至電晶體T53的第一端和控制端。如此一來，如同第5A圖之實施例，藉由電晶體T53的第一端維持在邏輯高準位，控制電路180便能根據操作節點Q(n)和操作節點Q(n-2)位於邏輯低準位時關斷電晶體T54~T57，使得穩壓節點P(3)自導通的電晶體T53接收邏輯高準位的時脈訊號HC(n)或邏輯高準位的時脈訊號HC(n+2)，以導通穩壓電路160，確 保下拉操作節點Q(n)和輸出電壓G(n)的電壓準位。
值得注意的是，雖然在上述實施例中，以移位暫存電路SR[n]接收時脈訊號HC(n)、時脈訊號HC(n+2)，接收移位暫存電路SR[n-2]的輸出電壓G(n-2)和移位暫存電路SR[n+2]的輸出電壓G(n+2)，及/或移位暫存電路SR[n]耦接移位暫存電路SR[n-2]的操作節點Q(n-2)作為例子進行說明，但本揭示內容不以此為限。本領域具通常知識者可依據實際需求進行調整，也就是說，在其他部分實施例中，移位暫存電路SR[n]可接收時脈訊號HC(n)、時脈訊號HC(n+i)，接收移位暫存電路SR[n-i]的輸出電壓G(n-i)和移位暫存電路SR[n+i]的輸出電壓G(n+i)，及/或移位暫存電路SR[n]耦接移位暫存電路SR[n-i]的操作節點Q(n-i)，其中i為任意正整數。
在部分實施例中，上述電晶體可以N型電晶體據以實施。在其他部分實施例中，上述電晶體可以P型電晶體據以實施。
此外，雖然本文將所公開的方法示出和描述為一系列的步驟或事件，但是應當理解，所示出的這些步驟或事件的順序不應解釋為限制意義。例如，部分步驟可以以不同順序發生和/或與除了本文所示和/或所描述之步驟或事件以外的其他步驟或事件同時發生。另外，實施本文所描述的一個或多個態樣或實施例時，並非所有於此示出的步驟皆為必需。此外，本文中的一個或多個步驟亦可能在一個或多個分離的步驟和/或階段中執行。
需要說明的是，在不衝突的情況下，在本揭示內 容各個圖式、實施例及實施例中的特徵與電路可以相互組合。圖式中所繪示的電路僅為示例之用，係簡化以使說明簡潔並便於理解，並非用以限制本案。此外，上述各實施例中的各個裝置、單元及元件可以由各種類型的數位或類比電路實現，亦可分別由不同的積體電路晶片實現，或整合至單一晶片。上述僅為例示，本揭示內容並不以此為限。
綜上所述，本案透過應用上述各個實施例中，根據14個電晶體且無電容的移位暫存電路SR[1]~SR[k]的電路設計，便能達到閘極驅動電路100的運作需求，減少元件和訊號的使用數量，進而減少布局和走線所需的面積，達成降低成本及窄化顯示面板邊框的需求。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，所屬技術領域具有通常知識者在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
SR[n]‧‧‧移位暫存電路
110‧‧‧上拉電路
120‧‧‧輸出電路
140‧‧‧下拉電路
160‧‧‧穩壓電路
180‧‧‧控制電路
T11、T12、T21、T31、T32、T41、T42、T51、T52、T53、T54、T55、T56、T57‧‧‧電晶體
Q(n-2)、Q(n)‧‧‧操作節點
P(n)‧‧‧穩壓節點
HC(n)、HC(n+2)‧‧‧時脈訊號
G(n-2)、G(n)、G(n+2)‧‧‧輸出電壓
VSSG、VSSQ‧‧‧參考電壓

Claims (9)

  1. 一種閘極驅動電路，包含：一第n級移位暫存電路，用以根據一第n級操作節點輸出一第n級輸出電壓，該第n級移位暫存電路包含：一第n級穩壓電路，用以根據一第n級穩壓節點提供一第一參考電壓至該第n級操作節點；以及一第n級控制電路，包含：一第一電晶體，包含一第一端、一第二端和一控制端，該第一電晶體的該第二端耦接該第n級穩壓節點；一第二電晶體和一第三電晶體，分別包含一第一端、一第二端和一控制端，該第二電晶體和該第三電晶體耦接該第一電晶體的該第一端和該控制端，該第二電晶體的該控制端和該第三電晶體的該控制端用以分別接收一第一時脈訊號和一第二時脈訊號；以及一第四電晶體和一第五電晶體，分別包含一第一端、一第二端和一控制端，該第四電晶體的該第一端和該第五電晶體的該第一端耦接該第n級穩壓節點，該第四電晶體的該控制端和該第五電晶體的該控制端分別耦接一第n-k級操作節點和該第n級操作節點，該第四電晶體的該第二端和該第五電晶體的該第二端耦接該第一參考電壓，其中n、k為任意正整數。
  2. 如請求項1所述之閘極驅動電路，其中該第二電晶體的該第一端和該第三電晶體的該第一端耦接該第一電晶體的該第一端並用以接收一系統高電壓，該第二電晶體的該第二端和該第三電晶體的該第二端耦接該第一電晶體的該控制端。
  3. 如請求項1所述之閘極驅動電路，其中該第二電晶體的該第一端耦接該第二電晶體的該控制端，該第三電晶體的該第一端耦接該第三電晶體的該控制端，該第二電晶體的該第二端和該第三電晶體的該第二端耦接該第一電晶體的該第一端和該控制端。
  4. 如請求項1所述之閘極驅動電路，其中該第n級控制電路更包含：一第六電晶體，包含一第一端、一第二端和一控制端，該第六電晶體的該第一端耦接該第一電晶體的該控制端，該第六電晶體的該控制端耦接該第n-k級操作節點，該第六電晶體的該第二端用以接收該第一參考電壓；以及一第七電晶體，包含一第一端、一第二端和一控制端，該第七電晶體的該第一端耦接該第一電晶體的該控制端，該第七電晶體的該控制端耦接該第n級操作節點，該第七電晶體的該第二端用以接收該第一參考電壓。
  5. 如請求項1所述之閘極驅動電路，其中該第 一時脈訊號和該第二時脈訊號互為反向訊號。
  6. 如請求項1所述之閘極驅動電路，其中該第n級移位暫存電路更包含：一第n級輸出電晶體，該第n級輸出電晶體包含一第一端、一第二端和一控制端，該第n級輸出電晶體的該第一端用以接收該第二時脈訊號，該第n級輸出電晶體的該控制端耦接該第n級操作節點，該第n級輸出電晶體的該第二端用以輸出該第n級輸出電壓。
  7. 如請求項6所述之閘極驅動電路，其中第n級穩壓電路包含：一第一穩壓電晶體，該第一穩壓電晶體包含一第一端、一第二端和一控制端，該第一穩壓電晶體的該第一端耦接該第n級輸出電晶體的該第二端，該第一穩壓電晶體的該控制端耦接該第n級穩壓節點，該第一穩壓電晶體的該第二端用以接收該第二參考電壓；以及一第二穩壓電晶體，該第二穩壓電晶體包含一第一端、一第二端和一控制端，該第二穩壓電晶體的該第一端耦接該第n級操作節點，該第二穩壓電晶體的該控制端耦接該第n級穩壓節點，該第二穩壓電晶體的該第二端用以接收一第一參考電壓。
  8. 如請求項1所述之閘極驅動電路，該第n級 移位暫存電路更包含：一第n級下拉電路，用以根據一第n+k級輸出電壓提供一第二參考電壓至該第n級輸出電路。
  9. 如請求項1所述之閘極驅動電路，該第n級移位暫存電路更包含一第n級上拉電路，該第n級上拉電路包含：一第一上拉電晶體，包含一第一端、一第二端和一控制端，該第一上拉電晶體的該第一端用以接收該第一時脈訊號，該第一上拉電晶體的該控制端耦接該第n-k級操作節點；以及一第二上拉電晶體，包含一第一端、一第二端和一控制端，該第二上拉電晶體的該第一端用以接收一第n-k級輸出電壓，該第二上拉電晶體的該控制端耦接該第一上拉電晶體的該第二端，該第二上拉電晶體的該第二端耦接該第n級操作節點。
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