CN107633831B - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本公开的实施例提出了移位寄存器及其驱动方法、栅极驱动电路和显示装置。该移位寄存器包括：输入子电路，与输入端和上拉节点耦接，且被配置为能够在来自所述输入端的输入信号的控制下对所述上拉节点充电；输出子电路，与时钟信号端、所述上拉节点和输出端耦接，且被配置为能够在所述上拉节点的控制下将来自所述时钟信号端的时钟信号传输至所述输出端；以及输出整形子电路，与所述时钟信号端、所述输出端、第一电压信号端耦接，且被配置为能够在所述时钟信号的控制下将来自所述第一电压信号端的第一电压信号传输至所述输出端。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置

技术领域

本公开涉及显示技术领域，且更具体地涉及移位寄存器及其驱动方法、栅极驱动电路和显示装置。

背景技术

随着液晶显示器(LCD)和有机电致发光显示器(OLED)技术的普及，作为这二者的共同关键技术之一的栅极驱动技术也自然地成为了重点关注对象。目前，普遍采用了阵列基板栅极驱动技术(Gate Driver on Array，简称为GOA)，其直接将栅极驱动电路连同薄膜晶体管(TFT)阵列一起制作在阵列基板上。GOA技术的应用可直接将栅极驱动电路制作在面板周围，从而降低了程序复杂度，并且减少了产品成本。此外，还提高了显示面板的集成度，使面板更薄型化，并能够实现窄边框设计。

发明内容

根据本公开一些实施例，提供了移位寄存器及其驱动方法、栅极驱动电路和显示装置。

根据一个方面，本公开的实施例提供了一种移位寄存器。该移位寄存器包括：输入子电路，与输入端和上拉节点耦接，且被配置为能够在来自所述输入端的输入信号的控制下对所述上拉节点充电；输出子电路，与时钟信号端、所述上拉节点和输出端耦接，且被配置为能够在所述上拉节点的控制下将来自所述时钟信号端的时钟信号传输至所述输出端；以及输出整形子电路，与所述时钟信号端、所述输出端、第一电压信号端耦接，且被配置为能够在所述时钟信号的控制下将来自所述第一电压信号端的第一电压信号传输至所述输出端。

在一些实施例中，所述输出整形子电路包括第一晶体管、第二晶体管和第三晶体管，其中：第一晶体管的控制端与所述时钟信号端耦接，第一端与第二晶体管的控制端耦接，第二端与第一电压信号端耦接；第二晶体管的控制端还与第三晶体管的第二端耦接，第一端与所述第一电压信号端耦接，第二端与所述输出端耦接；以及第三晶体管的控制端和第一端与第二电压信号端耦接。在一些实施例中，所述移位寄存器还包括：复位子电路，与复位信号端、所述上拉节点和第一电压信号端耦接，且被配置为能够在来自所述复位信号端的复位信号的控制下将来自所述第一电压信号端的第一电压信号提供给所述上拉节点；上拉节点控制子电路，与所述上拉节点、下拉节点和第一电压信号端耦接，且被配置为能够在所述下拉节点的控制下将来自所述第一电压信号端的第一电压信号提供给所述上拉节点；下拉控制子电路，与所述下拉节点、第一电压信号端和输出端耦接，且被配置为能够在所述下拉节点的控制下将来自所述第一电压信号端的第一电压信号提供给所述输出端；第一下拉节点控制子电路，与所述下拉节点和第二电压信号端耦接，且被配置为能够将来自所述第二电压信号端的第二电压信号提供给所述下拉节点；以及第二下拉节点控制子电路，与所述上拉节点、所述下拉节点和所述第一电压信号端耦接，且被配置为能够在所述上拉节点的控制下将来自所述第一电压信号端的第一电压信号提供给所述下拉节点。

在一些实施例中，所述输入子电路包括：第四晶体管，其控制端和第一端与所述输入端耦接，第二端与所述上拉节点耦接。在一些实施例中，所述复位子电路包括：第五晶体管，其控制端与所述复位信号端耦接，第一端与所述上拉节点耦接，第二端与所述第一电压信号端耦接。在一些实施例中，所述输出子电路包括第六晶体管和第一电容，其中：第六晶体管的控制端与所述上拉节点耦接，第一端与所述时钟信号端耦接，第二端与所述输出端耦接；第一电容的第一端与所述上拉节点耦接，第二端与所述输出端耦接。在一些实施例中，所述上拉节点控制子电路包括：第七晶体管，其控制端与所述下拉节点耦接，第一端与所述上拉节点耦接，第二端与所述第一电压信号端耦接。在一些实施例中，所述下拉控制子电路包括：第八晶体管，其控制端与所述下拉节点耦接，第一端与所述输出端耦接，第二端与所述第一电压信号端耦接。在一些实施例中，所述第一下拉节点控制子电路包括第九晶体管和第十晶体管，其中：第九晶体管的控制端与第十晶体管的第二端耦接，第一端与第二电压信号端耦接，第二端与所述下拉节点耦接；第十晶体管的控制端和第一端与第二电压信号端耦接。在一些实施例中，所述第二下拉节点控制子电路包括第十一晶体管和第十二晶体管，其中：第十一晶体管的控制端与所述上拉节点耦接，第一端与所述下拉节点耦接，第二端与所述第一电压信号端耦接；第十二晶体管的控制端与所述上拉节点耦接，第一端与所述第九晶体管的控制端耦接，第二端与所述第一电压信号端耦接。在一些实施例中，所有晶体管均为N型晶体管，以及所述第一电压信号为低电平信号，所述第二电压信号为高电平信号。

根据另一方面，本公开的实施例提供了一种用于驱动移位寄存器的方法。该方法包括：在第一阶段，在输入信号的控制下通过输入子电路对所述上拉节点充电；在第二阶段，在上拉节点的控制下，将时钟信号通过输出子电路传输至所述输出端；在第三阶段，在时钟信号的控制下，将第一电压信号通过输出整形子电路传输至所述输出端。

根据又一方面，本公开的实施例提供了一种栅极驱动电路。该栅极驱动电路包括多个级联的前述移位寄存器。

根据再一方面，本公开的实施例提供了一种显示装置。该显示装置包括前述栅极驱动电路。

附图说明

通过下面结合附图说明本公开的优选实施例，将使本公开的上述及其它目的、特征和优点更加清楚，其中：

图1是示出了根据本公开实施例的移位寄存器的示例构造的示意图。

图2是示出了图1所示的移位寄存器的示例工作时序图。

图3是示出了根据本公开另一实施例的移位寄存器的示例构造的示意图。

图4是示出了根据本公开又一实施例的移位寄存器的示例构造的示意图。

图5是示出了图4所示的移位寄存器的具体构造的示意图。

图6是示出了根据本公开实施例的栅极驱动电路的示例构造的示意图。

图7是示出了图4所示的移位寄存器的示例工作时序图。

图8是示出了根据本公开实施例的驱动移位寄存器的示例方法的流程图。

具体实施方式

下面参照附图对本公开的部分实施例进行详细说明，在描述过程中省略了对于本公开来说是不必要的细节和功能，以防止对本公开的理解造成混淆。在本说明书中，下述用于描述本公开原理的各种实施例只是说明，不应该以任何方式解释为限制公开的范围。参照附图的下述描述用于帮助全面理解由权利要求及其等同物限定的本公开的示例性实施例。下述描述包括多种具体细节来帮助理解，但这些细节应认为仅仅是示例性的。因此，本领域普通技术人员应认识到，在不脱离本公开的范围和精神的情况下，可以对本文中描述的实施例进行多种改变和修改。此外，为了清楚和简洁起见，省略了公知功能和结构的描述。此外，贯穿附图，相同的附图标记用于相同或相似的功能、器件和/或操作。此外，在附图中，各部分并不一定按比例来绘制。换言之，附图中的各部分的相对大小、长度等并不一定与实际比例相对应。

在本公开中，术语“包括”和“含有”及其派生词意为包括而非限制；术语“或”是包含性的，意为和/或。此外，在本公开的以下描述中，所使用的方位术语，例如“上”、“下”、“左”、“右”等均用于指示相对位置关系，以辅助本领域技术人员理解本公开实施例，且因此本领域技术人员应当理解：在一个方向上的“上”/“下”，在相反方向上可变为“下”/“上”，且在另一方向上，可能变为其他位置关系，例如“左”/“右”等。

以下，以本公开实施例应用于显示装置的栅极驱动电路为例来详细说明。然而本领域技术人员应当理解本公开的应用领域不限于此。事实上，根据本公开实施例的移位寄存器等可以应用于其它需要使用移位寄存器的领域中。

此外，尽管在以下描述中以晶体管为N型晶体管为例进行了描述，然而本公开不限于此。事实上，如本领域技术人员所能够理解的：当以下提及的各个晶体管中的一个或多个为P型晶体管时同样可以实现本申请的技术方案，只需对电平设置进行相应的调整即可。

栅极驱动电路通常采用由多个移位寄存器级联而成的构造，其中每个移位寄存器中可包括多个组成子电路，其协同工作以实现移位寄存器的输入-输出移位功能。例如，图1是示出了根据本公开实施例的移位寄存器100的示例构造的示意图。如图1所示，移位寄存器100可以包括：输入子电路110、输出子电路120、复位子电路130、上拉节点控制子电路140、下拉控制子电路150、第一下拉节点控制子电路160和第二下拉节点控制子电路170。然而，本公开不限于此。事实上可以省略这些子电路中的一个或多个，或者新增其它子电路，或者对各个子电路进行修改，或者前述各项的任意组合，这些都落入本公开的保护范围内。

如图1所示，输入子电路110可以与输入端INPUT和上拉节点PU耦接，且可被配置为能够将来自输入端INPUT的输入信号提供给上拉节点PU。输出子电路120可以与时钟信号端CLK、上拉节点PU和输出端OUTPUT耦接，且可被配置为能够在上拉节点PU的控制下将来自时钟信号端CLK的时钟信号提供给输出端OUTPUT。复位子电路130可以与复位信号端RESET、上拉节点PU和第一电压信号端VGL耦接，且可被配置为能够在来自复位信号端RESET的复位信号的控制下将来自第一电压信号端VGL的第一电压信号提供给上拉节点PU。上拉节点控制子电路140可以与上拉节点PU、下拉节点PD和第一电压信号端VGL耦接，且可被配置为能够在下拉节点PD的控制下将来自第一电压信号端VGL的第一电压信号提供给上拉节点PU。下拉控制子电路150可以与下拉节点PD、第一电压信号端VGL和输出端OUTPUT耦接，且可被配置为能够在下拉节点PD的控制下将来自第一电压信号端VGL的第一电压信号提供给输出端OUTPUT。第一下拉节点控制子电路160可以与下拉节点PD和第二电压信号端VGH耦接，且可被配置为能够将来自第二电压信号端VGH的第二电压信号提供给下拉节点PD。第二下拉节点控制子电路170可以与上拉节点PU、下拉节点PD和第一电压信号端VGL耦接，且可被配置为能够在上拉节点PU的控制下将来自第一电压信号端VGL的第一电压信号提供给下拉节点PD。

以下，将结合图2来详细说明移位寄存器100在占空比小于50％的时钟信号下的工作时序。

图2示出了移位寄存器100的示例工作时序图，示例性地，移位寄存器100中所包括的晶体管可均为N型晶体管，然而本公开不限于此。如图2所示，在第一阶段T1，移位寄存器100的输入端INPUT接收STV(垂直扫描开始)信号或来自前一级移位寄存器的输出信号，从而对上拉节点PU充电。由于PU节点的电平上升，使得下拉节点PD的电平下降。此时，由于时钟信号端CLK输入低电平的时钟信号，在PU节点的高电平导通输出子电路的情况下，向输出端OUTPUT输出来自时钟信号端CLK的低电平时钟信号。

在第二阶段T2，向输入端INPUT输入低电平的输入信号，时钟信号端CLK输入高电平的时钟信号。此时，由于输出端OUTPUT变为输出高电平的时钟信号，因此输出子电路120中的电容的与输出端OUTPUT耦接的第二端也变为高电平。此时，由于电容的自举作用，电容的第一端的电压将进一步升高，从而使得PU节点的电压进一步升高，并使得输出端OUTPUT继续输出高电平的时钟信号。

在第三阶段T3，向输入端INPUT输入低电平的输入信号，时钟信号端CLK输入低电平的时钟信号。此时，由于输出端OUTPUT变为输出低电平的时钟信号，因此电容的与输出端OUTPUT耦接的第二端也变为低电平。此时，由于电容的自举作用消失，电容的第一端的电压将有一个陡降，从而使得输出子电路120不能完全导通。因此，输出端OUTPUT在该情况下将不能被时钟信号迅速拉低至低电平。

在第四阶段T4，向输入端INPUT输入低电平的输入信号，时钟信号端CLK输入时钟信号。此时，由于来自复位信号端RESET的复位信号，将复位子电路130导通，从而将PU节点的电平降低，进而导致下拉节点PD变为高电平，从而导致下拉控制子电路150导通，并最终将输出端OUTPUT的输出信号拉低至低电平。在一帧中的其余时间里，或换言之，在下一帧的高电平输入信号来临之前，由于上拉节点PU不会再被拉高，因此输出信号将始终保持低电平。

如图2所示，由于采用了占空比小于50％的时钟信号(例如，采用了占空比为45％的时钟信号)，时钟信号的下降沿(例如，T2阶段结束处)和复位信号的上升沿(例如，T3阶段结束处)并不重合，导致在T3阶段的例如5％的时间内对输出信号放噪不够充分(如前面结合图2的第三阶段T3所描述的)。

事实上，如图2的实施例所示，移位寄存器100在面对时钟信号的占空比小于50％的情况下，不能够对输出信号充分放噪，导致输出的下降沿出现失真，从而容易造成显示画面出现错误。

因此，为了至少部分解决和/或减轻上述问题，提出了根据本公开一些实施例的移位寄存器及其驱动方法、栅极驱动电路和显示装置。与前述移位寄存器相比，其通过引入输出整形子电路对移位寄存器的输出信号进行重整，使得其输出波形更为理想。因此，根据本公开一些实施例的移位寄存器和/或包括其的栅极驱动电路适用于占空比小于例如50％的时钟信号。附加地或备选地，其在另一些实施例中也同样适用于占空比等于50％的时钟信号。

总体上，该移位寄存器的构造使得可以从时钟信号下降沿时刻开始(例如，图2所示的T2阶段结束处)到复位信号到来(例如，图2所示的T3阶段结束处)之间的这段时间(例如，图2所示的T3阶段)里将输出信号的电平(Tf)迅速拉低，从而可达到减小输出子电路120中晶体管尺寸和GOE时间并提高充电率的效果。这里，GOE时间是指从当前行的栅极驱动信号的下降沿开始到下一行的数据驱动信号的上升沿之间的时间。如果该时间缩短，则相应行的充电时间就会增加。

以下，将结合图3～图7来详细描述根据本公开另一些实施例的移位寄存器。

图3是示出了根据本公开另一实施例的移位寄存器300的示例构造的示意图。如图3所示，移位寄存器300可以包括：输入子电路310、输出子电路320以及输出整形子电路330。事实上可以省略这些子电路中的一个或多个，或者新增其它子电路，或者对各个子电路进行修改，或者前述各项的任意组合，这些都落入本公开的保护范围内。

如图3所示，输入子电路310可以与输入端INPUT和上拉节点PU耦接，且可被配置为能够在来自输入端INPUT的输入信号的控制下对上拉节点PU充电。输出子电路320可以与时钟信号端CLK、上拉节点PU和输出端OUTPUT耦接，且可被配置为能够在上拉节点PU的控制下将来自时钟信号端CLK的时钟信号传输至输出端OUTPUT。此外，如图3所示，输出整形子电路330可以与时钟信号端CLK、输出端OUTPUT、第一电压信号端VGL耦接，且可被配置为能够在时钟信号的控制下将来自第一电压信号端VGL的第一电压信号传输至输出端OUTPUT。

通过设置输出整形子电路330，可以使得在时钟信号的下降沿(例如，图7所示的T2阶段结束处)将输出信号直接拉低至第一电压信号端VGL的低电平信号，而不必等待在T3阶段结束处才到来的复位信号。从而，有效地对输出信号进行了去噪，防止了显示画面可能出现的错误。

图4是示出了根据本公开又一实施例的移位寄存器400的示例构造的示意图。与图1所示实施例相比，图4所示的移位寄存器400还可包括输出整形子电路480。与图2所示实施例相比，图4所示的移位寄存器400还可包括复位子电路430、上拉节点控制子电路440、下拉控制子电路450、第一下拉节点控制子电路460和第二下拉节点控制子电路470。因此，如图4所示，移位寄存器400可以包括：输入子电路410、输出子电路420、复位子电路430、上拉节点控制子电路440、下拉控制子电路450、第一下拉节点控制子电路460、第二下拉节点控制子电路470、以及输出整形子电路480。事实上可以省略这些子电路中的一个或多个，或者新增其它子电路，或者对各个子电路进行修改，或者前述各项的任意组合，这些都落入本公开的保护范围内。

如图4所示，输入子电路410可以与输入端INPUT和上拉节点PU耦接，且可被配置为能够在来自输入端INPUT的输入信号的控制下对上拉节点PU充电。输出子电路420可以与时钟信号端CLK、上拉节点PU和输出端OUTPUT耦接，且可被配置为能够在上拉节点PU的控制下将来自时钟信号端CLK的时钟信号传输至输出端OUTPUT。此外，如图4所示，输出整形子电路480可以与时钟信号端CLK、输出端OUTPUT、第一电压信号端VGL耦接，且可被配置为能够在时钟信号的控制下将来自第一电压信号端VGL的第一电压信号传输至输出端OUTPUT。

此外，如图4所示，复位子电路430可以与复位信号端RESET、上拉节点PU和第一电压信号端VGL耦接，且可被配置为能够在来自复位信号端RESET的复位信号的控制下将来自第一电压信号端VGL的第一电压信号提供给上拉节点PU。上拉节点控制子电路440可以与上拉节点PU、下拉节点PD和第一电压信号端VGL耦接，且可被配置为能够在下拉节点PD的控制下将来自第一电压信号端VGL的第一电压信号提供给上拉节点PU。下拉控制子电路450可以与下拉节点PD、第一电压信号端VGL和输出端OUTPUT耦接，且可被配置为能够在下拉节点PD的控制下将来自第一电压信号端VGL的第一电压信号提供给输出端OUTPUT。第一下拉节点控制子电路460可以与下拉节点PD和第二电压信号端VGH耦接，且可被配置为能够将来自第二电压信号端VGH的第二电压信号提供给下拉节点PD。第二下拉节点控制子电路470可以与上拉节点PU、下拉节点PD和第一电压信号端VGL耦接，且可被配置为能够在上拉节点PU的控制下将来自第一电压信号端VGL的第一电压信号提供给下拉节点PD。

通过设置输出整形子电路480，可以使得在时钟信号的下降沿(例如，图7所示的T2阶段结束处)将输出信号直接拉低至第一电压信号端VGL的低电平信号，而不必等待在T3阶段结束处才到来的复位信号。从而，有效地对输出信号进行了去噪，防止了显示画面可能出现的错误。

接下来，将参考图5，结合图4来更详细地说明根据本公开实施例的移位寄存器400的构造。

图5是示出了图4所示的移位寄存器400的具体构造的示意图。如图5所示，输出整形子电路480可以包括第一晶体管M1、第二晶体管M2和第三晶体管M3。第一晶体管M1的控制端可与时钟信号端CLK耦接，第一端可与第二晶体管M2的控制端耦接，第二端可与第一电压信号端VGL耦接。第二晶体管M2的控制端还可与第三晶体管M3的第二端耦接，第一端可与第一电压信号端VGL耦接，第二端可与输出端OUTPUT耦接。第三晶体管M3的控制端和第一端可与第二电压信号端VGH耦接。此外，将第一晶体管M1的第一端、第二晶体管M2的控制端和第三晶体管M3的第二端相耦接的点称为参考节点PD_H。在采用如图5所示的连接关系的情况下，可以看到节点PD_H在时钟信号为高电平时，主要受到第一晶体管M1的控制，而在时钟信号为低电平时，主要受到第三晶体管M3的控制。这是因为可以通过调整第一晶体管M1和第三晶体管M3的导通电阻的相对大小关系(例如通过调整晶体管沟道的长宽比)，来使得当第一晶体管M1导通时，第一晶体管M1的导通电阻远小于第三晶体管M3的导通电阻，从而成为控制节点PD_H的主导因素。

此外，在一些实施例中，输入子电路410可以包括第四晶体管M4，其控制端和第一端可与输入端INPUT耦接，第二端可与上拉节点PU耦接。在一些实施例中，复位子电路430可包括第五晶体管M5，其控制端可与复位信号端RESET耦接，第一端可与上拉节点PU耦接，第二端可与第一电压信号端VGL耦接。在一些实施例中，输出子电路420可包括第六晶体管M6和第一电容C。第六晶体管M6的控制端可与上拉节点PU耦接，第一端可与时钟信号端CLK耦接，第二端可与输出端OUTPUT耦接。第一电容C的第一端可与上拉节点PU耦接，第二端可与输出端OUTPUT耦接。在一些实施例中，上拉节点控制子电路440可包括第七晶体管M7，其控制端可与下拉节点PD耦接，第一端可与上拉节点PU耦接，第二端可与第一电压信号端VGL耦接。在一些实施例中，下拉控制子电路450可包括第八晶体管M8，其控制端可与下拉节点PD耦接，第一端可与输出端OUTPUT耦接，第二端可与第一电压信号端VGL耦接。在一些实施例中，第一下拉节点控制子电路460可包括第九晶体管M9和第十晶体管M10。第九晶体管M9的控制端可与第十晶体管M10的第二端耦接，第一端可与第二电压信号端VGH耦接，第二端可与下拉节点PD耦接。第十晶体管M10的控制端和第一端可与第二电压信号端VGH耦接。在一些实施例中，第二下拉节点控制子电路470可包括第十一晶体管M11和第十二晶体管M12。第十一晶体管M11的控制端可与上拉节点PU耦接，第一端可与下拉节点PD耦接，第二端可与第一电压信号端VGL耦接。第十二晶体管M12的控制端可与上拉节点PU耦接，第一端可与第九晶体管M9的控制端耦接，第二端可与第一电压信号端VGL耦接。

此外，在图5所示实施例中，若移位寄存器400中的所有晶体管均为N型管时，来自第一电压信号端VGL的第一电压信号可为低电平信号，而来自第二电压信号端VGH的第二电压信号可为高电平信号。

如本领域技术人员所能理解的：图4所示的寄存器400的具体构造不限于图5所示的具体构造，而是可以采用任何恰当的电路设计。例如，在输入子电路410中，可以采用以下配置：输入端INPUT与第四晶体管M4的控制端耦接，第二电压信号端VGH或另一电压信号端与第四晶体管M4的第一端耦接，且上拉节点PU与第四晶体管M4的第二端耦接。在采用该配置的情况下，同样可以实现图4所示的输入子电路410的功能。对于其它子电路中全部或部分子电路，也同样可以采用不同的设计。

接下来，将参照图6来描述根据本公开实施例的栅极驱动电路的示例构造的示意图。图6是示出了根据本公开实施例的栅极驱动电路600的示例构造的示意图。栅极驱动电路600可以包括多个级联的移位寄存器610、620、630等。尽管在图6所示实施例中仅示出三个移位寄存器，但本公开实施例不限于此，而是可以采用任意数目的移位寄存器。在一些实施例中，图6所示的每个移位寄存器可以是如图1所示的移位寄存器100、图3所示的移位寄存器300或图4和图5所示的移位寄存器400，然而本公开不限于此。在另一些实施例中，在图6所示的栅极驱动电路600中，也可以部分采用根据本公开实施例的移位寄存器100、300和/或400，而另一部分可以采用其它已有的或将来开发出来的其它移位寄存器。

如图6所示，针对每个移位寄存器(例如，第N级移位寄存器620)，其输入端INPUT(N)耦接前一级移位寄存器(例如，第N-1级移位寄存器610)的输出端OUTPUT(N-1)，其输出端OUTPUT(N)耦接下一级移位寄存器(例如，第N+1级移位寄存器630)的输入端INPUT(N+1)和前一级移位寄存器(例如，第N-1级移位寄存器610)的复位信号端RESET(N-1)，其复位信号端RESET(N)耦接下一级移位寄存器(例如，第N+1级移位寄存器630)的输出端OUTPUT(N+1)。此外，第一个移位寄存器的输入端INPUT可以例如连接垂直扫描开始(StarT Vertical，或STV)信号线，以接收指示一帧画面的扫描开始的STV信号。

此外，如图6所示，相邻的两个移位寄存器(例如，第N级移位寄存器620和第N-1级移位寄存器610或第N+1级移位寄存器630)的时钟信号端CLK可以耦接到不同的时钟信号线CLK和CLKB上。在一些实施例中，该CLK和CLKB可提供波形相差例如半个时钟周期的时钟信号(相位相差nπ)。例如，第N级移位寄存器620的时钟信号端CLK耦接到CLK线路上，而第N-1级移位寄存器610和第N+1级移位寄存器630的时钟信号端CLK耦接到CLKB线路上，从而可以实现如图2或图7所示的工作时序。此外，同样如图6所示，每个移位寄存器的第一电压信号端VGL和第二电压信号端VGH可以分别耦接到VGL线和VGH线上，以分别接收第一电压信号和第二电压信号。

以下，将参考图7并结合图4～图6来详细描述移位寄存器400的工作时序。

图7是示出了图4所示的移位寄存器400的示例工作时序图。如图7所示，在第一阶段T1，来自前一级移位寄存器的输出信号(或STV信号)使得移位寄存器400的输入端INPUT输入高电平的输入信号，从而导通第四晶体管M4，并使得上拉节点PU的电平逐步上升。由于PU节点的电平上升，第十一晶体管M11和第十二晶体管M12导通，并使得下拉节点PD的电平下降。同时，输入信号的电流对电容C充电，并在电容C的第一端和第二端之间形成压差。此时，由于时钟信号端CLK输入低电平的时钟信号，在PU节点的高电平导通第六晶体管M6的情况下，向输出端OUTPUT输出来自时钟信号端CLK的低电平时钟信号。

在第二阶段T2，输入端INPUT输入低电平的输入信号，时钟信号端CLK输入高电平的时钟信号，第一电压信号端输入低电平的第一电压信号。此时，由于输出端OUTPUT变为输出高电平的时钟信号，因此电容C的与输出端OUTPUT耦接的第二端也变为高电平，此时由于电容C的自举作用，电容C的第一端的电压将进一步升高，从而第六晶体管M6将继续保持导通状态，并继续输出高电平的时钟信号。

在第三阶段T3，输入端INPUT输入低电平的输入信号，时钟信号端CLK输入低电平的时钟信号，第一电压信号端输入低电平的第一电压信号。此时，与图2所示的移位寄存器100的工作时序不同，第一晶体管M1在低电平时钟信号的控制下截止，从而使得第二晶体管M2的控制端完全由第三晶体管M3的第二端来控制。由于第三晶体管M3的控制端和第一端始终与提供高电平的第二电压信号的第二电压信号端VGH耦接，因此第三晶体管M3的第二端此时为高电平，从而使得第二晶体管M3导通。进而，将来自第一电压信号端VGL的低电平的第一电压信号传导至输出端OUTPUT。从而避免了在来自下一级移位寄存器的复位信号到来之前不能对输出信号彻底放噪的问题。

在一帧时间中的其余时间(例如，包括(但不限于)T4阶段)，输入端INPUT输入低电平的输入信号，时钟信号端CLK输入高电平或低电平的时钟信号，第一电压信号端输入低电平的第一电压信号。此时，由于复位信号的到来，将第五晶体管M5导通，从而将PU节点的电平降低，进而导致第十一晶体管M11和第十二晶体管M12截止，从而使第十晶体管M10单独占据对第九晶体管M9的控制权，并进而使得下拉节点PD变为高电平，从而导致第八晶体管M8导通，并最终将输出端OUTPUT的输出信号拉低至低电平(VGL)。在下一帧的高电平输入信号来临之前，由于上拉节点PU不会再被拉高，因此输出信号将始终保持低电平。

因此，如图7所示，移位寄存器400即使在面对时钟信号的占空比小于50％的情况下，也能够对输出信号充分放噪，从而能够在T3阶段的短时间内将输出信号迅速拉低至低电平，从而能够避免显示画面出现错误。此外，备选地或附加地，移位寄存器400同样也适用于占空比等于50％的时钟信号。

接下来，将结合图8来详细描述移位寄存器(例如，移位寄存器400)的示例驱动方法。

图8是示出了根据本公开实施例的用于驱动移位寄存器(例如，移位寄存器400)的示例方法800的流程图。如图8所示，方法800可以包括步骤S810、S820和S830。根据本公开的一些实施例，方法800的一些步骤可以单独执行或组合执行，以及可以并行执行或顺序执行，并不局限于图8所示的具体操作顺序。

方法800可以开始于步骤S810，在步骤S810中，在第一阶段，在输入信号(例如，来自输入端INPUT的输入信号)的控制下通过输入子电路(例如，输入子电路410)对上拉节点(例如，上拉节点PU)充电。

在步骤S820中，在第二阶段，在上拉节点(例如，上拉节点PU)的控制下，将时钟信号(例如，来自时钟信号端CLK的时钟信号)通过输出子电路(例如，输出子电路420)传输至输出端(例如，图4所示的输出端OUTPUT)。

在步骤S830中，在第三阶段，在时钟信号(例如，来自时钟信号端CLK的时钟信号)的控制下，将第一电压信号(例如，图4所示的VGL)通过输出整形子电路(例如，输出整形子电路480)传输至输出端(例如，图4所示的输出端OUTPUT)。

以下将以图4所示的移位寄存器400为例来详细说明用于驱动移位寄存器400的方法，且以下将以移位寄存器400中的晶体管均为N型晶体管为例来说明，然而本公开不限于此。

在第一阶段T1中，向移位寄存器400的输入端INPUT输入高电平的输入信号，向时钟信号端CLK输入低电平的时钟信号，向第一电压信号端VGL输入低电平的第一电压信号，从而使得输出端OUTPUT输出低电平的输出信号。

在第二阶段T2中，向移位寄存器400的输入端INPUT输入低电平的输入信号，向时钟信号端CLK输入高电平的时钟信号，向第一电压信号端VGL输入低电平的第一电压信号，从而使得输出端OUTPUT输出高电平的输出信号。

在第三阶段T3中，向移位寄存器400的输入端INPUT输入低电平的输入信号，向时钟信号端CLK输入低电平的时钟信号，向第一电压信号端VGL输入低电平的第一电压信号，从而使得输出端OUTPUT输出低电平的输出信号。

在一帧时间中的其余时间(包括第四阶段T4在内)，可以向移位寄存器400的输入端INPUT输入低电平的输入信号，向时钟信号端CLK输入高电平或低电平的时钟信号，向第一电压信号端VGL输入低电平的第一电压信号，从而使得输出端OUTPUT输出低电平的输出信号。

因此，通过采用根据本公开实施例的移位寄存器300和/或400及其相应的驱动方法，可以在时钟信号变为低电平的瞬间将输出信号拉至低电平。解决了某些栅极驱动电路仅在T3阶段的例如占5％周期的时间内无法将栅极电压迅速拉低至低电平而造成输出的栅极驱动电压Tf过大，进而引起充电不足和误输出的问题。

至此已经结合优选实施例对本公开进行了描述。应该理解，本领域技术人员在不脱离本公开的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本公开的范围不局限于上述特定实施例，而应由所附权利要求所限定。

此外，在本文中被描述为通过纯硬件、纯软件和/或固件来实现的功能，也可以通过专用硬件、通用硬件与软件的结合等方式来实现。例如，被描述为通过专用硬件(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)来实现的功能，可以由通用硬件(例如，中央处理单元(CPU)、数字信号处理器(DSP))与软件的结合的方式来实现，反之亦然。

Claims (14)

1.一种移位寄存器，包括：

输入子电路，与输入端和上拉节点耦接，且被配置为能够在来自所述输入端的输入信号的控制下对所述上拉节点充电；

输出子电路，与时钟信号端、所述上拉节点和输出端耦接，且被配置为能够在所述上拉节点的控制下将来自所述时钟信号端的时钟信号传输至所述输出端；以及

输出整形子电路，与所述时钟信号端、所述输出端、第一电压信号端耦接，且被配置为能够在所述时钟信号的控制下将来自所述第一电压信号端的第一电压信号传输至所述输出端。

2.根据权利要求1所述的移位寄存器，其中，所述输出整形子电路包括第一晶体管、第二晶体管和第三晶体管，其中：

第一晶体管的控制端与所述时钟信号端耦接，第一端与第二晶体管的控制端耦接，第二端与第一电压信号端耦接；

第二晶体管的控制端还与第三晶体管的第二端耦接，第一端与所述第一电压信号端耦接，第二端与所述输出端耦接；以及

第三晶体管的控制端和第一端与第二电压信号端耦接。

3.根据权利要求1所述的移位寄存器，还包括：

复位子电路，与复位信号端、所述上拉节点和第一电压信号端耦接，且被配置为能够在来自所述复位信号端的复位信号的控制下将来自所述第一电压信号端的第一电压信号提供给所述上拉节点；

上拉节点控制子电路，与所述上拉节点、下拉节点和第一电压信号端耦接，且被配置为能够在所述下拉节点的控制下将来自所述第一电压信号端的第一电压信号提供给所述上拉节点；

下拉控制子电路，与所述下拉节点、第一电压信号端和输出端耦接，且被配置为能够在所述下拉节点的控制下将来自所述第一电压信号端的第一电压信号提供给所述输出端；

第一下拉节点控制子电路，与所述下拉节点和第二电压信号端耦接，且被配置为能够将来自所述第二电压信号端的第二电压信号提供给所述下拉节点；以及

第二下拉节点控制子电路，与所述上拉节点、所述下拉节点和所述第一电压信号端耦接，且被配置为能够在所述上拉节点的控制下将来自所述第一电压信号端的第一电压信号提供给所述下拉节点。

4.根据权利要求1所述的移位寄存器，其中，所述输入子电路包括：

第四晶体管，其控制端和第一端与所述输入端耦接，第二端与所述上拉节点耦接。

5.根据权利要求3所述的移位寄存器，其中，所述复位子电路包括：

第五晶体管，其控制端与所述复位信号端耦接，第一端与所述上拉节点耦接，第二端与所述第一电压信号端耦接。

6.根据权利要求1所述的移位寄存器，其中，所述输出子电路包括第六晶体管和第一电容，其中：

第六晶体管的控制端与所述上拉节点耦接，第一端与所述时钟信号端耦接，第二端与所述输出端耦接；

第一电容的第一端与所述上拉节点耦接，第二端与所述输出端耦接。

7.根据权利要求3所述的移位寄存器，其中，所述上拉节点控制子电路包括：

第七晶体管，其控制端与所述下拉节点耦接，第一端与所述上拉节点耦接，第二端与所述第一电压信号端耦接。

8.根据权利要求3所述的移位寄存器，其中，所述下拉控制子电路包括：

第八晶体管，其控制端与所述下拉节点耦接，第一端与所述输出端耦接，第二端与所述第一电压信号端耦接。

9.根据权利要求3所述的移位寄存器，其中，所述第一下拉节点控制子电路包括第九晶体管和第十晶体管，其中：

第九晶体管的控制端与第十晶体管的第二端耦接，第一端与第二电压信号端耦接，第二端与所述下拉节点耦接；

第十晶体管的控制端和第一端与第二电压信号端耦接。

10.根据权利要求9所述的移位寄存器，其中，所述第二下拉节点控制子电路包括第十一晶体管和第十二晶体管，其中：

第十一晶体管的控制端与所述上拉节点耦接，第一端与所述下拉节点耦接，第二端与所述第一电压信号端耦接；

第十二晶体管的控制端与所述上拉节点耦接，第一端与所述第九晶体管的控制端耦接，第二端与所述第一电压信号端耦接。

11.根据权利要求3所述的移位寄存器，其中，所有晶体管均为N型晶体管，以及所述第一电压信号为低电平信号，所述第二电压信号为高电平信号。

12.一种栅极驱动电路，包括多个级联的根据权利要求1～11中任一项所述的移位寄存器。

13.一种显示装置，包括根据权利要求12所述的栅极驱动电路。

14.一种用于驱动根据权利要求1～11中任一项所述的移位寄存器的方法，包括：

在第一阶段，在输入信号的控制下通过输入子电路对上拉节点充电；

在第二阶段，在所述上拉节点的控制下，将时钟信号通过输出子电路传输至所述输出端；

在第三阶段，在所述时钟信号的控制下，将第一电压信号通过输出整形子电路传输至所述输出端。

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