CN105356876A - 基于忆阻器的逻辑门电路 - Google Patents
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Abstract
本发明公开了一种基于忆阻器的逻辑门电路；非门电路包括第一多路选择器、第二多路选择器、第一电阻、第一忆阻器和第一接地开关；第二多路选择器的一路作为非门输入端；第一电阻一端作为非门输出端。与非门电路包括第三、第四、第五多路选择器、第二电阻、第二忆阻器、第三忆阻器、第二接地开关和第三接地开关；第四多路选择器的一路作为与非门第一输入端；第五多路选择器的一路作为与非门第二输入端。第二电阻一端作为与非门输出端。或非门电路包括第六、第七、第八多路选择器、第三电阻、第四忆阻器、第五忆阻器；第七多路选择器的一路作为或非门第一输入端；第八多路选择器的一路作为或非门的第二输入端；第三电阻一端作为或非门输出端。
Description
技术领域
本发明属于数字电路技术领域，更具体地，涉及三种基于忆阻器的逻辑门电路。
背景技术
忆阻是美国加利福尼亚大学伯克利分校的科学家蔡少堂于1971年提出的，蔡少堂教授从对称性角度预言提出，除电容、电感和电阻外，电子电路还应存在第四种基本元件—忆阻。蔡少棠指出，电压v、电流i、电荷q和磁通量这4个基本电路变量之间应该存在六种数学关系：电流定义为电荷关于时间的导数i(t)＝dq(t)/dt；电压是磁通量关于时间的导数电阻定义为电压随着电流的变化率R＝dv/di；电容定义为电荷随着电压的变化率C＝dq/dv；电感定义为磁通量随着电流的变化率还有一个问题是缺少了一种能够将电荷q与磁通量关联起来的电路元件，而这种元件即由电荷q和磁通量之间的关系来定义，蔡少棠将该元件命名为忆阻
美国惠普实验室的斯坦·威廉斯和其同事在进行极小型电路实验时制造出忆阻的实物，其成果发表在2008年5月的《nature》杂志上。忆阻的发现足以媲美100年前发明的三极管，其任何一项产业化应用都可能带来新一轮的产业革命。中国科技部2010年4月13日在其官方网站上指出：“美国惠普实验室科学家2010年4月8日在《自然》杂志上撰文表示，他们在忆阻提供上取得重大突破，发现忆阻器可进行布尔逻辑运算，用于数据处理和存储应用”。
现有逻辑门电路主要是基于CMOS的门电路，这种逻辑电路由于MOS管本身工艺与尺寸的问题，面临很多重要瓶颈问题的挑战，包括集成度低，功耗较高，可靠性较差等问题。而现有基于忆阻的蕴含逻辑电路设计，本身具有操作复杂，需要忆阻数目较多的缺陷。
发明内容
针对现有技术的缺陷，本发明的目的在于提供一种基于忆阻器的逻辑门电路，旨在利用忆阻器逻辑电路解决现有基于CMOS门电路集成度低，功耗高以及可靠性差的问题。同时，优化现有基于忆阻器的蕴含逻辑电路设计，达到减少忆阻器数目、简化操作步骤的目的。
本发明提供了一种基于忆阻器的非门逻辑电路，包括：第一多路选择器S1，第二多路选择器S2，第一电阻R1，第一忆阻器M1和第一接地开关Sel1；所述第一多路选择器S1的选通端具有电源Vdd与悬空floating两路；所述第一电阻R1的一端与所述第一多路选择器S1的控制端相连，所述第一电阻R1的另一端、所述第一忆阻器M1的一端均与所述第一接地开关Sel1相连，并且作为所述非门逻辑电路的输出端；所述第一忆阻器M1的另一端连接至所述第二多路选择器S2的控制端；所述第二多路选择器S2的选通端具有A与接地Gnd两路，其中A作为所述非门逻辑电路的输入端。
更进一步地，所述第一忆阻器M1可以为存储器RRAM、相变存储器PRAM、铁电存储器FRAM或磁存储器MRAM；所述第一忆阻器M1具有高阻与低阻两种状态，当忆阻器两端电压大于阈值+Vt时，忆阻器呈现低阻状态，当忆阻器两端电压小于阈值-Vt时，忆阻器呈现高阻状态。
更进一步地，工作时，当非门逻辑电路处于导入输入A状态时，所述第一多路选择器S1选通悬空floating路；所述第二多路选择器S2选通A路，若输入逻辑“1”，所述第二多路选择器S2的A路输出电压+V0；若输入逻辑“0”，所述第二多路选择器S2的A路输出电压-V0；第一接地开关Sel1导通；当非门逻辑电路处于运算结果状态时，所述第一多路选择器S1选通Vdd路；所述第二多路选择器S2处于接地Gnd状态；所述第一接地开关Sel1处于关断状态；其中，V0大于阈值Vt，所述Vdd小于所述阈值Vt。
本发明还提供了一种基于忆阻器的与非门逻辑电路，具有两个输入端和一个输出端，所述与非门逻辑电路包括第三多路选择器S3，第四多路选择器S4，第五多路选择器S5，第二电阻R2，第二忆阻器M2，第三忆阻器M3，第二接地开关Sel2和第三接地开关Sel3；所述第三多路选择器S3的选通端具有电源Vdd与悬空floating两路；所述第三多路选择器S3的控制端与所述第二电阻R2的一端连接；所述第二电阻R2的另一端和第三忆阻器M3的另一端均与所述第三接地开关Sel3相连，并作为所述与非门逻辑电路的输出端；所述第二忆阻器M2的一端与第四多路选择器S4的控制端相连，所述第二忆阻器M2的另一端、第三忆阻器M3的一端均与所述第二接地开关Sel2相连，第三忆阻器M3的一端还与第五多路选择器S5的控制端连接；所述第四多路选择器S4的选通端具有A与floating两路，其中A作为所述与非门逻辑电路的第一输入端；所述第三忆阻器M3的一端与所述第五多路选择器S5相连，所述第五多路选择器S5具有B，Gnd和floating三路，其中B作为所述与非门逻辑电路的第二输入端。
更进一步地，第二忆阻器M2和第三忆阻器M3可以为存储器RRAM、相变存储器PRAM、铁电存储器FRAM或磁存储器MRAM；忆阻器具有两种高阻与低阻两种状态，忆阻器两端电压大于阈值+Vt时，忆阻器呈现低阻状态，当忆阻器两端电压小于阈值-Vt时，忆阻器呈现高阻状态。
更进一步地，工作时，当与非门逻辑电路处于导入输入状态时，所述第三多路选择器S3选通floating路；当与非门逻辑电路处于运算结果状态时，所述第三多路选择器S3选通Vdd路；所述Vdd小于阈值-Vt；当与非门逻辑电路处于导入第一信号输入端A状态时，所述第四多路选择器S4选通A路，若输入逻辑“1”，所述第四多路选择器S4的A路输出电压+V0(大于权利要求5所述忆阻阈值Vt)，若输入逻辑“0”，此时所述第四多路选择器S5的A路输出电压-V0(小于权利要求5所述忆阻阈值-Vt)；当与非门逻辑电路处于导入第二信号输入端B状态时，所述第四多路选择器S4选通悬空floating路；当与非门逻辑电路处于运算结果状态时，所述第四多路选择器S4选通悬空floating路；当与非门逻辑电路处于导入第二信号输入端B状态时，所述第五多路选择器选通端置于B路，若输入逻辑“1”，此时所述第五多路选择S5的B路输出电压+V0(大于权利要求5所述忆阻阈值Vt)，若输入逻辑“0”，此时所述第五多路选择器S5的B路输出电压-V0(小于权利要求5所述忆阻阈值-Vt)；当与非门逻辑电路处于导入输入状态第一信号输入端A状态时，所述第五多路选择器S5选通端置于floating；当电路处于运算结果状态时，所述第五多路选择器S5选通端置于Gnd；当与非门逻辑电路处于导入第一信号输入A状态时，所述第二接地开关Sel2导通，所述第三接地开关Sel3关断；当与非门逻辑电路处于导入第二信号输入B状态时，所述第二接地开关Sel2关断，所述第三节点开关Sel3导通；当与非门逻辑电路处于运算结果状态时，所述第二接地开关Sel2与第三接地开关Sel3均处于关断状态。
本发明还提供了一种基于忆阻器的或非门逻辑电路，其特征在于，具有两个输入端和一个输出端，所述或非门逻辑电路包括第六多路选择器S6，第七多路选择器S7，第八多路选择器S8，第三电阻R3，第四忆阻器M4，第五忆阻器M5，第四接地开关Sel4；所述第六多路选择器S6的选通端具有电源Vdd与悬空floating两路；所述第三电阻R3的一端与所述第六多路选择器S6的控制端相连，所述第三电阻的R3的另一端同时与第四接地开关S4，第四忆阻器M4的另一端和第五忆阻器M5的另一端同时相连，并且作为所述或非门逻辑电路的输出端；所述第四忆阻器M4的一端与所述第七多路选择器S7的控制端相连，所述第五忆阻器M5的一端与所述第八多路选择器S8的控制端相连；所述第七多路选择器S7的选通端具有Gnd，A，floating三路，其中A作为所述或非门逻辑电路的第一信号输入端；所述第八多路选择器S8的选通端具有Gnd，B，floating三路，其中B作为所述或非门逻辑电路的第二信号输入端。
更进一步地，所述第四忆阻器M4和第五忆阻器M5为存储器RRAM、相变存储器PRAM、铁电存储器FRAM或磁存储器MRAM；忆阻器具有两种高阻与低阻两种状态，忆阻器两端电压大于阈值+Vt时，忆阻器呈现低阻状态，当忆阻器两端电压小于阈值-Vt时，忆阻器呈现高阻状态。
更进一步地，工作时，当所述或非门逻辑电路处于导入输入状态时，所述第六多路选择器S6选通悬空floating路；当所述或非门逻辑电路处于运算结果状态时，所述第六多路选择器S6选通电源Vdd(小于权利要求8所述忆阻阈值Vt)路；当所述或非门逻辑电路处于导入第一信号输入端A状态时，所述第七多路选择器S7选通A路，若输入逻辑“1”，所述第七多路选择器S7选通端的A路输出电压+V0(大于权利要求8所述忆阻阈值Vt)；若输入逻辑“0”，所述第七多路选择器S7的A路输出电压-V0(小于权利要求8所述忆阻阈值-Vt)；当所述或非门逻辑电路处于导入输入第二信号输入端B状态时，所述第七多路选择器S7选通悬空floating路；当所述或非门逻辑电路处于运算结果状态时，所述第七多路选择器S7置于Gnd；当所述或非门逻辑电路处于导入第二信号输入端B状态时，所述第八多路选择器置于B路，若输入逻辑“1”，所述第八多路选择器S8选通端B路输出电压+V0(大于权利要求8所述忆阻阈值Vt)，若输入逻辑“0”，所述第八多路选择器S8选通端B路输出电压-V0(小于权利要求8所述忆阻阈值-Vt)；当所述或非门逻辑电路处于导入第一信号输入端A状态时，所述第八多路选择器S8选通悬空floating路；当所述或非门逻辑电路处于运算结果状态时，所述第八多路选择器S8选通端置于Gnd；当所述或非门逻辑电路处于导入第一信号输入端A状态时，所述第四接地Sel4开关导通；当所述或非门逻辑电路处于导入第二信号输入端B状态时，所述第四接地Sel4开关导通。当所述或非门逻辑电路处于运算结果状态时，所述第四接地开关Sel4处于关断状态。
本发明采用忆阻器作为逻辑电路的核心结构，不仅能实现现有门电路的逻辑处理功能，提高了电子设备的可靠性和灵活性，同时降低了成本，还在集成度、功耗、速度等方面优于传统的基于CMOS的逻辑门电路。相较于现有的基于忆阻器的逻辑蕴含电路，本逻辑运算电路需要的忆阻器数目更少，操作步骤更加简单。
附图说明
图1是本发明所使用的忆阻器的伏安特性曲线示意图；
图2是本发明逻辑电路运行基本流程图；
图3中，(a)为非门原理图，(b)为本发明实施例提供的基于忆阻器的非门逻辑电路的结构示意图；
图4中，(a)为与非门原理图，(b)为本发明实施例提供的基于忆阻器的与非门逻辑电路的结构示意图；
图5中，(a)为或非门原理图，(b)为本发明实施例提供的基于忆阻器的或非门逻辑电路的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
在本发明实施例中，忆阻器作为非、与非、或非三种门电路的核心部件，从图1可以看出，当加在忆阻器两端的正向电压大于等于第一阈值4V时，忆阻器从高阻态变为低阻态，当加在忆阻器的负向电压小于等于第二阈值-4V时，忆阻器从低阻态变为高阻态。其状态转换图如图1所示，当忆阻器处于高阻状态时，只有正向偏置会使得它的状态由高为低阻，反向偏置或是无电压偏置，都不会使得它的状态发生变化；当忆阻器处于低阻状态时，只有反向偏置会使得它的状态由低为高阻，正向偏置或是无电压偏置，都不会使得它的状态发生变化。
如图2所示，本发明三种逻辑门电路均遵循统一的操作流程。第一步，施加输入阶段，此阶段每次完成一个逻辑信号输入，并且根据要输入的信号端将相应多路的选择器置于指定位置，此时输入信号对应的忆阻器两端电压为±V0，忆阻器阻值状态完成相应切换。完成输入操作后，检测输入信号是否施加完成，如果输入信号施加完成，进入读取输出阶段；如果输入没有施加完成，重复施加输入阶段直至全部输入信号施加完成。输入信号施加完成后，读取输出阶段将多路选择器置于指定位置，读取输出信号，并计算出对应的逻辑值，完成逻辑操作。
基于上述忆阻特性，本发明用忆阻器的高低阻态模拟NMOS管的关断导通状态，当忆阻器两端施加大于4V的值时，忆阻呈低阻态对应NMOS管的导通状态；当忆阻器两端施加小于4V的值时，忆阻呈高阻态对应NMOS管的关断状态。
本发明在输入阶段即初始化忆阻阻值状态时，若输入逻辑“1”，即输入正电压5V且输入时间足够长，保证忆阻的阻值状态呈现低阻态；若输入逻辑“0”，即输入电压-5V输入时间足够长，保证忆阻的阻值状态呈现高阻态。
本发明在计算逻辑输出结果时使用的电压Vdd，大小为1V，这样保证不会改变忆阻器的阻值状态。
本发明的输出端结果以电平形式表示，若最后的输出电压值接近所述电压1V，则视输出为逻辑“1”，若最后的输出电压接近电压0V，则视输出为逻辑“0”。
需要指出的是，本发明中所有的电阻的阻值均可以为40000欧姆，忆阻器高阻态时的阻值为160000欧姆，低阻态时的阻值为100欧姆。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图3是基于忆阻的非门逻辑电路的代表性实施例，其中包含第一多路选择器S1，第二多路选择器S2，第一电阻R1，第一忆阻器M1和第一接地开关Sel1；其中第一多路选择器S1的控制端与第一电阻R1的一端连接；第一电阻R1的另一端与接地开关Sel1和第一忆阻器M1的一端相连，并作为非门逻辑电路的输出端；第一忆阻器M1的另一端与第二多路选择器S2控制端相连。
表一
如表一所示，当非门逻辑输入A为1时，第一多路选择器S1选通floating(悬空)，第一接地开关Sel1导通，第二多路选择器S2接A路，且A路输出电压为5V。此时第一忆阻器M1两端电压为+5V，第一忆阻器M1将呈现低阻值状态即100欧姆。第一忆阻器M1完成状态切换后，第一多路选择器S1选通端接Vdd路，第一接地开关Sel1关断，第二多路选择器S2接Gnd。此时从输出端读取输出电压Vout，根据基尔霍夫定律计算可知此时Vout约为0V，即输出为低电平，对应逻辑“0”。
当非门逻辑输入为0时。此时第一多路选择器S1选通端接悬空，第一接地开关Sel1导通，第二多路选择器S2选通端接A路，且A路输出电压为-5V。此时第一忆阻器M1两端电压为-5V，第一忆阻器M1将呈现高阻值状态即160000欧姆。第一忆阻器M1完成状态切换后，第一多路选择器S1选通端接Vdd路，第一接地开关Sel1关断，第二多路选择器S2选通端接Gnd。此时从输出端读取输出电压Vout。根据基尔霍夫定律计算可知此时Vout约为1V，即输出为高电平，对应逻辑“1”。
故而完成以上操作可以获得完整的逻辑非功能。
图4是基于忆阻的与非门逻辑电路的代表性实施例，其中包含第三多路选择器S3，第四多路选择器S4，第五多路选择器S5，第二电阻R2，第二忆阻器M2，第三忆阻器M3，第二接地开关Sel2和第三接地开关Sel3；其中第三多路选择器S3的控制端与第二电阻R2的一端连接；第二电阻R2的另一端与第三接地开关Sel3和第三忆阻器M3的另一端相连，并作为非门信号输出端；第二忆阻器M2的一端与第四多路选择器S4控制端相连。所述第二忆阻器M2的另一端、第三忆阻器M3的一端与第二接地开关Sel2相连；第三忆阻器M3的一端还与第五多路选择器S5的控制端连接；第四多路选择器S4具有A与floating两路，其中A作为与非门信号第一输入端。第三忆阻器M3的一端与第五多路选择器S5相连。第五多路选择器S5具有B，Gnd和floating三路，其中B作为与非门信号第二输入端。
表二
如表二所示，当A输入0，B输入0时；第三多路选择器S3接floating(悬空)路，第二接地开关Sel2导通，第三接地开关Sel3关断，第四多路选择器S4接A路，且A路电压为-5V，第五多路选择器S5接floating(悬空)。此时只有第二忆阻器M2两端有-5V电压，故第二忆阻器M2将呈现高阻值160000欧姆。接下来，第二接地开关Sel2关断，第三接地开关Sel4导通，第四多路选择器S4接floating(悬空)，第五多路选择器S5接B，且B路电压为-5V。此时只有第三忆阻器M3两端有-5V电压，故第三忆阻器M3将呈现高阻值160000欧姆。最后，第三多路选择器S3接Vdd路，第二接地开关S2与第三接地开关S3均关断；第四多路选择器S4接floating(悬空)，第五多路选择器接GND。此时，根据基尔霍夫定律可以测得最终输出Vout约为1V，即输出高电平，对应逻辑“1”。
当A输入0，B输入1时。第三多路选择器S3接floating(悬空)路，第二接地开关Sel2导通，第三接地开关Sel3关断，第四多路选择器S4接A路，且A路电压为-5V，第五多路选择器S5接floating(悬空)。此时只有第二忆阻器M2两端有-5V电压，故第二忆阻器M2将呈现高阻值160000欧姆。接下来，第二接地开关Sel2关断，第三接地开关Sel4导通，第四多路选择器S4接floating(悬空)，第五多路选择器S5接B，且B路电压为+5V。此时只有第三忆阻器M3两端有+5V电压，故第三忆阻器M3将呈现低阻值100欧姆。最后，第三多路选择器S3接Vdd路，第二接地开关S2与第三接地开关S3均关断；第四多路选择器接floating(悬空)，第五多路选择器接GND。此时，根据基尔霍夫定律可以测得最终输出Vout约为1V，即输出高电平，对应逻辑“1”。
当A输入1，B输入0时。第三多路选择器S3接floating(悬空)路，第二接地开关Sel2导通，第三接地开关Sel3关断，第四多路选择器S4接A路，且A路电压为+5V，第五多路选择器S5接floating(悬空)。此时只有第二忆阻器M2两端有+5V电压，故第二忆阻器M2将呈现低阻值40000欧姆。接下来，第二接地开关Sel2关断，第三接地开关Sel4导通，第四多路选择器S4接floating(悬空)，第五多路选择器S5接B，且B路电压为-5V。此时只有第三忆阻器M3两端有-5V电压，故第三忆阻器M3将呈现高阻值160000欧姆。最后，第三多路选择器S3接Vdd路，第二接地开关S2与第三接地开关S3均关断；第四多路选择器接floating(悬空)，第五多路选择器接GND。此时，根据基尔霍夫定律可以测得最终输出Vout约为1V，即输出高电平，对应逻辑“1”。
当A输入1，B输入1时。第三多路选择器S3接floating(悬空)路，第二接地开关Sel2导通，第三接地开关Sel3关断，第四多路选择器S4接A路，且A路电压为+5V，第五多路选择器S5接floating(悬空)。此时只有第二忆阻器M2两端有+5V电压，故第二忆阻器M2将呈现低阻值100欧姆。接下来，第二接地开关Sel2关断，第三接地开关Sel4导通，第四多路选择器S4接floating(悬空)，第五多路选择器S5接B，且B路电压为+5V。此时只有第三忆阻器M3两端有+5V电压，故第三忆阻器M3将呈现低阻值100欧姆。最后，第三多路选择器S3接Vdd路，第二接地开关S2与第三接地开关S3均关断；第四多路选择器接floating(悬空)，第五多路选择器接GND。此时，根据基尔霍夫定律可以测得最终输出Vout约为1V，即输出高电平，对应逻辑“0”。
故而完成以上操作可以获得完整的逻辑与非功能。
图5是基于忆阻的或非门逻辑电路的代表性实施例，其中包含第六多路选择器S6，第七多路选择器S7，第八多路选择器S8，第三电阻R3，第四忆阻器M4，第五忆阻器M5，第四接地开关Sel4；其中第六多路选择器S6的控制端与第三电阻R3的一端连接；第三电阻的R3的另一端同时与第四接地开关S4，第四忆阻器M4的另一端和第五忆阻器M5另一端同时相连，并且作为或非门信号输出端。第四忆阻器M4的一端与第七多路选择器S7的控制端相连，第五忆阻器M5的一端与第八多路选择器S8的控制端相连。其中，第七多路选择器S7包含Gnd，A，floating三路，其中A作为或非门第一信号输入端；第八多路选择器S8包含Gnd，B，floating三路，其中B作为或非门第二信号输入端。
表三
如表三所示，当A输入0，B输入0时。第六多路选择器S6接floating(悬空)，第四接地开关Sel4导通，第七多路选择器S7接A路，且A路电压为-5V，第八多路选择器S8接floating(悬空)。此时只有第四忆阻器M4两端有-5V电压，故第四忆阻器M4将呈现高阻值160000欧姆。接下来，第七多路选择器S7选通端悬空，第五多路选择器S5接B，且B路电压为-5V。此时只有第五忆阻器M5两端有-5V电压，故第三忆阻器M3将呈现高阻值160000欧姆。最后，第六多路选择器S3接Vdd路，第四接地开关S4关断；第七多路选择器S7与第八多路选择器S8均接GND。此时，根据基尔霍夫定律可以测得最终输出Vout约为1V，即输出高电平，对应逻辑“1”。
当A输入0，B输入1时。第六多路选择器S6接floating(悬空)，第四接地开关Sel4导通，第七多路选择器S7接A路，且A路电压为-5V，第八多路选择器S8接floating(悬空)。此时只有第四忆阻器M4两端有-5V电压，故第四忆阻器M4将呈现高阻值160000欧姆。接下来，第七多路选择器S4接floating(悬空)，第五多路选择器S5接B，且B路电压为+5V。此时只有第五忆阻器M5两端有+5V电压，故第三忆阻器M3将呈现低阻值100欧姆。最后，第六多路选择器S3接Vdd路，第四接地开关S4关断；第七多路选择器S7与第八多路选择器S8均接GND。此时，根据基尔霍夫定律可以测得最终输出Vout约为0V，即输出低电平，对应逻辑“0”。
当A输入1，B输入0时。第六多路选择器S6接floating(悬空)，第四接地开关Sel4导通，第七多路选择器S7接A路，且A路电压为+5V，第八多路选择器S8接floating(悬空)。此时只有第四忆阻器M4两端有+5V电压，故第四忆阻器M4将呈现低阻值100欧姆。接下来，第七多路选择器S4接floating(悬空)，第五多路选择器S5接B，且B路电压为-5V。此时只有第五忆阻器M5两端有-5V电压，故第三忆阻器M3将呈现高阻值160000欧姆。最后，第六多路选择器S3接Vdd路，第四接地开关S4关断；第七多路选择器S7与第八多路选择器S8均接GND。此时，根据基尔霍夫定律可以测得最终输出Vout约为0V，即输出低电平，对应逻辑“0”。
当A输入1，B输入1时。第六多路选择器S6接floating(悬空)，第四接地开关Sel4导通，第七多路选择器S7接A路，且A路电压为-5V，第八多路选择器S8接floating(悬空)。此时只有第四忆阻器M4两端有+5V电压，故第二忆阻器M2将呈现低阻值100欧姆。接下来，第七多路选择器S7接floating(悬空)，第五多路选择器S5接B，且B路电压为-5V。此时只有第五忆阻器M5两端有-5V电压，故第三忆阻器M5将呈现低阻值100欧姆。最后，第六多路选择器S6接Vdd路，第四接地开关S4关断；第七多路选择器S7与第八多路选择器S8均接GND。此时，根据基尔霍夫定律可以测得最终输出Vout约为0V，即输出低电平，对应逻辑“0”。
故而完成以上操作可以获得完整的逻辑或非功能。
在本发明实施例中，实现了现代信息处理中基本的非、与非、或非三种逻辑门电路。由于忆阻器本身具有功耗低，体积小，集成度高，阻值状态可切换且速度快的特点；本发明通过忆阻完成逻辑运算处理功能，提高了电子设备的可靠性和灵活性，同时降低了成本，还在集成度、功耗、运算速度等方面优于传统CMOS逻辑电路。与现有的基于忆阻器的蕴含逻辑电路相比，本发明在完成同样的运算逻辑功能的前提下，所需的忆阻器更少，操作步骤更加简单。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种基于忆阻器的非门逻辑电路，其特征在于，包括：第一多路选择器S1，第二多路选择器S2，第一电阻R1，第一忆阻器M1和第一接地开关Sel1；
所述第一多路选择器S1的选通端具有电源Vdd与悬空floating两路；
所述第一电阻R1的一端与所述第一多路选择器S1的控制端相连，所述第一电阻R1的另一端、所述第一忆阻器M1的一端均与所述第一接地开关Sel1相连，并且作为所述非门逻辑电路的输出端；
所述第一忆阻器M1的另一端连接至所述第二多路选择器S2的控制端；
所述第二多路选择器S2的选通端具有A与接地Gnd两路，其中A作为所述非门逻辑电路的输入端。
2.如权利要求1所述的非门逻辑电路，其特征在于，所述第一忆阻器M1为存储器RRAM、相变存储器PRAM、铁电存储器FRAM或磁存储器MRAM；所述第一忆阻器M1具有高阻与低阻两种状态，当忆阻器两端电压大于阈值+Vt时，忆阻器呈现低阻状态，当忆阻器两端电压小于阈值-Vt时，忆阻器呈现高阻状态。
3.如权利要求2所述的非门逻辑电路，其特征在于，工作时，当非门逻辑电路处于导入输入A状态时，所述第一多路选择器S1选通悬空floating路；所述第二多路选择器S2选通A路，若输入逻辑“1”，所述第二多路选择器S2的A路输出电压+V0；若输入逻辑“0”，所述第二多路选择器S2的A路输出电压-V0；第一接地开关Sel1导通；
当非门逻辑电路处于运算结果状态时，所述第一多路选择器S1选通Vdd路；所述第二多路选择器S2处于接地Gnd状态；所述第一接地开关Sel1处于关断状态；
其中，V0大于阈值Vt，所述Vdd小于所述阈值Vt。
4.一种基于忆阻器的与非门逻辑电路，其特征在于，具有两个输入端和一个输出端，所述与非门逻辑电路包括第三多路选择器S3，第四多路选择器S4，第五多路选择器S5，第二电阻R2，第二忆阻器M2，第三忆阻器M3，第二接地开关Sel2和第三接地开关Sel3；
所述第三多路选择器S3的选通端具有电源Vdd与悬空floating两路；所述第三多路选择器S3的控制端与所述第二电阻R2的一端连接；所述第二电阻R2的另一端和第三忆阻器M3的另一端均与所述第三接地开关Sel3相连，并作为所述与非门逻辑电路的输出端；
所述第二忆阻器M2的一端与第四多路选择器S4的控制端相连，所述第二忆阻器M2的另一端、第三忆阻器M3的一端均与所述第二接地开关Sel2相连，第三忆阻器M3的一端还与第五多路选择器S5的控制端连接；
所述第四多路选择器S4的选通端具有A与floating两路，其中A作为所述与非门逻辑电路的第一输入端；
所述第三忆阻器M3的一端与所述第五多路选择器S5相连，所述第五多路选择器S5具有B，Gnd和floating三路，其中B作为所述与非门逻辑电路的第二输入端。
5.如权利要求4所述的与非门逻辑电路，其特征在于，第二忆阻器M2和第三忆阻器M3为存储器RRAM、相变存储器PRAM、铁电存储器FRAM或磁存储器MRAM；忆阻器具有两种高阻与低阻两种状态，忆阻器两端电压大于阈值+Vt时，忆阻器呈现低阻状态，当忆阻器两端电压小于阈值-Vt时，忆阻器呈现高阻状态。
6.如权利要求5所述的与非门逻辑电路，其特征在于，工作时，当与非门逻辑电路处于导入输入状态时，所述第三多路选择器S3选通floating路；当与非门逻辑电路处于运算结果状态时，所述第三多路选择器S3选通Vdd路；所述Vdd小于阈值-Vt；
当与非门逻辑电路处于导入第一信号输入端A状态时，所述第四多路选择器S4选通A路，若输入逻辑“1”，所述第四多路选择器S4的A路输出电压+V0，若输入逻辑“0”，此时所述第四多路选择器S5的A路输出电压-V0；当与非门逻辑电路处于导入第二信号输入端B状态时，所述第四多路选择器S4选通悬空floating路；当与非门逻辑电路处于运算结果状态时，所述第四多路选择器S4选通悬空floating路；
当与非门逻辑电路处于导入第二信号输入端B状态时，所述第五多路选择器选通端置于B路，若输入逻辑“1”，此时所述第五多路选择S5的B路输出电压+V0，若输入逻辑“0”，此时所述第五多路选择器S5的B路输出电压-V0；当与非门逻辑电路处于导入输入状态第一信号输入端A状态时，所述第五多路选择器S5选通端置于floating；当电路处于运算结果状态时，所述第五多路选择器S5选通端置于Gnd；
当与非门逻辑电路处于导入第一信号输入A状态时，所述第二接地开关Sel2导通，所述第三接地开关Sel3关断；当与非门逻辑电路处于导入第二信号输入B状态时，所述第二接地开关Sel2关断，所述第三节点开关Sel3导通；当与非门逻辑电路处于运算结果状态时，所述第二接地开关Sel2与第三接地开关Sel3均处于关断状态。
7.一种基于忆阻器的或非门逻辑电路，其特征在于，具有两个输入端和一个输出端，所述或非门逻辑电路包括第六多路选择器S6，第七多路选择器S7，第八多路选择器S8，第三电阻R3，第四忆阻器M4，第五忆阻器M5，第四接地开关Sel4；
所述第六多路选择器S6的选通端具有电源Vdd与悬空floating两路；
所述第三电阻R3的一端与所述第六多路选择器S6的控制端相连，所述第三电阻的R3的另一端同时与第四接地开关S4，第四忆阻器M4的另一端和第五忆阻器M5的另一端同时相连，并且作为所述或非门逻辑电路的输出端；
所述第四忆阻器M4的一端与所述第七多路选择器S7的控制端相连，所述第五忆阻器M5的一端与所述第八多路选择器S8的控制端相连；
所述第七多路选择器S7的选通端具有Gnd，A，floating三路，其中A作为所述或非门逻辑电路的第一信号输入端；
所述第八多路选择器S8的选通端具有Gnd，B，floating三路，其中B作为所述或非门逻辑电路的第二信号输入端。
8.如权利要求7所述的或非门逻辑电路，其特征在于，所述第四忆阻器M4和第五忆阻器M5为存储器RRAM、相变存储器PRAM、铁电存储器FRAM或磁存储器MRAM；忆阻器具有两种高阻与低阻两种状态，忆阻器两端电压大于阈值+Vt时，忆阻器呈现低阻状态，当忆阻器两端电压小于阈值-Vt时，忆阻器呈现高阻状态。
9.如权利要求8所述的基于忆阻的或非门逻辑电路，其特征在于，工作时，当所述或非门逻辑电路处于导入输入状态时，所述第六多路选择器S6选通悬空floating路；当所述或非门逻辑电路处于运算结果状态时，所述第六多路选择器S6选通电源Vdd路；
当所述或非门逻辑电路处于导入第一信号输入端A状态时，所述第七多路选择器S7选通A路，若输入逻辑“1”，所述第七多路选择器S7选通端的A路输出电压+V0；若输入逻辑“0”，所述第七多路选择器S7的A路输出电压-V0；当所述或非门逻辑电路处于导入输入第二信号输入端B状态时，所述第七多路选择器S7选通悬空floating路；当所述或非门逻辑电路处于运算结果状态时，所述第七多路选择器S7置于Gnd；
当所述或非门逻辑电路处于导入第二信号输入端B状态时，所述第八多路选择器置于B路，若输入逻辑“1”，所述第八多路选择器S8选通端B路输出电压+V0，若输入逻辑“0”，所述第八多路选择器S8选通端B路输出电压-V0；当所述或非门逻辑电路处于导入第一信号输入端A状态时，所述第八多路选择器S8选通悬空floating路；当所述或非门逻辑电路处于运算结果状态时，所述第八多路选择器S8选通端置于Gnd；
当所述或非门逻辑电路处于导入第一信号输入端A状态时，所述第四接地Sel4开关导通；当所述或非门逻辑电路处于导入第二信号输入端B状态时，所述第四接地Sel4开关导通。当所述或非门逻辑电路处于运算结果状态时，所述第四接地开关Sel4处于关断状态。
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