CN107194462B - 三值神经网络突触阵列及利用其的神经形态计算网络系统 - Google Patents

三值神经网络突触阵列及利用其的神经形态计算网络系统 Download PDF

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Abstract

本发明提供一种三值神经网络突触阵列，包括多个电子突触及控制电路，所述多个电子突触构成m×n电子突触阵列，所述控制电路控制该多个电子突触的阻态，所述电子突触的阻态数目为3。本发明还进一步提供一种基于该三值神经网络突触阵列的神经形态计算网络，可以在保持计算精度的前提下减少电子突触阻态数量，进而缩小电子突触的体积，排除对多组态精确调节的技术难度，提高电子突触的稳定性。

Description

三值神经网络突触阵列及利用其的神经形态计算网络系统
技术领域
本发明涉及一种神经网络突触阵列及神经形态计算网络。
背景技术
现代计算机在模式识别、自适应、泛化等智能问题的处理能力上远远不及人脑。即便现今最先进的人工神经网络算法，在现代计算机平台上运行时也存在耗时巨大等问题。神经形态计算网络就是为了解决上述这些问题的硬件途径。神经形态计算网络受大脑神经元细胞连接方式和信息处理方式的启发，采用静态随机存储器(SRAM)或忆阻器作为电子神经元之间相互连接的电子突触。大脑神经网络中的突触具有连接强度可塑性。为了模拟这种可塑性，可以利用电子突触可变、非易失电阻的特性。
现有技术认为电子突触的可变阻态数量越多，神经形态计算网络的计算精度越高。然而电子突触的可变阻态越多，基于静态随机存储器的电子突触内部需要的晶体管数目越多，导致电子突触占用过大的物理面积，基于忆阻器的电子突触虽然器件体积小，但要实现可靠、稳定、记忆时间长的多阻态目前仍然具有挑战性。
发明内容
有鉴于此，确有必要提供一种神经网络突触阵列及神经形态计算网络系统，在保持计算精度的前提下缩小电子突触的体积、提高电子突触的稳定性。
一种三值神经网络突触阵列，包括：多个电子突触及控制电路；所述多个电子突触构成m×n电子突触阵列，其中m、n为大于0的整数，所述多个电子突触中每一电子突触包括一第一连接端与一第二连接端，所述三值神经网络突触阵列每一行包括n个电子突触，该n个电子突触的第一连接端通过字线相互连接，每一列包括m个电子突触，该m个电子突触的第二连接端通过位线相互连接；所述控制电路控制该多个电子突触的阻态；所述电子突触的阻态数目为3。
一种三值神经形态计算网络系统，包括外围IO及所述的三值神经网络突触阵列；所述外围IO包括外围输入电路、外围输出电路、电子突触调节电路、突触权重存储电路、随机数发生器；所述外围输入电路接收其他神经网络的输出信号，并将其转化为三值信号进入网络；所述外围输出电路将三值神经网络的计算转化为与目标网络相匹配的信号输出；所述电子突触调节电路用于将突触权重数据写入网络或对网络权重进行修正；所述突触权重存储电路存储人工神经网络训练的权重值；所述随机数发生器用于产生随机数，并将该随机数与所述突触权重存储电路中的权重值进行对比，从而确定所述电子突触的阻值状态。
与现有技术相比，本发明提供的三值神经网络突触阵列及三值神经形态计算网络在保持计算精度在可接受范围内的前提下减少电子突触阻态数量，进而缩小电子突触的体积，提高电子突触的稳定性。
附图说明
图1为本发明实施例提供的三值神经形态计算网络中电子突触阵列示意图。
图2为本发明实施例提供的相变自旋忆阻器结构示意图。
图3为本发明实施例提供的相变自旋忆阻器阻态在-1态与+1态之间转换的示意图。
图4为本发明实施例提供的相变自旋忆阻器阻态阻态在0态与-1态、0态与+1态之间转换的示意图。
图5为本发明实施例提供的三值神经形态计算网络中电子突触及外围电路示意图。
主要元件符号说明
Figure GDA0002343279660000021
Figure GDA0002343279660000031
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合附图及具体实施例对本发明提供的三值神经网络突触阵列及利用其的神经形态计算网络作进一步的详细说明。
请参阅图1，本发明第一实施例提供一种三值神经网络突触阵列10，包括多个电子突触110及控制电路120。该三值神经网络突触阵列10为信息的存储、计算单元，具有三值的特性，能够以概率的方式实施人工神经网络的计算功能。
所述多个电子突触110中每一电子突触包括一第一连接端与一第二连接端。所述多个电子突触110构成m×n电子突触阵列，其中m、n为大于0的整数。所述m×n电子突触阵列中，每一行包括n个电子突触110，该n个电子突触110的第一连接端通过字线相互连接，每一列包括m个电子突触110，该m个电子突触110的第二连接端通过位线相互连接。所述m×n电子突触阵列的每一行对应一条字线，共计m条字线，每一列对应一条位线，共计n条位线。
所述多个电子突触110具有三个阻态，分别定义为-1态、0态、+1态。所述多个电子突触110可以为静态随机存储器(SRAM)或忆阻器。所述忆阻器的具体结构不限，可以为flash结构，PCRAM结构，RRAM结构，STT-RAM结构，MRAM结构，CBRAM结构等。所述忆阻器的端口数目不限，可以为三端忆阻器或两端忆阻器。
本实施例中所述电子突触110为相变自旋忆阻器110a。请参阅图2，所述相变自旋忆阻器110a包括：磁固定层111、间隔层112、磁自由层113。所述磁固定层111、间隔层112以及磁自由层113依次层叠设置，所述间隔层112设置在所述磁固定层111和磁自由层113之间，且该间隔层112分别与所述磁固定层111和磁自由层113接触设置。所述间隔层112的材料为相变材料，所述相变材料为晶态相变材料或非晶态相变材料。本实施例中，所述三值神经网络突触阵列10每一行包括n个相变自旋忆阻器110a，该n个相变自旋忆阻器110a的磁固定层111通过字线相互连接，所述三值神经网络突触阵列10每一列包括m个相变自旋忆阻器110a，该m个相变自旋忆阻器110a的磁自由层113通过位线相互连接。
所述磁固定层111和磁自由层113的材料为具有磁性的材料。该磁性材料的有效磁性方向可以平行于磁固定层111和磁自由层113面内方向(如图2)，也可以垂直于磁固定层111和磁自由层113面内方向。磁性材料包括但不限于磁性合金或磁性单质金属。优选地，所述磁固定层111和磁自由层113的材料为CoxFeyBz(其中x,y,z为整数)合金或赫斯勒(Heusler)合金。该CoxFeyBz合金具有高饱和磁化强度、高居里温度并提高与中间层之间的界面性质，从而产生较大的磁阻效应。该Heusler合金具有半金属性(half metallic),理论上有高自旋流入射(spin injection)效率。在磁固定层111和磁自由层113磁化方向反平行的情况下，Heusler合金能有效降低通过间隔层112软击穿部位的电子隧穿，从而提高磁阻值。因此小写入电流和读出电流也能使所述相变自旋忆阻器110a工作，从而可有效地降低该相变自旋忆阻器110a的功耗。
所述间隔层112用于间隔所述磁固定层111和所述磁自由层113。该间隔层112的材料为相变材料。所述相变材料可以为硫系化合物。所述硫系化合物可以为二元、三元或四元硫系化合物，GexTeySbz，其中，x、y、z为整数，如Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、GeTe、GeSb、Sb2Te3、Sb70Te30、等。
所述相变自旋忆阻器110a还可以包括一第一电极114与一第二电极115。所述第一电极114设置在所述磁固定层111远离所述间隔层112的表面。所述第二电极115设置在所述磁自由层113远离所述间隔层112的表面。所述第一电极114和第二电极115为导电材料，可以为但不限于金属、合金以及导电碳材料中的至少一种。
所述控制电路120用于控制所述多个电子突触110的阻态。所述控制电路120的具体结构由电子突触110的类型决定。本实施例中电子突触110由相变自旋忆阻器110a实现，该相变自旋忆阻器110a的阻态由所述控制电路120发出的激励信号进行控制。所述控制电路120可以等效于一个可编程的皮秒级精度的信号发生器，能够根据定义的神经网络工作时序产生特定幅值、特定脉宽的电压信号或者电流信号，所述电压信号用于激励间隔层相变材料发生相变，所述电流信号用于翻转所述磁自由层113中的磁化方向。
下面对所述相变自旋忆阻器110a的工作原理及该相变自旋忆阻器110a在三个阻态之间的转换方法进行说明。
请参阅图3，当间隔层112的相变材料为晶态时，所述相变自旋忆阻器110a的磁阻效应较明显。此时可以通过外加磁场效应或自旋极化电流的自旋转移矩效应来翻转(180度)所述磁自由层113中的磁化方向。所述外加磁场效应包括但不限于使用导线中通过的电流产生的磁场。所述自旋极化电流从第一电极114流向第二电极115，电流形式包括但不限于一定时间长度和一定电压强度的脉冲。若所述磁自由层113和所述磁固定层111中的磁化方向相同，该相变自旋忆阻器110a处于低阻状态，此时可以根据实际需要标记为-1态；若所述磁自由层113和所述磁固定层111中的磁化方向相反，该相变自旋忆阻器110a处于高阻状态，此时可以根据实际需要标记为+1态。
当间隔层112的相变材料为非晶态时，由于电子散射较严重，所述相变自旋忆阻器110a的磁阻效应不明显，磁自由层113和磁固定层111中的磁化方向相同或相反情况下电阻的差异不易区分，但所述相变自旋忆阻器110a的阻值与前面所述的两种阻态可区别，此时可以根据实际需要标记为0态。
请参阅图4，间隔层112的相变材料可以通过热效应在晶相与非晶相之间转变。所述热效应包括但不限于电流产生的焦耳热，该焦耳热可以使得相变材料在晶相和非晶相之间发生转变。通常用于产生焦耳热的电流要大于前述用于翻转磁化方向的电流，可以通过对所述间隔层112施加特定幅值、特定脉宽的电压信号而获得产生焦耳热的电流。该电压信号的具体参数可能会因所述相变自旋忆阻器110a的特征尺寸、材料等的不同而有所改变。例如，对于一个特征尺寸为300nm的相变自旋忆阻器110a，其Set过程(即间隔层112由非晶相转变为晶相)为：给该间隔层112一个低而长的脉冲(典型值为电压1.0V，时间1ns)，相变区域温度超过结晶温度，相变材料由非晶相变为晶相，相变材料的阻值由高阻变为低阻；其Reset过程(即间隔层112由晶相转变为非晶相)为：给该间隔层112一个高而短的脉冲(典型值为电压6.5V，时间500ps)，相变区域温度超过融化温度，撤掉电压后温度骤降，相变材料由晶相变为非晶相，相变材料的阻值由低阻变为高阻。此外，还有一种Set方式是给所述间隔层112高而短的脉冲后，追加多个幅值逐步减小的脉冲，使其产生一个退火过程形成晶相，典型值为6.5V、5V、3V、1V，时间均为500ps，间隔100ps。相应参数根据实际情况可作适当调整。
本发明进一步提供一种三值神经形态计算网络，包括三值神经网络突触阵列10和外围IO，该三值神经网络突触阵列10为信息的存储、计算单元，具有三值的特性，能够以概率的方式实施人工神经网络的计算功能，外围IO直接连接于三值神经网络突触阵列10，实现信息的输入、计算结果的输出，根据数据的不同形式目的对应不同的外围电路。请参阅图5，本实施例中所述外围IO包括外围输入电路220、外围输出电路230、电子突触调节电路240、突触权重存储电路250、采样电路260、随机数发生器270。数据通过外围输入电路220进入阵列，其运算结果由外围输出电路230输出，其他外围电路可根据实际应用适当调整、省略。
所述外围输入电路220接收其他神经网络的输出信号。所述外围输入电路220的输入端连接其他神经网络，输出端与m条字线相连接。所述其他神经网络的输出信号以特定的路由方式和策略到达目标网络。所述其他神经网络的输出信号类型可以为二值、三值、多值或模拟信号。当信号类型为二值、多值或模拟信号时，需要相应的编码模块、AD转换模块(图未示)将其转化为三值信号进入网络，以提高网络的兼容性。所述编码模块、AD转换模块可根据实际情况自由配置，当使用单一三值网络组网连接时，所述编码模块、AD转换模块可以被省略或被配置为关闭状态。
所述外围输出电路230将三值神经网络的计算结果以脉冲信号的形式输出。所述外围输出电路230的输入端与n条位线相连接，输出端连接其他神经网络。所述目标网络的信号类型可以为二值、三值、多值或模拟信号，当目标网络的信号类型为二值、多值或模拟信号时，需要相应的编码模块、DA转换模块(图未示)将其转化为与目标网络相匹配的信号输出网络。所述编码模块、DA转换模块可根据实际情况自由配置，当使用单一三值网络组网连接时，所述编码模块、DA转换模块可以被省略或被配置为关闭状态。
所述外围输入电路220与其他神经网络之间还可以进一步增加一输入存储221。所述输入存储221使输入信号有一定字节的缓存，可以防止高速数据传输中的数据无应答丢失。所述输入存储221的输入端与其他神经网络连接，接收其他神经网络的输出信号，所述输入存储221的输出端与所述外围输入电路220的输入端连接。同样地，所述外围输出电路230与其他神经网络之间还可以进一步增加一输出存储231。所述输出存储231使输出信号有一定字节的缓存，可以防止高速数据传输中的数据无应答丢失。所述输出存储231的输入端与所述外围输出电路230的输出端连接，所述输出存储231的输出端与其他神经网络连接。
所述电子突触调节电路240用于将突触权重数据写入网络或对网络权重进行修正。电子突触110的调节主要有两种方式：第一种是离线通过计算机使用神经网络学习算法将运算后的突触权重数据直接写入网络，即一步完成调整到目标阻态，这可以看做网络的初始化配置过程，数据量大但次数少；第二种是在线学习过程，即网络在实际运行中，若接收到期望输出信号，则通过一个数字或模拟的比较器计算出期望信号与自身输出信号的误差，通过电路中的计算单元以某种算法对网络权重进行修正，所述算法包括但不限于BP算法。这可以看做网络的在线学习阶段，数据量小但频繁发生。可以利用传统的误差反向传播计算电路完成对电子突触阻态的调节。
所述突触权重存储电路250存储m×n个电子突触110的突触权重。突触权重存储位数与神经网络计算精度有关，可以根据实际情况而设定。本实施例中突触权重存储位数为8位。
所述采样电路260用于实现多位突触权重与三值突触权重之间的转换。采样电路260可以为一个8位的AD转换器，其将人工神经网络训练的权重值(浮点数)转换为8位有符号的整数，取值范围为[-128,+127]，并存储在突触权重存储电路250中，当训练参数预先整形化时，采样电路260可以省略。
所述随机数发生器270为真随机数发生器或伪随机数发生器,其实现方式包含但不限于用7个处于亚稳态的触发器产生一个随机的无符号的7位整数，其取值范围为[0,127]。然后将该随机数与突触权重存储电路250中的权重值进行对比，从而确定电子突触阻值的状态。设突触权重存储电路250中的权重值为w，随机数发生器270产生的随机数为v，转换规则如下：
取权重值低7位w[6:0]构成正整数w1(范围[0,127])与随机数v比较(比较过程可以通过比较器实现)，若w1小于v，则电子突触阻态为0；否则检查权重值第8位，当其为0时，电子突触阻态为+1；当其为1时，电子突触阻态为-1。
本发明提供的三值神经网络突触阵列10及三值神经形态计算网络100以概率的形式定时刷新连接处突触权重值，刷新周期与网络仿真精度和输入数据编码形式均有关。虽然在每个特定的时间上看，网络每个节点只能为0、-1、+1，但长时间的统计来看节点取值为相应突触权重的概率函数，若输出为连续的序列，则其累加求和的积分过程最终结果可以还原相应权重存储位数的精度。因此，本发明实施例提供的三值神经形态计算网络100在保持计算精度在可接受范围内的前提下，减少电子突触阻态数量，进而基于静态随机存储器的电子突触物理面积，提高基于忆阻器的电子突触的可靠性、稳定性、记忆时间。
另外，本领域技术人员还可在本发明精神内做其他变化，当然，这些依据本发明精神所做的变化，都应包含在本发明所要求保护的范围之内。

Claims (10)

1.一种三值神经形态计算网络系统，包括：三值神经网络突触阵列以及外围IO；
所述三值神经网络突触阵列包括：多个电子突触及控制电路；其中，所述多个电子突触构成m×n电子突触阵列，其中m、n为大于0的整数，所述多个电子突触中每一电子突触包括一第一连接端与一第二连接端，所述三值神经网络突触阵列每一行包括n个电子突触，该n个电子突触的第一连接端通过字线相互连接，每一列包括m个电子突触，该m个电子突触的第二连接端通过位线相互连接；所述控制电路控制该多个电子突触的阻态；其特征在于，所述电子突触的阻态数目为3；
所述外围IO包括：电子突触调节电路、突触权重存储电路、随机数发生器；其中，所述电子突触调节电路用于将突触权重数据写入网络或对网络权重进行修正；所述突触权重存储电路存储人工神经网络训练的权重值；所述随机数发生器用于产生随机数，并将该随机数与所述突触权重存储电路中的权重值进行对比，从而确定所述电子突触的阻值状态。
2.如权利要求1所述的三值神经形态计算网络系统，其特征在于，所述电子突触由静态随机存储器实现。
3.如权利要求1所述的三值神经形态计算网络系统，其特征在于，所述电子突触由忆阻器实现。
4.如权利要求3所述的三值神经形态计算网络系统，其特征在于，所述忆阻器为flash结构，PCRAM结构，RRAM结构，STT-RAM结构，MRAM结构，CBRAM结构。
5.如权利要求4所述的三值神经形态计算网络系统，其特征在于，所述忆阻器为自旋相变忆阻器，包括：磁固定层、间隔层、磁自由层，所述磁固定层、间隔层以及磁自由层依次层叠设置，所述间隔层设置在所述磁固定层和磁自由层之间，且该间隔层分别与所述磁固定层和磁自由层接触设置，所述间隔层的材料为相变材料；所述三值神经网络突触阵列每一行包括n个相变自旋忆阻器，该n个相变自旋忆阻器的磁固定层通过字线相互连接，每一列包括m个相变自旋忆阻器，该m个相变自旋忆阻器的磁自由层通过位线相互连接。
6.如权利要求5所述的三值神经形态计算网络系统，其特征在于，所述控制电路为一个可编程的皮秒级精度的信号发生器，该信号发生器根据定义的神经网络工作时序产生特定幅值、特定脉宽的电压信号或者电流信号。
7.一种三值神经形态计算网络系统，包括外围IO及三值神经网络突触阵列；
所述外围IO包括外围输入电路、外围输出电路、电子突触调节电路、突触权重存储电路、随机数发生器；所述外围输入电路接收其他神经网络的输出信号，并将其转化为三值信号进入网络；所述外围输出电路将三值神经网络的计算转化为与目标网络相匹配的信号输出；所述电子突触调节电路用于将突触权重数据写入网络或对网络权重进行修正；所述突触权重存储电路存储人工神经网络训练的权重值；所述随机数发生器用于产生随机数，并将该随机数与所述突触权重存储电路中的权重值进行对比，从而确定所述电子突触的阻值状态；
所述三值神经网络突触阵列包括：多个电子突触及控制电路；其中，所述多个电子突触构成m×n电子突触阵列，其中m、n为大于0的整数，所述多个电子突触中每一电子突触包括一第一连接端与一第二连接端，所述三值神经网络突触阵列每一行包括n个电子突触，该n个电子突触的第一连接端通过字线相互连接，每一列包括m个电子突触，该m个电子突触的第二连接端通过位线相互连接；所述控制电路控制该多个电子突触的阻态；所述电子突触的阻态数目为3。
8.如权利要求7所述的三值神经形态计算网络系统，其特征在于，所述外围输入电路进一步包括一输入存储，其他神经网络的输出信号经由该输入存储进入所述外围输入电路，使输入所述外围输入电路的信号有一定字节的缓存；所述外围输出电路进一步包括一输出存储，所述外围输出电路的输出信号经由该输出存储进入其他神经网络，使所述外围输出电路的输出信号有一定字节的缓存。
9.如权利要求7所述的三值神经形态计算网络系统，其特征在于，进一步包括一采样电路，用于实现多位突触权重与三值突触权重之间的转换。
10.如权利要求7所述的三值神经形态计算网络系统，其特征在于，所述随机数发生器将其产生的随机数v与所述突触权重存储电路中的权重值w进行比对，若权重值w低7位小于随机数v，则所述电子突触阻态为0，否则检查权重值第8位，当其为0时，所述电子突触阻态为+1，当其为1时，所述电子突触阻态为-1。
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