CN102971753A - 用于使用stdp 和多巴胺信令的三忆阻器突触的方法和系统 - Google Patents

Abstract

本申请提出了三忆阻器突触的实现，其中，对突触强度的调节是基于尖峰时序相关的可塑性（STDP）和多巴胺信令。

Description

用于使用STDP 和多巴胺信令的三忆阻器突触的方法和系统

技术领域

概括地说，本发明的某些实施例涉及神经系统工程，具体地说，涉及设计支持尖峰时序相关的可塑性（Spike-Timing-Dependent Plasticity，STDP）和多巴胺信令的三忆阻器突触。

背景技术

近年来，神经系统工程已经备受关注。受到具有极好的灵活性和功率效率的生物大脑的启发，可以在很多应用（例如，模式识别、机器学习和运动控制）中使用神经系统。实际的神经系统实现的最大挑战之一是硬件密度。神经元和突触是神经系统的两个基本组件，其数量可能高达数十亿。举例说明，人类大脑大约具有10¹¹个神经元，并且突触的数量要大10³到10⁴倍。

因此，为了实现实际的神经系统，需要突触硬件是非常面积和功率高效的。近年来，已经研究了忆阻器元件以用于实现突触，这是因为忆阻器元件的交叉式架构能够提供非常密集的硬件解决方案。在现有技术中提出了一种采用脉冲宽度调制（PWM）方案的单个忆阻器，以用于实现具有尖峰时序相关的可塑性（STDP）功能的突触。为了得到奖励驱动学习型神经系统，突触权重可能需要由STDP机制和多巴胺信号两者控制。然而，在多巴胺信号控制的情况下，突触实现可能变得非常复杂并且不是面积/功率高效的。

发明内容

本发明的某些实施例提供了一种用于突触前神经元电路与突触后神经元电路之间的连接的突触电路。所述电路通常包括用于调节所述连接的强度的多个忆阻器，其中，后面跟着突触后神经元电路的尖峰的突触前神经元电路的尖峰触发了所述忆阻器中的第一忆阻器的阻抗的减小从而导致所述连接的强度增大，在所述强度增大期间，所述忆阻器中的第二忆阻器连接到所述第一忆阻器，并且在由于所述尖峰而引起的所述强度增大之前，改变了第二忆阻器的阻抗，并且后面跟着突触前神经元电路的另一尖峰的突触后神经元电路的另一尖峰触发了所述第一忆阻器的阻抗的增大从而导致连接的强度减小，在强度减小期间，所述忆阻器中的第三忆阻器连接到所述第一忆阻器，并且在由于所述其它尖峰而引起的所述强度减小之前，改变了所述第三忆阻器的阻抗。

本发明的某些实施例提供了一种用于控制突触前神经元电路与突触后神经元电路之间的突触连接的方法。所述方法通常包括：当所述突触前神经元电路的尖峰后面跟着所述突触后神经元电路的尖峰时，通过减小所述突触连接内的多个忆阻器中的第一忆阻器的阻抗来增大所述连接的强度，其中，在所述强度增大期间，所述忆阻器中的第二忆阻器连接到所述第一忆阻器，并且在由于所述尖峰而引起的所述强度增大之前，改变了所述第二忆阻器的阻抗；以及当所述突触后神经元电路的另一尖峰后面跟着所述突触前神经元电路的另一尖峰时，通过增大所述第一忆阻器的阻抗来减小所述连接的强度，其中，在所述强度减小期间，所述忆阻器中的第三忆阻器连接到所述第一忆阻器，并且在由于所述其它尖峰而引起的所述强度减小之前，改变了所述第三忆阻器的阻抗。

本发明的某些实施例提供了一种用于控制突触前神经元电路与突出后神经元电路之间的突触连接的装置。所述装置通常包括：用于当所述突触前神经元电路的尖峰后面跟着所述突触后神经元电路的尖峰时，通过减小所述突触连接内的多个忆阻器中的第一忆阻器的阻抗来增大所述连接的强度的模块，其中，在所述强度增大期间，所述忆阻器中的第二忆阻器连接到所述第一忆阻器，并且在由于所述尖峰而引起的所述强度增大之前，改变了所述第二忆阻器的阻抗；以及用于当所述突触后神经元电路的另一尖峰后面跟着所述突触前神经元电路的另一尖峰时，通过增大所述第一忆阻器的阻抗来减小所述连接的所述强度的模块，其中，在所述强度减小期间，所述忆阻器中的第三忆阻器连接到所述第一忆阻器，并且在由于所述其它尖峰而引起的所述强度减小之前，改变了所述第三忆阻器的阻抗。

附图说明

为了可以详细地理解本发明的上述特征的方式，针对上面的简要概括参考各个实施例给出了更具体的描述，在附图中对这些实施例中的一些实施例进行了说明。然而，应该注意的是，由于描述可以准许其它等同有效的实施例，因此附图仅示出了本发明的某些典型的实施例，因此不应被认为对其范围进行限制。

图1示出了根据本发明的某些实施例的示例性神经系统。

图2示出了根据本发明的某些实施例作为突触前尖峰（pre-synapticspike）与突触后尖峰（post-synaptic spike）的相对时序的函数的突触权重变化的示例性曲线图。

图3示出了根据本发明的某些实施例的具有资格轨迹（eligibility trace）和末端奖励（distal reward）的突触权重变化的示例。

图4示出了根据本发明的某些实施例的示例性忆阻器结构。

图5示出了根据本发明的某些实施例的忆阻器元件的示例性电流-电压特性。

图6示出了根据本发明的某些实施例用于实现资格轨迹的示例性的基于忆阻器的电路。

图7示出了根据本发明的某些实施例用于突触实现的基于忆阻器的电路的示例。

图8示出了根据本发明的某些实施例的包括三个忆阻器和电流源的突触的示例。

图9示出了根据本发明的某些实施例的包括三个忆阻器和电压源的突触的示例。

图10示出了根据本发明的某些实施例的来自图9的突触的长时程增强（LTP）的示例性时序。

图11示出了根据本发明的某些实施例的来自图9的突触的长时程抑制（LTD）的示例性时序。

图12示出了根据本发明的某些实施例用于实现支持尖峰时序相关的可塑性（STDP）和多巴胺信令的三忆阻器突触的示例性操作。

图12A示出了能够执行图12中所示操作的示例性组件。

图13示出了根据本发明的某些实施例对神经元的阵列进行连接的示例性的三忆阻器突触阵列。

图14示出了根据本发明的某些实施例具有基于三端忆阻器的突触的神经交叉式架构的示例。

具体实施方式

以下参照附图更充分地描述本发明的各个实施例。然而，本发明可以通过许多不同形式来体现，并且不应被理解为受限于贯穿本发明给出的任何具体结构或功能。更确切地说，提供这些实施例，使得本发明将全面且完整，并且将向本领域技术人员充分地传达本发明的范围。基于本文的教导，本领域技术人员应该明白，本发明的范围旨在覆盖本文所披露的公开内容的任何实施例，不论所述实施例是独立于本发明的任何其它实施例而实现还是与之相结合而实现。例如，可以使用本文阐述的任意数量的实施例来实现装置或实施方法。此外，本发明的范围旨在覆盖使用作为本文阐述的公开内容的各个实施例的补充或替代的其它结构、功能或结构与功能所实现的这类装置或方法。应该理解，本文所披露的公开内容的任何实施例可以由权利要求的一个或多个要素来体现。

本文所使用的词语“示例性”是指“用作示例、实例、或例证”。本文描述为“示例性”的任何实施例不一定被解释为比其它实施例更优选或更具优势。

尽管本文描述了特定实施例，但是这些实施例的许多变型和置换也落在本发明的范围内。尽管提到了优选实施例的一些益处和优点，但是本发明的范围并非旨在限于特定的益处、用途或目的。更确切地说，本发明的实施例旨在广泛地适用于不同技术、系统配置、网络和协议，其中一些在附图和下面对优选实施例的描述中以举例说明的方式进行了描述。详细说明和附图仅仅是对本发明的描述而非限制，本发明的范围由所附权利要求及其等价物定义。

示例性的神经系统

图1示出了根据本发明的某些实施例具有多级神经元的示例性神经系统100。神经系统100可以包括一级神经元102，其通过突触连接网络104连接至另一级神经元106。为了简明，图1中仅示出了两级神经元，但是在典型的神经系统中可以存在更多级的神经元。

如图1中所示，级102中的每一个神经元可以接收可以由前一级的多个神经元（图1中未示出）生成的输入信号108。信号108可以表示级102的神经元的输入电流。可以在神经元膜上累积电流以对膜电势进行充电。当膜电势达到阈值时，神经元可以发放（fire）并且生成要传递到下一级神经元（例如，级106）的输出尖峰。

如图1所示，可以通过突触连接网络（或者简称为“突触”）104来实现尖峰从一级神经元到另一级神经元的传递。突触104可以从级102的神经元接收输出信号（即，尖峰），根据可调节的突触权重

（其中，P是在级102的神经元与106的神经元之间的突触连接的总数）来对那些信号进行缩放，并且将缩放后的信号组合为级106中每一个神经元的输入信号。级106中的每一个神经元可以基于相应的组合输入信号来生成输出尖峰110。然后，可以使用另一突触连接网络（图1中未示出）将输出尖峰110传递到另一级神经元。

可以用电路来模拟神经系统100，并且将神经系统100用于广泛应用中，例如，图像和模式识别、机器学习、以及运动控制。神经系统100中的每一个神经元可以实现为神经元电路。被充电至阈值从而发起输出尖峰的神经元膜可以实现为电容器，该电容器对流过它的电流进行积分。

对于某些实施例，可以去掉作为神经元电路的电流积分设备的电容器，并可以在其位置处使用远远更小的忆阻器元件。该方案可以应用于神经元电路以及其中将体积大的电容器用作电流积分器的各种其它应用中。此外，可以基于一个或多个忆阻器元件来实现突触104中的每一个突触，其中，突触权重变化可能与忆阻器阻抗的变化相关。通过使用纳米特征尺寸的忆阻器，可以大大减小神经元电路和突触的面积，这可以使得超大规模神经系统硬件实现方案的实施切实可行。

在训练过程期间对突触网络104的突触权重的调节可以基于尖峰时序相关的可塑性（STDP）。图2示出了根据STDP的作为突触前尖峰与突触后尖峰的相对时序的函数的突触权重变化的示例性曲线图200。如果突触前神经元在突触后神经元之前发放，则可以增大相应的突触权重，如图200的部分202中所示。这种权重增大可以称作突触的长时程增强（LTP）。从曲线部分202可以看出，LTP的量可以根据突触前尖峰时间与突触后尖峰时间之差而大致按指数减小。相反顺序的发放可以减小突触权重，如图200的部分204中所示，从而导致突触的长时程抑制（LTD）。

如图2中所示，突触权重训练曲线可以是不对称的。对于短尖峰间间隔，由曲线部分202表示的LTP权重增量可能更大，但是与LTD权重增量相比可能衰减得更快。当突触前尖峰相对于突触后动作电势在时间上随机出现时，在因果关系窗口之外的LTD的优势可能导致突触的减弱。因此，这些随机事件不会始终对唤起突触起作用。

图3示出了根据本发明的某些实施例的基于具有末端奖励的STDP的突触权重变化的示例。可以经由突触306将突触前神经元302与突触后神经元304相连接。可以用两个变量来描述突触306的状态：突触强度（即，权重）S和对于可塑性而言重要的酶的活性C。

突触前神经元302可以发放尖峰308，其后面可能跟着由突触后神经元304发放的另一尖峰310。在该尖峰形成事件序列之后，可以通过细胞外多巴胺（DA）的尖峰形式传送给予突触连接306的奖励，其中，所述奖励具有与突触前尖峰和突触后尖峰的序列相距1至3秒之间的随机延迟。DA的细胞外浓度随时间的变化可以表示为：

$\stackrel{\·}{D}=-D/{\mathrm{\τ}}_D+\mathrm{DA}\left(t\right),---\left(1\right)$

其中，D是DA的细胞外浓度，τ_D是衰减时间常数，DA(t)模拟了由于多巴胺能神经元的活动而引起的DA的源。来自图3的按指数衰减的曲线312描绘了式（1）所给出的DA的细胞外浓度随时间的变化。

可以由下式给出变量C随时间的变化：

$\stackrel{\·}{C}=-C/{\mathrm{\τ}}_C+\mathrm{STDP}\left(\mathrm{\Δt}\right)\·\mathrm{\δ}(t-t_{\mathrm{pre}/\mathrm{post}}),---\left(2\right)$

其中，τ_C是衰减时间常数，并且δ(t)是狄拉克δ函数。分别在时间t_pre/post处出现的突触前神经元和突触后神经元302-304的发放可以使变量C改变图2所示的量STDP(Δt)，其中Δt＝t_post-t_pre是尖峰间间隔。变量C可以以时间常数τ_C按指数衰减到0，如图3中的曲线314所示。

曲线314的衰减率可以控制可塑性对所延迟的奖励的敏感度。曲线314可以用作突触调整的资格轨迹，这是因为当被DA的细胞外浓度（变量D）选通时，变量C可以允许突触强度S变化。因此，突触强度的变化可以表示成：

$\stackrel{\·}{S}=C\·D.---\left(3\right)$

图3中的曲线316描绘了由式（3）所定义的突触强度的变化。

示例性的忆阻器元件

如前面提到的，可以基于忆阻器元件来实现对神经系统的神经元进行连接的突触。忆阻器有时被称为第四基本无源元件。其小特征尺寸使得忆阻器对于大规模硬件实现非常有吸引力。忆阻器的可能的未来应用可以尤其包括超高密度存储器单元和神经计算。

图4示出了示例性忆阻器元件404的结构400和模型402。忆阻器404可以包括TiO₂的两层薄膜406，其可以被夹在用作接触点的两条纳米线408-410之间。一层（即，层412）可以被掺杂氧空位（oxygen vacancy）并且表现得如半导体一样，而另一个非掺杂层414可以起到如绝缘体的作用。总的忆阻器阻抗R_mem可以取决于两层的边界位置，如：

$R_{\mathrm{mem}}=R_{\mathrm{on}}\frac{W\left(t\right)}{D}+R_{\mathrm{off}}\frac{D-W\left(t\right)}{D},---\left(4\right)$

其中，W是掺杂层412的宽度，D是TiO₂层406的总长度，R_on和R_off分别表示W＝0和W＝D的忆阻器阻抗的极限值。

当电流i随时间通过忆阻器404时，电流可以通过改变掺杂层宽度W来调整忆阻器阻抗，如：

$\frac{d}{\mathrm{dt}}\left(\frac{W}{D}\right)=\frac{\mathrm{dx}}{\mathrm{dt}}=k\·i\left(t\right)\·f\left(x\right),---\left(5\right)$

其中，x=W/D，k=μ_VR_on/D²，f(x)=1-(2x-1)^2P，μ_V表示忆阻器掺杂物迁移率，并且P是函数f(x)的非线性的水平。

一旦电流i在一个方向上（即，从线410到线408）流入忆阻器404，它就可以使掺杂层412的宽度W减小到0，并且可以使忆阻器阻抗饱和达到最大的可能值R_off。当电流i的方向相反（即，从线408到线410）时，掺杂层412可以趋向于占据整个忆阻器宽度D，并且可以达到最小忆阻器阻抗R_on。

模型可以被设计为模拟前面提到的忆阻器行为。图5示出了根据本发明的某些实施例的忆阻器设计的示例性模拟电流-电压（I-V）特性500。从图5可以看出，可以用滞后I-V曲线来描述忆阻器行为。

由于滞后I-V曲线500通过原点，因此如果不存在施加到忆阻器上的电压，则可能不存在流过忆阻器的电流。这暗示忆阻器可以是纯耗散元件。忆阻器电流的增大可以导致忆阻器上的电压也增大，直到达到最小忆阻值R_on为止。然后，忆阻器电流的减小可以导致忆阻器电压也减小，这是因为忆阻值处于恒定且最低的水平。当通过忆阻器的电流在反方向上流动并且增大时，忆阻值可以增大并且忆阻器上的负电压可以增大。当达到最大忆阻值R_off时，在该反方向上流动的忆阻器电流的减小可以导致负的忆阻器电压也减小，如图5中所示。

应当注意到，忆阻器元件通常具有不对称的接通/断开切换行为。接通切换过程涉及将忆阻值减小到最小水平R_on，而断开切换过程涉及将忆阻值增大到最大水平R_off。接通切换可以是快速的，而断开切换可以是缓慢且指数形式的。

使用STDP和多巴胺信令的示例性三忆阻器突触

在本发明中提出了包括多个忆阻器的突触，并且它可以基于前面提到的STDP和多巴胺信令来支持突触强度调节。所述忆阻器中的一个忆阻器可以用于实现LTP资格曲线（R_{C_LTP}忆阻器），而另一个忆阻器可以用于实现LTD资格曲线（R_{C_LTD}忆阻器）。第三忆阻器（R_S忆阻器）可以作为一对神经元之间的、具有取决于忆阻值的可变强度的突触连接而进行操作。通过在多巴胺（DA）信号较高时将忆阻器R_{C_LTP}（或忆阻器R_{C_LTD}）与忆阻器R_S相连接，可以将资格变量值有效地复制给突触。此外，在衰减阶段期间，资格忆阻器R_{C_LTP}和R_{C_LTD}可以是断开切换的，并且生成具有较大时间常数的按指数衰减的资格曲线。针对突触实现所提出的方法可以是既面积高效又功率高效的。

图6示出了根据本发明的某些实施例用于实现资格轨迹的具有忆阻器元件602的示例性电路600。在LTP/LTD的初始阶段期间，可以生成信号Φ_LTP/LTD的尖峰608，并且可以接通开关604₁-604₂。因此，在尖峰608期间，电流可以在方向614上流过忆阻器604，并且忆阻器602的忆阻值612可以急剧地向最小R_on值减小（即，可能执行接通切换）。

另一方面，在衰减阶段期间，可以生成信号Φ_dk的尖峰610，并且可以接通开关606₁-606₂。同时，信号Φ_LTP/HTD可以等于逻辑“0”，并且可以断开开关604₁-604₂。在尖峰610期间，电流可以在与方向614相反的方向616上流过忆阻器604，并且忆阻值612可以以较大的时间常数缓慢地并且按指数增大，如图6中所示（即，可能执行断开切换）。

通过将来自图6的忆阻值曲线612与来自图3的资格轨迹314进行比较，可以看到，忆阻值的变化可以与资格轨迹（即，突触强度）成反比例。由于忆阻值612可以对应于突触阻抗（其中，该突触阻抗是突触强度的倒数），所以曲线612可以直接模拟资格轨迹314，并且单个忆阻器元件可以用于生成突触连接的一条资格轨迹（即，LTP或LTD资格轨迹）。

图7示出了根据本发明的某些实施例可以用于突触实现的基于忆阻器的电路的示例。具体地，来自图7A的电路702可以包括与电压源710并联的两个串联忆阻器706-708，并且来自图7B的电路704可以包括与恒流源718串联的两个并联忆阻器714-716。两个电路702和704的忆阻值R_S可以与相应的突触强度有关，同时这两个电路中的忆阻值R_C的变化可以生成突触的资格曲线。开关712和720可以受到脉冲宽度调制（PWM）信号控制，该脉冲宽度调制（PWM）信号可以表示在突触前尖峰/突触后尖峰后面的DA浓度的变化（在电路702和704中的DA_pwm信号）。

在电路702中，当生成DA_pwm信号的脉冲时，与突触强度变化有关的忆阻值708变化可以与流过电路702的电流成正比：

${\stackrel{\·}{R}}_S\∝I\·\mathrm{DA}\_\mathrm{pwm},---\left(6\right)$

其中，

如果R_C>>R_S，则 $I=\frac{V}{R_C+R_S}\≅\frac{V}{R_C}---\left(7\right)$

在将式（7）代入式（6）之后，突触强度的变化可以表示为：

${\stackrel{\·}{R}}_S\∝\frac{1}{R_C}\·\mathrm{DA}\_\mathrm{pwm}.---\left(8\right)$

式（8）可以对应于由式（3）定义的突触强度的变化，其中，忆阻值706随时间而变化的倒数（即，曲线1/R_C(t)）可以表示资格轨迹。

在电路704中，与突触强度的变化有关的忆阻值716的变化可以表示为：

${\stackrel{\·}{R}}_S\∝I_S\·\mathrm{DA}\_\mathrm{pwm},---\left(9\right)$

其中，

如果R_C<<R_S，则 $I_S=\frac{I\&CenterDot;R_C}{R_C+R_S}\&cong;\frac{R_C}{R_S}I---\left(10\right)$

在将式（10）代入式（9）之后，突触强度的变化可以表示为：

${\stackrel{\&CenterDot;}{R}}_S\&Proportional;R_C\&CenterDot;\mathrm{DA}\_\mathrm{pwm},---\left(11\right)$

式（11）可以对应于由式（3）所定义的突触强度的改变，其中，忆阻值714随时间的变化（即，曲线R_C(t)）可以表示资格轨迹。

图8示出了根据本发明的某些实施例对突触前神经元802和突触后神经元804进行连接的突触800的所提出的硬件实现。突触前神经元802可以通过突触800将突触前尖峰信号806传输给输入电流808，并且传输给突触后神经元804。如果输入电流808导致神经元的膜电势大于阈值，则神经元804可以生成突触后尖峰810，其中，输入电流808的水平可以取决于突触800的强度。

此外，神经元802可以生成基于PWM的信号812以用于触发突触800的LTP，并且神经元804可以生成基于PWM的信号814以用于触发突触800的LTD。神经元802还可以生成基于PWM的信号816以用于触发与神经元802相连接的突触（图8中未示出）的LTD，并且神经元804可以生成基于PWM的信号818以用于触发与神经元804相连接的另一个突触（图8中未示出）的LTD。

根据来自图7B的电路704，可以基于忆阻器的并联（随后可以将其串联到电流源）来实现突触800。图8中示出的忆阻器820可以用于生成突触800的LTP的资格轨迹，并且忆阻器822可以用于生成突触800的LTD的资格轨迹。另一方面，突触强度的变化可以基于调整忆阻器824的忆阻值R_S。

应当注意，忆阻器820-822可以具有相对于忆阻值R_S的小忆阻值。小忆阻器820-822可以分流从忆阻器824流出的电流，就功率损耗方面而言这可能不是高效的。此外，在生成LTP和LTD资格轨迹期间，小忆阻器820-822可以以较小的时间常数接通切换到其相应的最小阻抗。因此，LTP和LTD资格轨迹的衰减可能太快并且可能不是按指数的。此外，突触800可以包括分别针对LTP和LTD的两个电流源826和828，由于多个突触不能共享这些电流源，所以这可能不是面积高效的解决方案。

图9示出了根据本发明的某些实施例的对突触前神经元902和突触后神经元904进行连接的突触900的所提出的硬件实现。突触前神经元902可以通过突触900将突触前尖峰信号906传输给输入电流908，并且传输给突触后神经元904。如果输入电流908导致神经元的膜电势大于阈值，则神经元904可以生成突触后尖峰910，其中，输入电流908的水平可以取决于突触900的强度。

此外，神经元902可以生成基于PWM的信号912以用于触发突触900的LTP，并且神经元904可以生成基于PWM的信号914以用于触发突触900的LTD。神经元902还可以生成基于PWM的信号916以用于触发与神经元902相连接的突触（图9中未示出）的LTD，并且神经元904可以生成基于PWM的信号918以用于触发与神经元904相连接的另一个突触（图9中未示出）的LTD。

根据图7A中所示的电路702，可以基于忆阻器的串联（随后可以将其并联到电压源）来实现突触900。图9中所示的忆阻器920可以用于生成突触900的LTP的资格轨迹，而忆阻器922可以用于生成突触900的LTD的另一条资格轨迹。另一个方面，突触强度的调整可以基于忆阻器924的忆阻值R_S的变化。从图9可以看出，当激活突触900中的合适开关时，可以串联忆阻器920和924。这对于忆阻器922和924来说也是成立的。

应当注意，忆阻器920-922可以具有相对于忆阻器924的大忆阻值。大忆阻值920-922可以限制流过忆阻器924的电流，其可以是功率高效的。另外，为了生成LTP和LTD资格轨迹，大忆阻器920-922可以以较大时间常数断开切换到其相应的最大阻抗。因此，资格轨迹的衰减可以是如期望的那样缓慢并且按指数的。此外，可以在多个突触电路之间共享针对LTD所采用的电压源926和针对LTP所采用的电压源928，其可以为突触网络（例如，来自图1的突触网络104）提供面积效率。因此，与图8中所示的突触实现800相比，来自图9的突触实现900因为功率和面积优势而可能是优选的突触实现。

图10示出了根据本发明的某些实施例的突触900的LTP的示例性时序。一旦神经元膜电势达到其阈值水平，神经元902就可以生成突触前尖峰信号906的尖峰1004（时间帧1000的通信阶段1002）。该尖峰1004和通信阶段1002期间所生成的脉冲Φ_comm可以接通开关930-932。然后，电流可以流过忆阻器924，其可以有助于生成突触后神经元904的输入电流908（即，可以将尖峰1004传输给突触后神经元904）。在通信阶段1002期间，忆阻器924上的电压可以低于忆阻器的阈值水平，并且忆阻值R_S可以不改变。如图10中所示，在通信阶段1002期间，忆阻值R_S可以具有最大值R_{S_off}。

通信阶段1002后面可能跟着与忆阻器920相关联的增强阶段1006（即，LTP资格轨迹的增强阶段）。可以生成PWM LTP信号912的脉冲1008，然后可以接通开关934。由于突触后神经元904可能还没有形成尖峰（即，神经元904的膜电势可能仍然低于其阈值水平），所以与突触后尖峰信号910相对应的来自图9的变量Sspk2的状态可能较低，并且开关936可能是断开的。因此，可能不存在流过忆阻器920的电流，并且其忆阻值R_{C_LTP}可以仍然等于最大值R_{C_off}，如图10中所示。

一旦神经元膜电势达到其阈值水平（通信阶段1012），神经元904就可以生成突触后尖峰信号910的尖峰1010。可以通过与神经元904相连接的突触（图9中未示出）将尖峰1010传输给另一个神经元（即，传输给神经元904的突触后神经元）。此外，尖峰1010可以改变变量Sspk2的状态以用于增强（potentiate）忆阻器920和924两者。例如，尖峰1010可以接通开关936，其可能最终导致在LTP资格轨迹的另一个增强阶段期间，忆阻器920上的电压降大于阈值水平，并且忆阻值R_{C_LTP}可能开始变化。

在LTP资格轨迹的增强阶段1014期间，尖峰1010后面可以跟着PWMLTP信号912的另一个脉冲1016。脉冲1016可以导致开关934接通，并且忆阻器920上的电压降现在可以等于2·V_dd，如图10中的电路1018所示。该电压降可以大于忆阻器920的阈值水平，并且流过忆阻器920的电流可以导致在阶段1014期间忆阻值R_{C_LTP}从R_{C_off}值急剧地减小。如图10中所示，忆阻值R_{C_LTP}可以持续减小，直到PWM LTP信号再次变成等于逻辑“0”为止。然后，可以断开开关934，忆阻器920可以处于开路，并且忆阻值R_{C_LTP}可以维持在增强阶段1014期间所达到的值1020。

当忆阻值R_{C_LTP}的断开切换可能发生时，在阶段1022期间，LTP资格轨迹的衰减可能出现。在衰减阶段1022期间，脉冲Φ_dk可以接通开关942和944，并且忆阻器920可以是图10中所示的闭合电路1024的一部分。由于忆阻器920的时间常数可能较大（即，由于相对较大的忆阻值R_{C_LTP}和相对较小的电压V_dk而引起流过忆阻器920的电流可能较小），因此忆阻值R_{C_LTP}可能缓慢地并且按指数持续增大。从图10可以看出，在突触后尖峰1010之后开始的忆阻值R_{C_LTP}的调整的倒数可以表示LTP资格轨迹。

可以用基于PWM的信号DA_pwm的脉冲1026来模拟响应于突触前尖峰和突触后尖峰序列1004和1010而发生的DA的细胞外浓度的变化。在与忆阻器924的接通切换相关联的阶段1028期间（即，突触900的LTP），脉冲1026可能出现。如图9中所示，该脉冲可以接通连接忆阻器920和924的开关946。同时，在LTP阶段1028期间生成的脉冲Φ_{S_LTP}可以接通开关948和950。然后，可以形成包括图10中所示的忆阻器924的闭合电路1030，并且流过串联的忆阻器920和924的电流可能导致忆阻值R_S从其最大值R_{S_off}下降（即，突触900的LTP可能出现）。

基于对图10的分析可以看出，图9中所示的突触的所提出的实现可以用多巴胺信令来支持LTP。还应当注意，在LTP阶段1028期间，忆阻器920上的电压降可以低于忆阻器的阈值水平，并且忆阻值R_{C_LTP}可以维持其在衰减阶段1022期间所达到的值1032。

图11示出了根据本发明的某些实施例的来自图9的突触900的LTD的示例性时序。在时间帧1100的通信阶段1102期间，突触后神经元904可以生成突触后尖峰信号910的尖峰1104。可以通过与神经元904相连接的突触（图9中未示出）将尖峰1104传输给另一个神经元（即，传输给神经元904的突触后神经元）。突触900的所有忆阻器920-924可以处于开路，没有电流流过忆阻器920-924，并且忆阻器920-924的忆阻值在通信阶段1102期间可以不改变。

通信阶段1102后面可以跟着与忆阻器922相关联的LTD阶段1106（即，LTD资格轨迹的抑制阶段）。可以生成PWM LTD信号914的脉冲1108，然后可以接通开关952。由于突触前神经元902可能还没有形成尖峰（即，神经元902的膜电势可能仍然低于其阈值水平），所以与突触前尖峰信号906相对应的、来自图9的变量Sspk1的状态可能较低，并且开关954可能是断开的。因此，可能不存在流过忆阻器922的电流，并且其忆阻值R_{C_LTD}可以仍然等于最大值R_{C_off}，如图11中所示。

一旦神经元膜电势达到其阈值水平，神经元902就可以生成突触前尖峰信号906的尖峰1110（通信阶段1112），然后可以通过突触900将其传输给突触后神经元904。尖峰1110和在通信阶段1112所生成的脉冲Φ_comm可以接通开关930-932。然后，电流可以流过忆阻器924，其可以有助于生成突触后神经元904的输入电流908。在通信阶段1112期间，忆阻器924上的电压可能低于忆阻器的阈值水平，并且忆阻值R_S可能不改变。此外，尖峰1110可以改变变量Sspk1的状态，其可以接通开关954。这可能最终导致在PMW LTD信号914的另一个脉冲期间可以开始生成LTD资格轨迹，这是因为忆阻器922上的电压降可能大于阈值水平。

在与LTD资格轨迹的起点有关的阶段1114期间，PWM LTD信号914的另一个脉冲（即，脉冲1116）可能出现。脉冲1116可以导致开关952接通，并且忆阻器922上的电压降现在可以等于2·V_dd，如图11中的电路1118所示。该电压降可能大于忆阻器922的阈值水平，并且流过忆阻器922的电流可能导致忆阻值R_{C_LTD}从R_{C_off}值急剧地减小。如图11中所示，忆阻值R_{C_LTD}可能持续减小，直到PWM LTD信号再次变为等于逻辑“0”为止。然后，可以断开开关952，忆阻器922可以处于开路，并且忆阻值R_{C_LTD}可以维持在阶段1114期间所达到的值1120。

当可以执行忆阻值R_{C_LTD}的断开切换时，在阶段1122期间LTD资格轨迹的衰减可能出现。在衰减阶段1122期间，脉冲Φ_dk可以接通开关960-962，并且忆阻器922可以是图11中所示的闭合电路1124的一部分。由于忆阻器922的时间常数可能较大（即，由于相对较大的忆阻值R_{C_LTD}和相对较小的电压V_dk而引起流过忆阻器922的电流可能较小），所以忆阻值R_{C_LTD}可以缓慢地并且按指数增大。从图11可以看出，在突触后尖峰和突触前尖峰序列1102和1110之后开始的忆阻值R_{C_LTD}的调整的倒数可以表示LTD资格轨迹。

可以用基于PWM的信号DA_pwm的脉冲1126模拟响应于突触后尖峰和突触前尖峰序列1104和1110而发生的DA的细胞外浓度的变化。在与忆阻器924的断开切换相关联的阶段1128期间（即，突触900的LTD），脉冲1126可能出现，并且该脉冲可以接通连接忆阻器922和924的开关964。同时，在LTD阶段1128期间所生成的脉冲Φ_{S_LTD}可以接通开关966和968。然后，可以形成图11中所示的包括忆阻器924的闭合电路1130，并且流过串联的忆阻器922和924的电流可能导致忆阻值R_S增大（即，突触900的LTD可能出现）。还应该注意到，在LTD阶段1128期间，忆阻器922上的电压降可能低于忆阻器的阈值水平，并且忆阻值R_{C_LTD}可以维持其在衰减阶段1122期间所达到的值1132。

基于对图11的分析，能够得出以下结论：来自图9的突触的所提出的实现可以用多巴胺信令来支持LTD。因此，根据来自图10-图11的时序图，包括三个忆阻器的突触900可以用多巴胺信令来有效地支持基于STDP的强度调节。

图12示出了根据本发明的某些实施例用于控制在突触前神经元电路902与突触后神经元电路904之间的所提出的三忆阻器突触连接900的示例性操作1200。在1202处，当突触后神经元电路的尖峰跟在突触前神经元电路的尖峰后面时，可以通过减小突触连接内的多个忆阻器中的第一忆阻器的阻抗，来增大连接的强度。在强度增大期间，可以将所述忆阻器中的第二忆阻器连接到第一忆阻器，并且在由于尖峰而引起强度增大之前，可以改变第二忆阻器的阻抗。在1204处，当突触前神经元电路的另一尖峰跟在突触后神经元电路的另一尖峰后面时，可以通过增大第一忆阻器的阻抗来减小连接的强度。在强度减小期间，可以将所述忆阻器中的第三忆阻器连接到第一忆阻器，并且在由于其它尖峰而引起强度减小之前，可以改变第三忆阻器的阻抗。

示例性的三忆阻器突触阵列

来自上述内容的三忆阻器突触可以用于连接神经元阵列，如图13中所示。阵列1300中的每个神经元可以包括树突驱动器（dendrite driver）1302、神经元胞体（neuron soma）1304以及轴突驱动器（axon driver）1306。如图13中所示，可以将树突驱动器1302连接到神经元胞体1304，并且可以在另一端上将该神经元胞体与轴突驱动器1306接合。

包括三个忆阻器1320-1324的突触1308（其可以与来自图9的突触900相对应）可以将突触前神经元1310与突触后神经元1312相连接。可以通过忆阻器1320将神经元1310内的轴突驱动器的输出1314连接到神经元1312内的树突驱动器的输入1326。该连接可以提供突触1308的LTP资格轨迹的生成。

突触1308的强度可能与用于将神经元1310内的轴突驱动器的输出1316连接到神经元1312内的树突驱动器的输入1328的忆阻器1322的忆阻值R_S有关。在突触1308的LTP期间，在生成LTP资格轨迹之后，忆阻器1322的忆阻值R_S可能减小，并且神经元1310和1312之间的突触连接可能更强。

为了生成突触1308的LTD资格轨迹，可以通过忆阻器1324将神经元1310内的轴突驱动器的输出1318连接到神经元1312内的树突驱动器的输入1330。在突触1308的LTD期间，在生成LTD资格轨迹之后，忆阻器1322的忆阻值R_S可能增大，并且神经元1310和1312之间的突触连接可能更弱。

图14A示出了示例性的交叉式架构1400，其中，可以经由三忆阻器突触1402有效地连接神经元阵列。可以将神经元（图14中未示出）所生成的尖峰1404传输给突触忆阻器1406，然后传输给突触忆阻器1408、突触忆阻器1410以及突触忆阻器1412。然而，可能将该尖峰信息错误地传送给忆阻器1414和1416（即，与LTD或LTP资格轨迹相关联的忆阻器），并且随后返回到生成尖峰1404的同一神经元。

为了消除交叉式神经架构中的可能的错误路径，可以用三端忆阻器1420替换图14B中所示的两端忆阻器1418。忆阻器1420的一对二极管1422可以控制流过忆阻器的电流的方向，并且可以阻止电流在非期望的方向上流动。在本发明的优选实施例中，可以逐行地执行对神经交叉式架构中的三端忆阻器的忆阻值R_S的更新（即，突触强度的调整），而不是调整位于神经交叉式架构的相同列中的突触的强度。

本发明提出了针对STDP和多巴胺信令的三忆阻器突触的硬件实现。由于适当选择的忆阻值和在衰减阶段期间忆阻器上的低电压降，因此LTD和LTP资格轨迹可能缓慢地并且按指数衰减。该方法也可以是功率高效的。此外，由于没有采用RC网络/计数器（即，可以避免大体积的电容器用于模拟缓慢衰减的曲线），因此所提出的三忆阻器突触的实现可以是面积高效的。此外，突触忆阻器与多个突触所共享的电压源的串联可以允许面积高效的神经交叉式架构。所提出的神经交叉式架构可以包括使该解决方案功率高效的简单逻辑。

可以由能够执行相应功能的任何适合模块来执行上述方法的各种操作。所述模块可以包括各种硬件和/或软件组件和/或模块，其包括但不限于电路、专用集成电路（ASIC）或者处理器。通常，在存在附图中所示的操作的情况下，那些操作可以具有带有相似编号的相应的配对功能模块组件。例如，图12中所示的操作1200对应于图12A中所示的组件1200A。

如本文所使用的，术语“确定”涵盖了各种各样的动作。例如，“确定”可以包括计算、运算、处理、推导、调查、查找（例如，在表格、数据库或其它数据结构中查找）、查明等。另外，“确定”可以包括接收（例如，接收信息）、访问（例如，访问存储器中的数据）等。此外，“确定”可以包括解析、选择、挑选、建立等。

如本文所使用的，提到一列项目中的“至少一个”的短语指的是那些项目的任何组合，其包括单个要素。举一个例子，“a、b、或c中的至少一个”旨在涵盖：a、b、c、a-b、a-c、b-c、和/或a-b-c。

可以用被设计为执行本文所描述的功能的通用处理器、数字信号处理器（DSP）、专用集成电路（ASIC）、现场可编程门阵列信号（FPGA）或其它可编程逻辑器件（PLD）、分立门或晶体管逻辑、分立硬件组件或者其任意组合，来实现或执行结合本发明所描述的各种示意性的逻辑块、模块和电路。通用处理器可以是微处理器，或者该处理器可以是任何市场上可以买到的处理器、控制器、微控制器或者状态机。处理器也可以实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器与DSP内核相结合或者任何其它这类配置。

结合本发明所描述的方法或者算法的步骤可以直接用硬件、由处理器执行的软件模块或两者的结合来体现。软件模块可以位于本领域中已知的任何形式的存储介质中。可以使用的存储介质的一些示例包括：随机存取存储器（RAM）、只读存储器（ROM）、闪存、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动磁盘、CD-ROM等。软件模块可以包括单个指令或多个指令，并且可以分布在多个不同代码段上、不同的程序上以及多个存储介质上。可以将存储介质耦合到处理器，使得该处理器能够从该存储介质读取信息，并且向该存储介质写入信息。可替换地，存储介质可以是处理器的组成部分。

本文所公开的方法包括用于实现所描述的方法的一个或多个步骤或动作。在不脱离权利要求的范围的情况下，方法步骤和/或动作可以彼此互换。换句话说，除非指明了步骤或动作的具体顺序，否则在不脱离权利要求的范围的情况下，可以修改具体步骤和/或动作的顺序和/或使用。

所描述的功能可以以硬件、软件、固件或其任意组合来实现。如果以软件实现，则所述功能可以作为一个或多个指令存储在计算机可读介质上。存储介质可以是能够由计算机访问的任何可用介质。举例说明而非限制性地，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储器、磁盘存储器或其它磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并且能够由计算机访问的任何其它介质。本文使用的磁盘和光盘包括压缩光盘（CD）、激光光盘、光盘、数字多功能光盘（DVD）、软盘以及蓝光

光盘，其中，磁盘通常磁性地复制数据，而光盘用激光光学地复制数据。

因此，某些实施例可以包括用于执行本文所提出的操作的计算机程序产品。例如，这样的计算机程序产品可以包括其上存储（和/或编码）有指令的计算机可读介质，所述指令可以由一个或多个处理器执行，以执行本文所描述的操作。对于某些实施例，计算机程序产品可以包括封装材料。

软件或指令也可以通过传输介质进行传输。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线（DSL）或者无线技术（例如，红外线、无线电和微波）从网站、服务器或其它远程源发送软件，则同轴电缆、光纤电缆、双绞线、DSL或者无线技术（例如，红外线、无线电和微波）包括在传输介质的定义中。

此外，应当明白，可以由用户终端和/或基站视情况下载和/或以其它方式获取用于执行本文所描述的方法和技术的模块和/或其它适当的单元。例如，可以将这样的设备耦合到服务器，以便于对用于执行本文所描述的方法的模块的传送。或者，可以经由存储模块（例如，RAM、ROM、诸如压缩光盘（CD）或软盘的物理存储介质等）来提供本文所描述的各种方法，使得在将存储模块耦合到或提供给设备以后，用户终端和/或基站能够获得所述各种方法。此外，可以采用用于将本文所描述的方法和技术提供给设备的任何其它合适的技术。

应当理解，权利要求不限于上述精确的配置和组件。在不脱离权利要求的范围的情况下，可以在上述方法和装置的布置、操作和细节中做出各种修改、变化和改变。尽管前述内容针对本发明的实施例，但是在不脱离其基本范围的情况下可以设想本发明的其它和进一步的实施例，并且其范围是由后面的权利要求确定的。

Claims (27)

1.一种用于突触前神经元电路和突触后神经元电路之间的连接的突触电路，包括：

多个忆阻器，其用于调节所述连接的强度，其中，

后面跟着所述突触后神经元电路的尖峰的所述突触前神经元电路的尖峰触发了所述忆阻器中的第一忆阻器的阻抗的减小从而导致所述连接的强度增大，在所述强度增大期间所述忆阻器中的第二忆阻器连接到所述第一忆阻器，并且在由于所述尖峰而引起的所述强度增大之前，改变了所述第二忆阻器的阻抗，以及，

后面跟着所述突触前神经元电路的另一尖峰的所述突触后神经元电路的另一尖峰触发了所述第一忆阻器的阻抗的增大从而导致所述连接的强度减小，在所述强度减小期间所述忆阻器中的第三忆阻器连接到所述第一忆阻器，并且在由于所述其它尖峰而引起的所述强度减小之前，改变了所述第三忆阻器的阻抗。

2.如权利要求1所述的电路，其中，

在由于信号脉冲而引起的所述强度增大期间，所述第一忆阻器与所述第二忆阻器串联连接，其中，所述信号脉冲被输入到所述突触电路并且基于所述尖峰而生成，

当电流流过所述第一忆阻器和所述第二忆阻器时，所述第一忆阻器的所述阻抗减小，以及，

所述第一忆阻器和所述第二忆阻器的所述串联连接上的电压降在所述电流流动期间是恒定的并且基于电压源。

3.如权利要求2所述的电路，其中，所述突触电路与一个或多个其它突触电路共享相同的电压源。

4.如权利要求1所述的电路，其中：

在由于信号脉冲而引起的所述强度减小期间，所述第一忆阻器与所述第三忆阻器串联连接，其中，所述信号脉冲被输入到所述突触电路并且基于所述其它尖峰而生成，

当电流流过所述第一忆阻器和所述第三忆阻器时，所述第一忆阻器的所述阻抗增大，以及

所述第一忆阻器和所述第三忆阻器的所述串联连接上的电压降在所述电流流动期间是恒定的并且基于电压源。

5.如权利要求1所述的电路，其中：

在所述强度增大期间，所述第一忆阻器与所述第二忆阻器并联连接，以及，

所述第一忆阻器和所述第二忆阻器的所述并联连接由于信号脉冲而与恒流源串联连接，其中所述信号脉冲被输入到所述突触电路并且基于所述尖峰而生成。

6.如权利要求1所述的电路，其中：

在所述强度减小期间，所述第一忆阻器与所述第三忆阻器并联连接，以及，

所述第一忆阻器和所述第三忆阻器的所述并联连接由于信号脉冲而与恒流源串联连接，其中所述信号脉冲被输入到所述突触电路并且基于所述其它尖峰而生成。

7.如权利要求1所述的电路，其中，在所述强度减小之前，所述第二忆阻器的所述阻抗是以较大的时间常数按指数变化的。

8.如权利要求1所述的电路，其中，在所述强度增大之前，所述第三忆阻器的所述阻抗是以较大的时间常数按指数变化的。

9.如权利要求1所述的电路，还包括：

一对二极管，其连接到所述忆阻器中的每一个忆阻器，以用于控制流过所述忆阻器的电流的方向。

10.一种用于控制突触前神经元电路与突触后神经元电路之间的突触连接的方法，包括：

当所述突触前神经元电路的尖峰后面跟着所述突触后神经元电路的尖峰时，通过减小所述突触连接内的多个忆阻器中的第一忆阻器的阻抗来增大所述连接的强度，

其中，在所述强度增大期间，所述忆阻器中的第二忆阻器连接到所述第一忆阻器，并且在由于所述尖峰而引起的所述强度增大之前，改变了所述第二忆阻器的阻抗；以及

当所述突触后神经元电路的另一尖峰后面跟着所述突触前神经元电路的另一尖峰时，通过增大所述第一忆阻器的阻抗来减小所述连接的所述强度，

其中，在所述强度减小期间，所述忆阻器中的第三忆阻器连接到所述第一忆阻器，并且在由于所述其它尖峰而引起的所述强度减小之前，改变了所述第三忆阻器的阻抗。

11.如权利要求10所述的方法，其中：

在由于信号脉冲而引起的所述强度增大期间，所述第一忆阻器与所述第二忆阻器串联连接，其中所述信号脉冲被输入到所述突触电路并且基于所述尖峰而生成，

当电流流过所述第一忆阻器和所述第二忆阻器时，所述第一忆阻器的所述阻抗减小，以及

所述第一忆阻器和所述第二忆阻器的所述串联连接上的电压降在所述电流流动期间是恒定的并且基于电压源。

12.如权利要求11所述的方法，其中，所述突触电路与一个或多个其它突触电路共享相同的电压源。

13.如权利要求10所述的方法，其中：

在由于信号脉冲而引起的所述强度减小期间，所述第一忆阻器与所述第三忆阻器串联连接，其中所述信号脉冲被输入到所述突触电路并且基于所述其它尖峰而生成，

当电流流过所述第一忆阻器和所述第三忆阻器时，所述第一忆阻器的所述阻抗增大，以及

所述第一忆阻器和所述第三忆阻器的所述串联连接上的电压降在所述电流流动期间是恒定的并且基于电压源。

14.如权利要求10所述的方法，其中：

在所述强度增大期间，所述第一忆阻器与所述第二忆阻器并联连接，以及，

所述第一忆阻器和所述第二忆阻器的所述并联连接由于信号脉冲而与恒流源串联连接，其中所述信号脉冲被输入到所述突触电路并且基于所述尖峰而生成。

15.如权利要求10所述的方法，其中：

在所述强度减小期间，所述第一忆阻器与所述第三忆阻器并联连接，以及，

所述第一忆阻器和所述第三忆阻器的所述并联连接由于信号脉冲而与恒流源串联连接，其中所述信号脉冲被输入到所述突触电路并且基于所述其它尖峰而生成。

16.如权利要求10所述的方法，其中，在所述强度减小之前，所述第二忆阻器的所述阻抗是以较大的时间常数按指数变化的。

17.如权利要求10所述的方法，其中，在所述强度增大之前，所述第三忆阻器的所述阻抗是以较大的时间常数按指数变化的。

18.如权利要求10所述的方法，还包括：

将一对二极管连接到所述忆阻器中的每一个忆阻器，以用于控制流过所述忆阻器的电流的方向。

19.一种用于控制突触前神经元电路与突出后神经元电路之间的突触连接的装置，包括：

用于当所述突触前神经元电路的尖峰后面跟着所述突触后神经元电路的尖峰时，通过减小所述突触连接内的多个忆阻器中的第一忆阻器的阻抗来增大所述连接的强度的模块，

其中，在所述强度增大期间，所述忆阻器中的第二忆阻器连接到所述第一忆阻器，并且在由于所述尖峰而引起的所述强度增大之前，改变了所述第二忆阻器的阻抗；以及

用于当所述突触后神经元电路的另一尖峰后面跟着所述突触前神经元电路的另一尖峰时，通过增大所述第一忆阻器的阻抗来减小所述连接的所述强度的模块，

其中，在所述强度减小期间，所述忆阻器中的第三忆阻器连接到所述第一忆阻器，并且在由于所述其它尖峰而引起的所述强度减小之前，改变了所述第三忆阻器的阻抗。

20.如权利要求19所述的装置，其中：

在由于信号脉冲而引起的所述强度增大期间，所述第一忆阻器与所述第二忆阻器串联连接，其中所述信号脉冲被输入到所述突触电路并且基于所述尖峰而生成，

当电流流过所述第一忆阻器和所述第二忆阻器时，所述第一忆阻器的所述阻抗减小，以及

所述第一忆阻器和所述第二忆阻器的所述串联连接上的电压降在所述电流流动期间是恒定的并且基于电压源。

21.如权利要求20所述的装置，其中，所述突触电路与一个或多个其它突触电路共享相同的电压源。

22.如权利要求19所述的装置，其中：

在由于信号脉冲而引起的所述强度减小期间，所述第一忆阻器与所述第三忆阻器串联连接，其中所述信号脉冲被输入到所述突触电路并且基于所述其它尖峰而生成，

当电流流过所述第一忆阻器和所述第三忆阻器时，所述第一忆阻器的所述阻抗增大，以及

所述第一忆阻器和所述第三忆阻器的所述串联连接上的电压降在所述电流流动期间是恒定的并且基于电压源。

23.如权利要求19所述的装置，其中：

在所述强度增大期间，所述第一忆阻器与所述第二忆阻器并联连接，以及

所述第一忆阻器和所述第二忆阻器的所述并联连接由于信号脉冲而与恒流源串联连接，其中所述信号脉冲被输入到所述突触电路并且基于所述尖峰而生成。

24.如权利要求19所述的装置，其中：

在所述强度减小期间，所述第一忆阻器与所述第三忆阻器并联连接，以及

所述第一忆阻器和所述第三忆阻器的所述并联连接由于信号脉冲而与恒流源串联连接，其中所述信号脉冲被输入到所述突触电路并且基于所述其它尖峰而生成。

25.如权利要求19所述的装置，其中，在所述强度减小之前，所述第二忆阻器的所述阻抗是以较大的时间常数按指数变化的。

26.如权利要求19所述的装置，其中，在所述强度增大之前，所述第三忆阻器的所述阻抗是以较大的时间常数按指数变化的。

27.如权利要求19所述的装置，还包括：

用于将一对二极管连接到所述忆阻器中的每一个忆阻器以用于控制流过所述忆阻器的电流的方向的模块。

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