KR101432202B1 - Ｓｔｄｐ 및 도파민 시그널을 갖는 3―멤리스터 시냅스에 대한 방법들 및 시스템들 - Google Patents

Ｓｔｄｐ 및 도파민 시그널을 갖는 3―멤리스터 시냅스에 대한 방법들 및 시스템들 Download PDF

Info

Publication number
KR101432202B1
KR101432202B1 KR1020137003155A KR20137003155A KR101432202B1 KR 101432202 B1 KR101432202 B1 KR 101432202B1 KR 1020137003155 A KR1020137003155 A KR 1020137003155A KR 20137003155 A KR20137003155 A KR 20137003155A KR 101432202 B1 KR101432202 B1 KR 101432202B1
Authority
KR
South Korea
Prior art keywords
memristor
synapse
connection
memristors
synaptic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020137003155A
Other languages
English (en)
Other versions
KR20130036318A (ko
Inventor
이 탕
제프리 에이. 레빈
블라디미르 아파린
벤카트 랑안
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20130036318A publication Critical patent/KR20130036318A/ko
Application granted granted Critical
Publication of KR101432202B1 publication Critical patent/KR101432202B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G06N3/088—Non-supervised learning, e.g. competitive learning

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • General Health & Medical Sciences (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Computational Linguistics (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Artificial Intelligence (AREA)
  • Neurology (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 3-멤리스터 시냅스의 구현을 제안하고, 여기서 시냅스 세기의 조절은 도파민 시그널링을 갖는 STDP(Spike-Timing-Dependent Plasticity)에 기초한다.

Description

ＳＴＤＰ 및 도파민 시그널을 갖는 3―멤리스터 시냅스에 대한 방법들 및 시스템들{METHODS AND SYSTEMS FOR THREE―MEMRISTOR SYNAPSE WITH ＳＴＤＰ AND DOPAMINE SIGNALING}
본 개시의 특정 실시예들은 일반적으로 신경계 엔지니어링에 관한 것으로, 보다 구체적으로는 도파민 시그널링을 갖는 STDP(Spike-Timing-Dependent Plasticity)를 지원하는 3-멤리스터(memristor) 시냅스를 설계하는 것에 관한 것이다.
신경계 엔지니어링은 근년에 상당한 주목을 끌고 있다. 탁월한 유연성 및 전력 효율을 갖는 생물학적 뇌에 의해 고무되어, 신경계들은 패턴 인식, 기계 학습 및 모터 제어와 같은 많은 애플리케이션들에서 사용될 수 있다. 실제 신경계 구현의 가장 큰 도전 과제들 중 하나는 하드웨어 밀도이다. 뉴런들 및 시냅스들은 신경계의 2 개의 기본적인 컴포넌트들이며, 그의 수량은 수십 억개만큼 많을 수 있다. 예로서, 인간의 뇌는 약 1011 개의 뉴런들을 갖고, 시냅스들의 수는 103 내지 104배만큼 더 크다.
결과적으로, 실제의 신경계들을 구현하기 위해, 시냅스 하드웨어에는 극단적인 영역 및 전력 효율적이도록 요구된다. 근년에, 멤리스터 엘리먼트의 교차-막대 아키텍처가 매우 조밀한 하드웨어 해결책을 제공할 수 있기 때문에, 시냅스의 구현을 위해 멤리스터 엘리먼트가 연구되었다. STDP(Spike-Timing-Dependent Plasticity) 기능을 갖는 시냅스의 구현을 위해 펄스 폭 변조(PWM) 방식을 갖는 단일 멤리스터가 종래 기술에 제안되었다. 보상-구동 학습 신경계를 갖기 위해, 시냅스 가중치가 STDP 메커니즘 및 도파민 신호 양자에 의해 제어될 필요가 있을 수 있다. 그러나, 도파민 신호 제어를 통해, 시냅스 구현은 매우 복잡하게 되고, 영역/전력 효율적이지 않을 수 있다.
본 발명의 특정 실시예들은 시냅스 전 뉴런 회로 및 시냅스 후 뉴런 회로 사이의 접속을 위한 시냅스 전기 회로를 제공한다. 상기 전기 회로는 일반적으로 접속의 세기를 조절하기 위한 복수의 멤리스터들을 포함하고, 여기서 시냅스 후 뉴런 회로의 스파이크(spike) 앞의 시냅스 전 뉴런 회로의 스파이크는 멤리스터들 중 제 1 멤리스터의 저항의 감소를 트리거링하여, 접속의 세기가 증가되게 하고, 멤리스터들 중 제 2 멤리스터는 세기 증가 동안에 제 1 멤리스터에 접속되고, 제 2 멤리스터의 저항은 상기 스파이크들로 인해 세기 증가 전에 변화되었고, 시냅스 전 뉴런 회로의 다른 스파이크 앞의 시냅스 후 뉴런 회로의 다른 스파이크는 제 1 멤리스터의 저항의 증가를 트리거링하여, 접속의 세기가 감소되게 하고, 멤리스터들 중 제 3 멤리스터는 세기 감소 동안에 제 1 멤리스터에 접속되고, 제 3 멤리스터의 저항은 다른 스파이크들로 인해 세기 감소 전에 변화되었다.
본 발명의 특정 실시예들은 시냅스 전 뉴런 회로 및 시냅스 후 뉴런 회로 사이의 시냅스 접속을 제어하기 위한 방법을 제공한다. 상기 방법은 일반적으로 시냅스 전 뉴런 회로의 스파이크 다음에 시냅스 후 뉴런 회로의 스파이크가 뒤따를 때, 시냅스 접속 내의 복수의 멤리스터들 중 제 1 멤리스터의 저항을 감소시킴으로써 접속의 세기를 증가시키는 단계 ― 멤리스터들 중 제 2 멤리스터는 세기 증가 동안에 제 1 멤리스터에 접속되고, 제 2 멤리스터의 저항은 스파이크들로 인해 세기 증가 전에 변화됨 ― , 및 시냅스 후 뉴런 회로의 다른 스파이크 다음에 시냅스 전 뉴런 회로의 다른 스파이크가 뒤따를 때, 제 1 멤리스터의 저항을 증가시킴으로써 접속의 세기를 감소시키는 단계 ― 멤리스터들 중 제 3 멤리스터는 세기 감소 동안에 제 1 멤리스터에 접속되고, 제 3 멤리스터의 저항은 다른 스파이크들로 인해 세기 감소 전에 변화됨 ― 를 포함한다.
본 발명의 특정 실시예들은 시냅스 전 뉴런 회로 및 시냅스 후 뉴런 회로 사이의 시냅스 접속을 제어하기 위한 장치를 제공한다. 상기 장치는 일반적으로 시냅스 전 뉴런 회로의 스파이크 다음에 시냅스 후 뉴런 회로의 스파이크가 뒤따를 때, 시냅스 접속 내의 복수의 멤리스터들 중 제 1 멤리스터의 저항을 감소시킴으로써 접속의 세기를 증가시키기 위한 수단 ― 멤리스터들 중 제 2 멤리스터는 세기 증가 동안에 제 1 멤리스터에 접속되고, 제 2 멤리스터의 저항은 스파이크들로 인해 세기 증가 전에 변화됨 ― , 및 시냅스 후 뉴런 회로의 다른 스파이크 다음에 시냅스 전 뉴런 회로의 다른 스파이크가 뒤따를 때, 제 1 멤리스터의 저항을 증가시킴으로써 접속의 세기를 감소시키기 위한 수단 ― 멤리스터들 중 제 3 멤리스터는 세기 감소 동안에 제 1 멤리스터에 접속되고, 제 3 멤리스터의 저항은 다른 스파이크들로 인해 세기 감소 전에 변화됨 ― 을 포함한다.
본 발명의 상기-열거된 특성들이 상세히 이해될 수 있는 방식으로, 상기 간략하게 요약된 더 구체적인 설명이 실시예들을 참조하여 행해질 수 있는데, 그 실시예들 중 일부는 첨부된 도면들에 도시되어 있다. 그러나, 상기 설명은 다른 균등하게 유효한 실시예들에 허용될 수 있기 때문에, 첨부된 도면들이 본 발명의 특정한 통상적인 실시예들만을 도시하며, 따라서, 본 발명의 범위를 제한하는 것으로 고려되지 않음을 유의해야 한다.
도 1은 본 발명의 특정 실시예들에 따른 예시적인 신경계를 예시한 도면.
도 2는 본 발명의 특정 실시예들에 따른, 시냅스 전 및 시냅스 후 스파이크들의 상대적인 타이밍의 함수로서 시냅스 가중치 변화의 예시적인 그래프도를 예시한 도면.
도 3은 본 발명의 특정 실시예들에 따른, 적격 트레이스 및 디스톨 보상을 갖는 시냅스 가중치 변화의 예를 예시한 도면.
도 4는 본 발명의 특정 실시예들에 따른 예시적인 멤리스터 구조를 예시한 도면.
도 5는 본 발명의 특정 실시예들에 따른 멤리스터 엘리먼트의 예시적인 전류-전압 특성을 예시한 도면.
도 6은 본 발명의 특정 실시예들에 따른, 적격 트레이스를 구현하기 위한 예시적인 멤리스터-기반 회로를 예시한 도면.
도 7은 본 발명의 특정 실시예들에 따른, 시냅스 구현을 위한 멤리스터-기반 회로들의 예들을 예시한 도면.
도 8은 본 발명의 특정 실시예들에 따른, 3 개의 멤리스터들 및 전류원들을 포함하는 시냅스의 예를 예시한 도면.
도 9는 본 발명의 특정 실시예들에 따른, 3 개의 멤리스터들 및 전압원들을 포함하는 시냅스의 예를 예시한 도면.
도 10은 본 발명의 특정 실시예들에 따른, 도 9로부터의 시냅스의 LTD(Long-Term Depression)에 대한 예시적인 타이밍을 예시한 도면.
도 11은 본 발명의 특정 실시예들에 따른, 도 9로부터의 시냅스의 LTP(Long-Term Potentiation)에 대한 예시적인 타이밍을 예시한 도면.
도 12는 본 발명의 특정 실시예들에 따른, 도파민 시그널링을 갖는 STDP(Spike-Timing-Dependent Plasticity)를 지원하기 위한 3-멤리스터 시냅스를 구현하기 위한 예시적인 동작들을 예시한 도면.
도 12a는 도 12에 예시된 동작들을 수행할 수 있는 예시적인 컴포넌트들을 예시한 도면.
도 13은 본 발명의 특정 실시예들에 따른, 뉴런들의 어레이를 접속하는 3-멤리스터 시냅스들의 예시적인 어레이를 예시한 도면.
도 14는 본 발명의 특정 실시예들에 따른, 3-단자 멤리스터들에 기초한 시냅스들을 갖는 신경 교차-막대 아키텍처의 예를 예시한 도면.
본 발명의 다양한 실시예들이 첨부한 도면들을 참조하여 이후에 더 완전히 설명된다. 그러나, 본 발명은 많은 상이한 형태들로 구현될 수 있으며, 본 발명 전반에 걸쳐 제공되는 임의의 특정한 구조 또는 기능에 제한되는 것으로 해석되지는 않아야 한다. 오히려, 이들 실시예들은 본 발명이 철저하고 완전하도록 제공되며, 당업자들에게 본 발명의 범위를 완전히 전달할 것이다. 여기에서의 교시들에 기초하여, 당업자는, 본 발명의 임의의 다른 실시예와 독립적으로 구현되거나 또는 그와 결합되는지에 관계없이, 본 발명의 범위가 여기에 기재된 본 발명의 임의의 실시예를 커버링하도록 의도됨을 인식해야 한다. 예를 들어, 여기에 기재된 임의의 수의 실시예들을 사용하여 장치가 구현될 수 있거나 방법이 실시될 수 있다. 부가적으로, 본 발명의 범위는, 여기에 기재된 본 발명의 다양한 실시예들에 부가하여 또는 그 이외의 다른 구조, 기능, 또는 구조 및 기능을 사용하여 실시되는 그러한 장치 또는 방법을 커버링하도록 의도된다. 여기에 기재된 본 발명의 임의의 실시예가 청구항의 하나 또는 그 초과의 엘리먼트들에 의해 구현될 수 있음을 이해해야 한다.
"예시적인" 이라는 단어는 "예, 예시, 또는 예증으로서 기능하는 것" 을 의미하도록 여기에서 사용된다. "예시적인" 것으로서 여기에 설명된 임의의 실시예는 다른 실시예들보다 바람직하거나 유리한 것으로서 해석될 필요는 없다.
특정 실시예들이 여기에 설명되지만, 이들 실시예들의 다양한 변경들 및 치환들은 본 발명의 범위 내에 있다. 선호되는 실시예들의 몇몇 이점들 및 장점들이 언급되지만, 본 발명의 범위는 특정한 이점들, 사용들 또는 목적들로 제한되도록 의도되지 않는다. 오히려, 본 발명의 실시예들은 상이한 기술들, 시스템 구성들, 네트워크들 및 프로토콜들에 광범위하게 적용가능하도록 의도되며, 이들 중 몇몇은 도면들 및 선호되는 실시예들의 다음의 설명에서 예로서 예시된다. 상세한 설명 및 도면들은 단지 제한보다는 본 발명을 예시할 뿐이며, 본 발명의 범위는 첨부된 청구항들 및 그들의 등가물들에 의해 정의된다.
예시적인 신경계
도 1은 본 발명의 특정 실시예들에 따른 다수의 레벨들의 뉴런들을 갖는 예시적인 신경계(100)를 도시한다. 신경계(100)는 시냅스 접속들(104)의 네트워크를 통해 또 다른 레벨(106)의 뉴런들에 접속된 일 레벨(102)의 뉴런들을 포함할 수 있다. 간략화를 위해, 단지 2개의 레벨들의 뉴런들만이 도 1에 도시되지만, 더 많은 레벨들의 뉴런들이 통상적인 신경계에 존재할 수 있다.
도 1에 도시된 바와 같이, 레벨(102)의 각각의 뉴런은, (도 1에 도시되지 않은) 이전의 레벨의 복수의 뉴런들에 의해 생성될 수 있는 입력 신호(108)를 수신할 수 있다. 신호(108)는 레벨(102)의 뉴런의 입력 전류를 표현할 수 있다. 이러한 전류는 멤브레인 전위를 충전하기 위해 뉴런 멤브레인 상에 축적될 수 있다. 멤브레인 전위가 임계값에 도달할 경우, 뉴런은 다음 레벨(예를 들어, 레벨(106))의 뉴런들로 전달될 출력 스파이크를 화이어(fire) 및 생성할 수 있다.
도 1에 도시된 바와 같이, 하나의 레벨의 뉴런들로부터 또 다른 것으로의 스파이크들의 전달은 시냅스 접속들(또는 간단히 "시냅스들")(104)의 네트워크를 통해 달성될 수 있다. 시냅스들(104)은 레벨(102)의 뉴런들로부터 출력 신호들(즉, 스파이크들)을 수신하고, 조정 가능한 시냅스 가중치들
Figure 112013011171694-pct00001
Figure 112013011171694-pct00002
(여기서, P는 레벨들(102 및 106)의 뉴런들 사이의 시냅스 접속들의 총 수임)에 따라 그들 신호들을 스케일링하며, 레벨(106)의 각각의 뉴런의 입력 신호로서 스케일링된 신호들을 결합할 수 있다. 레벨(106)의 모든 뉴런은, 대응하는 결합된 입력 신호에 기초하여 출력 스파이크들(110)을 생성할 수 있다. 이어서, 출력 스파이크들(110)은 (도 1에 도시되지 않은) 시냅스 접속들의 또 다른 네트워크를 사용하여 또 다른 레벨의 뉴런들로 전달될 수 있다.
신경계(100)는 전기 회로에 의해 모방되고, 이미지 및 패턴 인식, 기계 학습 및 모터 제어와 같은 넓은 범위의 애플리케이션들에서 이용될 수 있다. 신경계(100) 내의 각각의 뉴런은 뉴런 회로로서 구현될 수 있다. 출력 스파이크를 개시하는 임계값으로 충전되는 뉴런 멤브레인은, 자신을 통해 흐르는 전기 전류를 통합하는 커패시터로서 구현될 수 있다.
특정 실시예들에서, 커패시터는 뉴런 회로의 전기 전류 통합 디바이스로서 제거될 수 있으며, 훨씬 더 작은 멤리스터(memristor) 엘리먼트가 그 대신에 사용될 수 있다. 이러한 접근법은 뉴런 회로들뿐만 아니라, 거대한(bulky) 커패시터들이 전기 전류 통합기들로서 이용되는 다양한 다른 애플리케이션에 적용될 수 있다. 부가적으로, 시냅스들(104) 각각은 하나 이상의 멤리스터 엘리먼트에 기초하여 구현될 수 있으며, 여기서, 시냅스 가중치 변화들은 멤리스터 저항의 변화들에 관련될 수 있다. 나노미터 피처-크기 멤리스터들을 이용하여, 뉴런 회로 및 시냅스들의 영역이 실질적으로 감소될 수 있으며, 이는 매우 큰 규모의 신경계 하드웨어 구현의 구현을 실용적이게 할 수 있다.
트레이닝 프로세스 동안에 시냅스 네트워크(104)의 시냅스 가중치들의 조절은 STDP(Spike-Timing-Dependent Plasticity)에 기초할 수 있다. 도 2는 STDP에 따라 시냅스 전 및 시냅스 후 스파이크들의 상대적인 타이밍의 함수로서 시냅스 가중치 변화의 예시적인 그래프도(200)를 예시한다. 시냅스 전 뉴런이 시냅스 후 뉴런 전에 화이어하면, 그래프(200)의 부분(202)에 예시된 바와 같이, 대응하는 시냅스 가중치가 증가될 수 있다. 이러한 가중치 증가는 시냅스의 LTP(Long-Term Potentiation)로서 지칭될 수 있다. LTP의 양이 시냅스 전 및 시냅스 후 스파이크 시간들 사이의 차이의 함수로서 대략 기하급수적으로 감소할 수 있다는 것이 그래프 부분(202)으로부터 관찰될 수 있다. 화이어의 역 순서는, 그래프(200)의 부분(204)에 예시된 바와 같이, 시냅스 가중치를 감소시켜서, 시냅스의 LTD(Long-Term Depression)을 야기한다.
도 2에 예시된 바와 같이, 시냅스 가중치-트레이닝 곡선은 비대칭적일 수 있다. 그래프 부분(202)에 의해 표현된 LTP 가중치 증분은 짧은 스파이크 간 간격들 동안에 더 클 수 있지만, 이것은 LTD 가중치 증분보다 더 빠르게 감쇠할 수 있다. 인과 관계 윈도우(causality window) 외부의 LTD의 우세(dominance)는, 시냅스 전 스파이크들이 시냅스 후 동작 전위들에 관련하여 시간 면에서 랜덤하게 발생할 때 시냅스들의 약화를 발생시킬 수 있다. 따라서, 이러한 랜덤한 이벤트들은 시냅스들을 이보크(evoke)시키는데 지속적으로 기여하지 않을 수 있다.
도 3은 본 발명의 특정 실시예들에 따른, 디스톨 보상을 갖는 STDP에 기초한 시냅스 가중치 변화의 예를 예시한다. 시냅스 전 뉴런(302)은 시냅스(306)를 통해 시냅스 후 뉴런(304)과 접속될 수 있다. 시냅스(306)의 상태는 2 개의 변수들: 시냅스 세기(즉, 가중치) S 및 가소성(plasticity)에 대해 중요한 효소(enzyme)의 활성도 C에 의해 설명될 수 있다.
시냅스 전 뉴런(302)이 스파이크(308)를 화이어할 수 있고, 스파이크(308) 다음에는 시냅스 후 뉴런(304)에 의해 화이어된 또 다른 스파이크(310)가 뒤따를 수 있다. 이러한 시퀀스의 스파이킹 이벤트들 후에, 시냅스 접속(306)에 대한 보상은 시냅스 전 및 후 스파이크들의 시퀀스로부터 1 내지 3 초 사이의 랜덤한 지연으로 세포 밖 도파민(DA)의 스파이크 형태로 전달될 수 있다. 시간에 걸쳐 DA의 세포 밖 농도의 변화는 다음과 같이 표현될 수 있다.
Figure 112013011171694-pct00003
여기서 D는 DA의 세포 밖 농도이고,
Figure 112013011171694-pct00004
는 감쇠 시간 상수이고, DA(t)는 도파민 작동성 뉴런(dopaminergic neuron)의 활성도들로 인한 DA의 소스를 모델링한다. 도 3으로부터의 기하급수적으로 감쇠하는 곡선(312)은 수학식 1에 의해 주어진 시간에 걸친 DA의 세포 밖 농도의 변화를 예시한다.
시간에 걸친 변수 C의 변화는 다음과 같이 주어질 수 있다.
Figure 112013011171694-pct00005
여기서
Figure 112013013761770-pct00006
는 감쇠 시간 상수이고,
Figure 112013013761770-pct00007
는 디랙 델타 함수(Dirac delta function)이다. 시간들
Figure 112013013761770-pct00008
에서 각각 발생하는 시냅스 전 및 시냅스 후 뉴런들(302-304)의 화이어링들은 도 2에 도시된 양
Figure 112013013761770-pct00009
만큼 변수 C를 변경할 수 있고, 여기서
Figure 112013013761770-pct00010
는 스파이크 간 간격이다. 변수 C는, 도 3의 플롯(314)에 도시된 바와 같이, 시간 상수
Figure 112013013761770-pct00011
를 통해 제로로 기하급수적으로 감쇠할 수 있다.
곡선(314)의 감쇠 레이트는 지연된 보상에 대한 가소성의 민감도를 제어할 수 있다. DA의 세포 밖 농도(변수 D)에 의해 게이팅될 때, 변수 C가 시냅스 세기 S의 변화를 허용할 수 있기 때문에, 곡선(314)은 시냅스 수정을 위한 적격 트레이스로서 작동할 수 있다. 따라서, 시냅스 세기의 변화는 다음과 같이 주어질 수 있다.
Figure 112013011171694-pct00012
도 3의 플롯(316)은 수학식 3에 의해 규정된 시냅스 세기의 변화를 예시한다.
예시적인 멤리스터 엘리먼트
상술된 바와 같이, 신경계의 뉴런들을 접속하는 시냅스들은 멤리스터 엘리먼트들에 기초하여 구현될 수 있다. 멤리스터는 때때로 4번째 기본적인 수동 엘리먼트로서 지칭된다. 그의 작은 피쳐 크기는 대규모 하드웨어 구현들에 대해 멤리스터를 매우 매력적이게 만든다. 멤리스터들의 가능한 미래의 애플리케이션들은, 그 중에서도, 초고집적(ultra-dense) 메모리 셀들 및 신경 컴퓨팅을 포함할 수 있다.
도 4는 예시적인 멤리스터 엘리먼트(404)의 구조(400) 및 모델(402)을 예시한다. 멤리스터(404)는, 접촉들로서 기능하는 2 개의 나노-와이어들(408-410) 사이에 샌드위치될 수 있는 TiO2의 2-층 박막(406)을 포함할 수 있다. 하나의 층(즉, 층(412))은 산소 결핍들(oxygen vacancies)을 갖고 도핑될 수 있고, 반도체와 유사하게 작동하는 반면에, 또 다른 비도핑된 층(414)은 절연체로서 기능할 수 있다. 전체 멤리스터 저항
Figure 112013013761770-pct00013
은 다음과 같이 2 개의 층들의 경계 위치에 의존할 수 있다.
Figure 112013011171694-pct00014
여기서, W는 도핑된 층(412)의 폭이고, D는 TiO2 층(406)의 총 길이이고, Ron 및 Roff는 W=0 및 W=D에 대한 멤리스터 저항의 제한 값들을 각각 나타낸다.
전기 전류 i가 시간에 걸쳐 멤리스터(404)를 통과함에 따라, 전류는 다음과 같이 도핑된 층 폭 W를 변경함으로써 멤리스터 저항을 변조할 수 있다.
Figure 112013011171694-pct00015
여기서,
Figure 112013011171694-pct00016
이고,
Figure 112013011171694-pct00017
는 멤리스터 도펀트 이동성을 나타내고, P는 함수 f(x)의 비선형성의 레벨이다.
일단 전류 i가 한 방향으로(즉, 와이어(410)로부터 와이어(408)로) 멤리스터(404)로 흐른다면, 이것은 도핑된 층(412)의 폭 W를 제로로 감소시킬 수 있고, 멤리스터 저항을 가능한 가장 큰 값 Roff로 포화시킬 수 있다. 전류 i의 방향이 반대(즉, 와이어(408)로부터 와이어(410)로)일 때, 도핑된 층(412)은 전체 멤리스터 폭 D을 차지하는 경향이 있을 수 있고, Ron의 최소 멤리스터 저항이 도달될 수 있다.
모델은 상술된 멤리스터 작동을 시뮬레이팅하도록 설계될 수 있다. 도 5는 본 발명의 특정 실시예들에 따른, 멤리스터 설계의 예시적인 시뮬레이팅된 전기적 전류-전압(IV) 특성(500)을 예시한다. 멤리스터 작동이 히스테리시스 I-V 곡선으로 설명될 수 있다는 것이 도 5로부터 관찰될 수 있다.
히스테리시스 IV 곡선(500)이 원점을 통해 지나가기 때문에, 멤리스터에 걸쳐 어떠한 전압도 인가되지 않는 경우에, 멤리스터를 통해 흐르는 어떠한 전기 전류도 존재할 수 없다. 이것은 멤리스터가 순수하게 소산 엘리먼트(dissipative element)일 수 있다는 것을 암시할 수 있다. 멤리스터 전류의 증가는, 최소 멤리스턴스 Ron이 도달될 때까지 멤리스터에 걸친 전압이 또한 증가하게 할 수 있다. 이어서, 멤리스터 전류의 감소는, 멤리스턴스가 일정한 최소의 레벨에 있기 때문에 멤리스터 전압이 또한 감소되게 할 수 있다. 멤리스터를 통한 전류가 반대 방향으로 흐르고 증가할 때, 멤리스턴스는 증가할 수 있고, 멤리스터에 걸친 음의 전압이 증가할 수 있다. 최대 멤리스턴스 Roff가 도달될 때, 이러한 반대 방향으로 흐르는 멤리스터 전류의 감소는, 도 5에 예시된 바와 같이, 음의 멤리스터 전압이 또한 감소하게 할 수 있다.
멤리스터 엘리먼트가 통상적으로 비대칭적인 온/오프 스위칭 작동을 갖는다는 것이 유의되어야 한다. 온-스위칭 프로세스는 최소 레벨 Ron을 향한 멤리스턴스의 감소에 관련되고, 반면에 오프-스위칭 프로세스는 최대 레벨 Roff를 향한 멤리스턴스의 증가에 관련된다. 온-스위칭이 빠를 수 있고, 반면에 오프-스위칭이 느리고 기하급수적일 수 있다.
STDP 및 도파민 시그널링을 갖는 예시적인 3- 멤리스터 시냅스
복수의 멤리스터들을 포함하는 시냅스가 본 발명에 제안되고, 이것은 도파민 시그널링을 갖는 상술된 STDP에 기초한 시냅스 세기 조절을 지원할 수 있다. 멤리스터들 중 하나는 LTP 적격 곡선(RC _ LTP 멤리스터)을 구현하는데 활용될 수 있고, 반면에 다른 멤리스터는 LTD 적격 곡선(RC _ LTD 멤리스터)을 구현하는데 사용될 수 있다. 제 3 멤리스터(RS 멤리스터)는 멤리스턴스에 의존하는 가변 세기를 갖는 한 쌍의 뉴런들 사이의 시냅스 접속으로서 동작할 수 있다. 도파민(DA) 신호가 높을 때, 멤리스터(RC-LTP)(또는 멤리스터 RC_LTD)와 멤리스터(RS)를 접속함으로써, 적격 변수 값들이 효율적으로 시냅스로 복제될 수 있다. 또한, 적격 멤리스터들(RC-LTP 및 RC_LTD)은 감쇠 위상들 동안에 오프-스위칭이고, 큰 시간 상수들로 기하급수적으로 감쇠하는 적격 곡선들을 생성할 수 있다. 시냅스 구현을 위한 제안된 접근법은 영역 및 전력 양자가 효율적일 수 있다.
도 6은 본 발명의 특정 실시예들에 따른 적격 트레이스를 구현하기 위한 멤리스터 엘리먼트(602)를 갖는 예시적인 회로(600)를 예시한다. LTP/LTD의 초기 위상 동안에, 시그널링
Figure 112013011171694-pct00018
의 스파이크(608)가 생성될 수 있고, 스위치들(6041-6042)이 턴 온될 수 있다. 따라서, 스파이크(608) 동안에, 전기 전류는 방향(614)으로 멤리스터(604)를 통해 흐를 수 있고, 멤리스터(602)의 멤리스턴스(612)는 최소 Ron 값을 향해 급격하게 감소할 수 있다(즉, 온-스위칭이 수행될 수 있음).
반면에, 감쇠 위상 동안에, 신호
Figure 112013011171694-pct00019
의 스파이크(610)가 생성될 수 있고, 스위치들(6061-6062)이 턴 온될 수 있다. 동시에, 신호
Figure 112013011171694-pct00020
는 논리 "0"과 동일할 수 있고, 스위치들(6041-6042)이 턴 오프될 수 있다. 스파이크(610) 동안에, 전기 전류는 방향(614)과 반대인 방향(616)으로 멤리스터(604)를 통해 흐를 수 있고, 멤리스턴스(612)는 도 6에 예시된 바와 같이 큰 시간 상수를 갖고 느리고 기하급수적으로 증가할 수 있다(즉, 오프-스위칭이 수행될 수 있음).
도 6으로부터의 멤리스턴스 곡선(612)과 도 3으로부터의 적격 트레이스(314)을 비교함으로써, 멤리스턴스의 변화가 적격 트레이스(즉, 시냅스 세기)에 반비례할 수 있다는 것이 관찰될 수 있다. 멤리스턴스(612)가 시냅스 세기의 역인 시냅스 저항에 대응할 수 있기 때문에, 곡선(612)은 직접적으로 적격 트레이스(314)를 모방할 수 있고, 단일 멤리스터 엘리먼트는 시냅스 접속의 하나의 적격 트레이스(즉, LTP 또는 LTD 적격 트레이스 중 어느 하나)를 생성하는데 활용될 수 있다.
도 7은 본 발명의 특정 실시예들에 따른, 시냅스 구현을 위해 사용될 수 있는 멤리스터-기반 회로들의 예들을 예시한다. 특히, 도 7a로부터의 회로(702)는 전압원(710)과 병렬로 접속된 2 개의 직렬 멤리스터들(706-708)을 포함할 수 있고, 도 7b로부터의 회로(704)는 일정한 전기 전류의 소스(718)와 직렬로 접속된 2 개의 병렬 멤리스터들(714-716)을 포함할 수 있다. 회로들(702 및 704) 양자의 멤리스턴스들(RS)은 각각의 시냅스 세기들에 관련될 수 있고, 반면에 양자의 회로들에서 멤리스턴스들(RS)의 변화는 시냅스들의 적격 곡선들을 생성할 수 있다. 스위치들(712 및 720)은 펄스 폭 변조(PWM) 신호에 의해 제어될 수 있고, 펄스 폭 변조(PWM) 신호는 시냅스 전/시냅스 후 스파이크들(회로들(702 및 704)에서의 DA_pwm 신호들)을 따르는 DA의 농도의 변화를 나타낼 수 있다.
회로(702)에서, 시냅스 세기의 변화에 관련된 멤리스턴스(708)의 변화는, DA_pwm 신호의 펄스가 생성될 때 회로(702)를 통해 흐르는 전기 전류에 비례할 수 있다.
Figure 112013011171694-pct00021
여기서,
Figure 112013011171694-pct00022
수학식 7을 수학식 6에 포함시킨 후에, 시냅스 세기의 변화는 다음과 같이 주어질 수 있다.
Figure 112013011171694-pct00023
수학식 8은 수학식 3에 규정된 시냅스 세기의 변화에 대응할 수 있고, 여기서 시간에 걸친 멤리스턴스(706)의 수정의 역(즉, 곡선
Figure 112013011171694-pct00024
)은 적격 트레이스를 나타낼 수 있다.
회로(704)에서, 시냅스 세기의 변화에 관련된 멤리스턴스(716)의 변화는 다음과 같이 주어질 수 있다.
Figure 112013011171694-pct00025
여기서,
Figure 112013011171694-pct00026
수학식 10을 수학식 9에 포함시킨 후에, 시냅스 세기의 변화는 다음과 같이 주어질 수 있다.
Figure 112013011171694-pct00027
수학식 11은 수학식 3에 의해 규정된 시냅스 세기의 수정에 대응할 수 있고, 여기서 시간에 걸친 멤리스턴스(714)의 변화(즉, 곡선
Figure 112013011171694-pct00028
)는 적격 트레이스를 나타낼 수 있다.
도 8은 본 발명의 특정 실시예들에 따른, 시냅스 전 뉴런(802) 및 시냅스 후 뉴런(804)을 접속하는 시냅스(800)의 제안된 하드웨어 구현을 예시한다. 시냅스-전 뉴런(802)은 시냅스(800)를 통해 입력 전류(808) 및 시냅스 후 뉴런(804)으로 시냅스 전 스파이크 신호(806)를 통신할 수 있다. 입력 전류(808)가 뉴런의 멤브레인 전위로 하여금 임계값을 초과하도록 하면, 뉴런(804)은 시냅스 후 스파이크(810)를 생성할 수 있고, 여기서 입력 전류(808)의 레벨은 시냅스(800)의 세기에 의존할 수 있다.
또한, 뉴런(802)은 시냅스(800)의 LTP를 트리거링하기 위한 PWM-기반 신호(812)를 생성할 수 있고, 뉴런(804)은 시냅스(800)의 LTD를 트리거링하기 위한 PWM-기반 신호(814)를 생성할 수 있다. 뉴런(802)은 또한 뉴런(802)에 접속된 시냅스(도 8에 도시되지 않음)의 LTD를 트리거링하기 위한 PWM-기반 신호(816)를 생성할 수 있고, 뉴런(804)은 뉴런(804)에 접속된 또 다른 시냅스(도 8에 도시되지 않음)의 LTD를 트리거링하기 위한 PWM-기반 신호(818)를 생성할 수 있다.
도 7b로부터의 회로(704)에 따라, 시냅스(800)는 멤리스터들의 병렬 접속에 기초하여 구현될 수 있고, 이어서 멤리스터들은 전기 전류원들에 직렬로 접속될 수 있다. 도 8에 예시된 멤리스터(820)는 시냅스(800)의 LTP에 대한 적격 트레이스를 생성하는데 활용될 수 있고, 멤리스터(822)는 시냅스(800)의 LTD에 대한 적격 트레이스를 생성하는데 활용될 수 있다. 반면에, 시냅스 세기의 변화는 멤리스터(824)의 멤리스턴스(RS)를 수정하는 것에 기초할 수 있다.
멤리스터들(820-822)이 멤리스턴스(RS)에 대해 작은 멤리스턴스들을 가질 수 있다는 것을 유의해야 한다. 작은 멤리스터들(820-822)은 멤리스터(824)로부터 흐르는 전기 전류를 우회할 수 있고, 이것은 전력 소실에 관련하여 비효율적일 수 있다. 또한, LTP 및 LTD 적격 트레이스들의 생성 동안에, 작은 멤리스터들(820-822)은 작은 시간 상수들을 통해 그들 각각의 최소 저항들로 온-스위칭될 수 있다. 따라서, LTP 및 LTD 적격 트레이스들의 감쇠는 너무 빠를 수 있고 기하급수적이지 않을 수 있다. 또한, 시냅스(800)는 LTP 및 LTD에 대해 2 개의 전기 전류원들(826 및 828)을 각각 포함할 수 있고, 이러한 전류원들이 다수의 시냅스들에 의해 공유될 수 없기 때문에, 이것은 영역 효율적인 해결책이 아닐 수 있다.
도 9는 본 발명의 특정 실시예들에 따른, 시냅스 전 뉴런(902) 및 시냅스 후 뉴런(904)을 접속하는 시냅스(900)의 제안된 하드웨어 구현을 예시한다. 시냅스 전 뉴런(902)은 시냅스(900)를 통해 입력 전류(908) 및 시냅스 후 뉴런(904)으로 시냅스 전 스파이크 신호(906)를 통신할 수 있다. 입력 전류(908)가 뉴런의 멤브레인 전위로 하여금 임계값을 초과하도록 하면, 뉴런(904)은 시냅스 후 스파이크(910)를 생성할 수 있고, 여기서 입력 전류(908)의 레벨은 시냅스(900)의 세기에 의존할 수 있다.
또한, 뉴런(902)은 시냅스(900)의 LTP를 트리거링하기 위한 PWM-기반 신호(912)를 생성할 수 있고, 뉴런(904)은 시냅스(900)의 LTD를 트리거링하기 위한 PWM-기반 신호(914)를 생성할 수 있다. 뉴런(902)은 또한 뉴런(902)에 접속된 시냅스(도 9에 도시되지 않음)의 LTD를 트리거링하기 위한 PWM-기반 신호(916)를 생성할 수 있고, 뉴런(904)은 뉴런(904)에 접속된 또 다른 시냅스(도 9에 도시되지 않음)의 LTD를 트리거링하기 위한 PWM-기반 신호(918)를 생성할 수 있다.
도 7a에 예시된 회로(702)에 따라, 시냅스(900)는 멤리스터들의 직렬 접속에 기초하여 구현될 수 있고, 이어서 멤리스터들은 전압원에 병렬로 접속될 수 있다. 도 9에 예시된 멤리스터(920)는 시냅스(900)의 LTP에 대한 적격 트레이스를 생성하는데 활용될 수 있는데 반해, 멤리스터(922)는 시냅스(900)의 LTD에 대한 또 다른 적격 트레이스를 생성하는데 사용될 수 있다. 반면에, 시냅스 세기의 수정은 멤리스터(924)의 멤리스턴스(RS)의 변화에 기초할 수 있다. 시냅스(900) 내의 적절한 스위치들이 활성화될 때, 멤리스터들(920 및 924)이 직렬로 접속될 수 있다는 것이 도 9로부터 관찰될 수 있다. 이것은 또한 멤리스터들(922 및 924)에 대해서도 그러하다.
멤리스터들(920-922)이 멤리스터(924)에 대해 큰 멤리스턴스들을 가질 수 있다는 것을 유의해야 한다. 큰 멤리스턴스들(920-922)은 멤리스터(924) 통해 흐르는 전기 전류를 제한할 수 있고, 이것은 전력-효율적일 수 있다. 또한, LTP 및 LTD 적격 트레이스들을 생성하기 위해, 큰 멤리스터들(920-922)은 큰 시간 상수들을 통해 그들 각각의 최대 저항들로 오프-스위칭될 수 있다. 따라서, 적격 트레이스들의 감쇠는 원하는 바와 같이 느리고 기하급수적일 수 있다. 또한, LTD에 대해 사용된 전압원(926) 및 LTP에 대해 사용된 전압원(928)은 복수의 시냅스 전기 회로들 사이에서 공유될 수 있고, 이것은 시냅스들의 네트워크(예를 들면, 도 1로부터의 시냅스 네트워크)에 대해 영역 효율성을 제공할 수 있다. 따라서, 도 9로부터의 시냅스 구현(900)은, 도 8에 예시된 시냅스 구현(800)과 비교하여 전력 및 영역 이점들로 인해 바람직한 시냅스 구현일 수 있다.
도 10은 본 발명의 특정 실시예들에 따른, 시냅스(900)의 LTP에 대한 예시적인 타이밍을 예시한다. 일단 뉴런 멤브레인 전위가 그의 임계 레벨에 도달하면(시간 프레임(1000)의 통신 위상(1022)), 뉴런(902)은 시냅스 전 스파이크 신호(906)의 스파이크(1004)를 생성할 수 있다. 통신 위상(1002) 동안에 생성된 스파이크(1004) 및 펄스
Figure 112013011171694-pct00029
는 스위치들(930-932)을 턴 온할 수 있다. 이어서, 전기 전류는 멤리스터(924)를 통해 흐를 수 있고, 이것은 시냅스 후 뉴런(904)의 입력 전류(908)를 생성하는데 기여할 수 있다(즉, 스파이크(1004)는 시냅스 후 뉴런(904)으로 통신될 수 있음). 통신 위상(1002) 동안에, 멤리스터(924)에 걸친 전압은 멤리스터의 임계 레벨 미만일 수 있고, 멤리스턴스(RS)는 변경되지 않을 수 있다. 도 10에 예시된 바와 같이, 통신 위상(1002) 동안에, 멤리스턴스(RS)는 최대값(RS_off)을 가질 수 있다.
통신 위상(1002) 다음에 멤리스터(920)와 연관된 증강 위상(1006)(즉, LTP 적격 트레이스의 증강 위상)이 뒤따를 수 있다. PWM LTP 신호(912)의 펄스(1008)가 생성될 수 있고, 이어서 스위치(934)가 턴 온될 수 있다. 시냅스 후 뉴런(904)이 여전히 스파이크하지 않을 수 있기 때문에(즉, 뉴런(904)의 멤브레인 전위가 여전히 그의 임계 레벨 미만일 수 있음), 시냅스 후 스파이크 신호(910)에 대응하는 도 9로부터의 변수(Sspk2)의 상태는 로우일 수 있고, 스위치(936)는 오프일 수 있다. 따라서, 멤리스터(920)를 통해 흐르는 어떠한 전기 전류도 존재하지 않을 수 있고, 그의 멤리스턴스(RC_LTP)는 도 10에 예시된 바와 같이 여전히 최대값(RC_off)과 동일할 수 있다.
일단 뉴런 멤브레인 전위가 그의 임계 레벨에 도달하면(통신 위상(1012)), 뉴런(904)은 시냅스 후 스파이크 신호(910)의 스파이크(1010)를 생성할 수 있다. 스파이크(1010)는 뉴런(904)에 접속된 시냅스(도 9에 도시되지 않음)를 통해 또 다른 뉴런(즉, 뉴런(904)의 시냅스 후 뉴런)으로 통신될 수 있다. 또한, 스파이크(1010)는 멤리스터들(920 및 924) 양자의 증강을 위해 변수(Sspk2)의 상태를 변경할 수 있다. 예를 들면, 스파이크(1010)는 스위치(936)를 턴 온할 수 있고, 이것은 결국, LTP 적격 트레이스의 또 다른 증강 위상 동안에, 멤리스터(920)에 걸친 전압 강하가 임계 레벨을 초과하게 할 수 있고, 멤리스턴스(RC_LTP)가 변하기 시작할 수 있다.
LTP 적격 트레이스의 증강 위상(1014) 동안에, 스파이크(1010) 다음에 PWM LTP 신호(912)의 또 다른 펄스(1016)가 뒤따를 수 있다. 펄스(1016)는 스위치(934)가 턴 온하게 할 수 있고, 멤리스터(920)에 걸친 전압 강하는 도 10의 회로(1018)에 의해 예시된 바와 같이 이제
Figure 112013011171694-pct00030
와 동일할 수 있다. 이러한 전압 강하는 멤리스터(920)의 임계 레벨을 초과할 수 있고, 멤리스터(920)를 통해 흐르는 전기 전류는 멤리스턴스(RC_LTP)가 위상(1014) 동안에 RC _ off 값으로부터 급격하게 감소하게 할 수 있다. 도 10에 예시된 바와 같이, 멤리스턴스(RC_LTP)는 PWM LTP 신호가 다시 논리 "0"과 동일하게 될 때까지 감소될 수 있다. 이어서, 스위치(934)가 턴 오프될 수 있고, 멤리스터(920)는 개방 회로 내에 있을 수 있고, 멤리스턴스(RC_LTP)는 증강 위상(1014) 동안에 도달된 값(1020)을 보존할 수 있다.
LTP 적격 트레이스의 감쇠는, 멤리스턴스(RC_LTP)의 오프-스위칭이 발생할 수 있을 때 위상(1022) 동안에 발생할 수 있다. 감쇠 위상(1022) 동안에, 펄스
Figure 112013011171694-pct00031
는 스위치들(942 및 944)을 턴 온할 수 있고, 멤리스터(920)는 도 10에 예시된 폐쇄 회로(1024)의 부분일 수 있다. 멤리스터(920)의 시간 상수가 클 수 있기 때문에(즉, 멤리스터(920)를 통해 흐르는 전기 전류가 비교적 큰 멤리스턴스(RC _ LTP) 및 비교적 작은 전압(Vdk)으로 인해 작을 수 있음), 멤리스턴스(RC_LTP)는 느리고 기하급수적으로 증가할 수 있다. 시냅스 후 스파이크(1010) 후에 시작되는 멤리스턴스(RC_LTP)의 수정의 역이 LTP 적격 트레이스를 나타낼 수 있다는 것이 도 10으로부터 관찰될 수 있다.
시냅스 전 및 시냅스 후 스파이크들(1004 및 1010)의 시퀀스에 응답하여 DA의 세포 밖 농도의 변화는 PWM-기반 신호(DA_pwm)의 펄스(1026)에 의해 모방될 수 있다. 펄스(1026)는 멤리스터(924)의 온-스위칭(즉, 시냅스(900)의 LTP)과 연관된 위상(1028) 동안에 발생할 수 있다. 도 9에 예시된 바와 같이, 이러한 펄스는 멤리스터들(920 및 924)을 접속하는 스위치(946)를 턴 온할 수 있다. 동시에, LTP 위상(1028) 동안에 생성된 펄스
Figure 112013011171694-pct00032
는 스위치들(948 및 950)을 턴 온할 수 있다. 이어서, 도 10에 예시된 멤리스터(924)를 포함하는 폐쇄 회로(1030)가 형성될 수 있고, 멤리스터들(920 및 924)의 직렬 접속을 통해 흐르는 전기 전류는 멤리스턴스(RS)가 그의 최대값(RS_off)으로부터 감소하게 할 수 있다(즉, 시냅스(900)의 LTP가 발생할 수 있음).
도 9에 예시된 시냅스의 제안된 구현이 도파민 시그널링을 통해 LTP를 지원할 수 있다는 것이, 도 10의 분석에 기초하여 관찰될 수 있다. LTP 위상(1028) 동안에, 멤리스터(920)에 걸친 전압 강하가 멤리스터의 임계 레벨 미만일 수 있고, 멤리스턴스(RC_LTP)가 감쇠 위상(1022) 동안에 도달된 그의 값(1032)을 보존할 수 있다는 것이 또한 유의되어야 한다.
도 11은 본 발명의 특정 실시예들에 따른, 도 9로부터의 시냅스(900)의 LTD에 대한 예시적인 타이밍을 예시한다. 시간 프레임(1100)의 통신 위상(1102) 동안에, 시냅스 후 뉴런(904)은 시냅스 후 스파이크 신호(910)의 스파이크(1104)를 생성할 수 있다. 스파이크(1104)는 뉴런(904)에 접속된 시냅스(도 9에 도시되지 않음)를 통해 또 다른 뉴런(즉, 뉴런(904)의 시냅스 후 뉴런)으로 통신될 수 있다. 시냅스(900)의 모든 멤리스터들(920-924)이 개방 회로들 내에 있을 수 있고, 그들을 통해 어떠한 전기 전류도 흐르지 않고, 그들의 멤리스턴스들은 통신 위상(1102) 동안에 변하지 않을 수 있다.
통신 위상(1102) 다음에 멤리스터(922)와 연관된 LTD 위상(1106)(즉, LTD 적격 트레이스의 침하(depression) 위상)이 뒤따를 수 있다. PWM LTD 신호(914)의 펄스(1108)가 생성될 수 있고, 이어서 스위치(952)가 턴 온될 수 있다. 시냅스 후 뉴런(902)이 여전히 스파이크할 수 없기 때문에(즉, 뉴런(902)의 멤브레인 전위가 여전히 그의 임계 레벨 미만일 수 있음), 시냅스 후 스파이크 신호(906)에 대응하는 도 9로부터의 변수(Sspk1)의 상태는 로우일 수 있고, 스위치(954)는 오프일 수 있다. 따라서, 멤리스터(922)를 통해 흐르는 어떠한 전기 전류도 존재하지 않을 수 있고, 그의 멤리스턴스(RC_LTD)는 도 11에 예시된 바와 같이 여전히 최대값(RC_off)과 동일할 수 있다.
일단 뉴런 멤브레인 전위가 그의 임계 레벨에 도달하면(통신 위상(1112)), 뉴런(902)은 시냅스 전 스파이크 신호(906)의 스파이크(1110)를 생성할 수 있고, 이어서 이것은 시냅스(900)를 통해 시냅스 후 뉴런(904)으로 통신될 수 있다. 통신 위상(1112) 동안에 생성된 스파이크(1110) 및 펄스
Figure 112013011171694-pct00033
는 스위치들(930-932)을 턴 온할 수 있다. 이어서, 전기 전류는 멤리스터(924)를 통해 흐를 수 있고, 이것은 시냅스 후 뉴런(904)의 입력 전류(908)를 생성하는데 기여할 수 있다. 통신 위상(1112) 동안에, 멤리스터(924)에 걸친 전압은 멤리스터의 임계 레벨 미만일 수 있고, 멤리스턴스(RS)는 변하지 않을 수 있다. 또한, 스파이크(1110)는 변수(Sspk1)의 상태를 변경할 수 있고, 이것은 스위치(954)를 턴 온할 수 있다. 이것은 결국, PMW LTD 신호(914)의 또 다른 펄스 동안에, 멤리스터(922)에 걸친 전압 강하가 임계 레벨을 초과할 수 있기 때문에, LTD 적격 트레이스가 생성되기 시작할 수 있게 할 수 있다.
PWM LTD 신호(914)의 다른 펄스(즉, 펄스(1116))는 LTD 적격 트레이스의 시작에 관련된 위상(1114) 동안에 발생할 수 있다. 펄스(1116)는 스위치(952)가 턴 온하게 할 수 있고, 멤리스터(922)에 걸친 전압 강하는 도 11의 회로(1118)에 의해 예시된 바와 같이 이제
Figure 112013011171694-pct00034
와 동일할 수 있다. 이러한 전압 강하는 멤리스터(922)의 임계 레벨을 초과할 수 있고, 멤리스터(922)를 통해 흐르는 전기 전류는 멤리스턴스(RC_LTD)가 RC _ off 값으로부터 급격하게 감소하게 할 수 있다. 도 11에 예시된 바와 같이, 멤리스턴스(RC_LTD)는 PWM LTP 신호가 다시 논리 "0"과 동일하게 될 때까지 감소될 수 있다. 이어서, 스위치(952)가 턴 오프될 수 있고, 멤리스터(922)는 개방 회로 내에 있을 수 있고, 멤리스턴스(RC_LTD)는 위상(1114) 동안에 도달된 값(1120)을 보존할 수 있다.
LTD 적격 트레이스의 감쇠는, 멤리스턴스(RC_LTD)의 오프-스위칭이 수행될 수 있을 때 위상(1122) 동안에 발생할 수 있다. 감쇠 위상(1122) 동안에, 펄스
Figure 112013013761770-pct00035
는 스위치들(960 및 962)을 턴 온할 수 있고, 멤리스터(922)는 도 11에 예시된 폐쇄 회로(1124)의 부분일 수 있다. 멤리스터(922)의 시간 상수가 클 수 있기 때문에(즉, 멤리스터(922)를 통해 흐르는 전기 전류가 비교적 큰 멤리스턴스(RC_LTD) 및 비교적 작은 전압(Vdk)으로 인해 작을 수 있음), 멤리스턴스(RC_LTD)는 느리고 기하급수적으로 증가할 수 있다. 시냅스 전 및 시냅스 후 스파이크들(1102 및 1110)의 시퀀스 후에 시작되는 멤리스턴스(RC_LTD)의 수정의 역이 LTP 적격 트레이스를 나타낼 수 있다는 것이 도 11로부터 관찰될 수 있다.
시냅스 전 및 시냅스 후 스파이크들(1104 및 1110)의 시퀀스에 응답하여 DA의 세포 밖 농도의 변화는 PWM-기반 신호(DA_pwm)의 펄스(1126)에 의해 모방될 수 있다. 펄스(1126)는 멤리스터(924)의 오프-스위칭(즉, 시냅스(900)의 LTD)과 연관된 위상(1128) 동안에 발생할 수 있고, 이러한 펄스는 멤리스터들(922 및 924)을 접속하는 스위치(964)를 턴 온할 수 있다. 동시에, LTD 위상(1128) 동안에 생성된 펄스
Figure 112013013761770-pct00036
는 스위치들(966 및 968)을 턴 온할 수 있다. 이어서, 멤리스터(924)를 포함하는 도 11에 예시된 폐쇄 회로(1130)가 형성될 수 있고, 멤리스터들(922 및 924)의 직렬 접속을 통해 흐르는 전기 전류는 멤리스턴스(RS)가 증가하게 할 수 있다(즉, 시냅스(900)의 LTD가 발생할 수 있음). LTD 위상(1128) 동안에, 멤리스터(922)에 걸친 전압 강하가 멤리스터의 임계 레벨 미만일 수 있고, 멤리스턴스(RC_LTD)가 감쇠 위상(1122) 동안에 도달된 그의 값(1132)을 보존할 수 있다는 것이 또한 유의되어야 한다.
도 9로부터의 시냅스의 제안된 구현이 도파민 시그널링을 통해 LTD를 지원할 수 있다는 것이, 도 11의 분석에 기초하여 결론지을 수 있다. 따라서, 도 10 및 도 11로부터의 타이밍도들에 따라, 3 개의 멤리스터들을 포함하는 시냅스(900)는 도파민 시그널링을 통해 STDP-기반 세기 조절을 효율적으로 지원할 수 있다.
도 12는 본 발명의 특정 실시예들에 따른, 시냅스 전 뉴런 회로(902) 및 시냅스 후 뉴런 회로(904) 사이의 제안된 3-멤리스터 시냅스 접속(900)을 제어하기 위한 예시적인 동작들(1200)을 예시한다. (1202)에서, 접속의 세기는, 시냅스 후 뉴런 회로의 스파이크가 시냅스 전 뉴런 회로의 스파이크를 뒤따를 때 시냅스 접속 내의 복수의 멤리스터들 중 제 1 멤리스터의 저항을 감소시킴으로써 증가될 수 있다. 멤리스터들 중 제 2 멤리스터는 세기 증가 동안에 제 1 멤리스터에 접속될 수 있고, 제 2 멤리스터의 저항은 스파이크들로 인해 세기 증가 전에 변화될 수 있다. (1204)에서, 접속의 세기는, 시냅스 전 뉴런 회로의 또 다른 스파이크가 시냅스 후 뉴런 회로의 또 다른 스파이크를 뒤따를 때 제 1 멤리스터의 저항을 증가시킴으로써 감소될 수 있다. 멤리스터들 중 제 3 멤리스터는 세기 감소 동안에 제 1 멤리스터에 접속될 수 있고, 제 3 멤리스터의 저항은 다른 스파이크들로 인해 세기 감소 전에 변화될 수 있다.
3- 멤리스터 시냅스들의 예시적인 어레이
위로부터의 3-멤리스터 시냅스들은, 도 13에 예시된 바와 같이, 뉴런들의 어레이를 접속하는데 활용될 수 있다. 어레이(1300) 내의 각각의 뉴런은 덴드라이트(dendrite) 드라이버(1302), 뉴런 소마(1304) 및 액손(axon) 드라이버(1306)를 포함할 수 있다. 도 13에 예시된 바와 같이, 덴드라이트 드라이버(1302)는 뉴런 소마(1304)에 접속될 수 있고, 뉴런 소마는 다른 단부 상에서 액손 드라이버(1306)와 인터페이스될 수 있다.
도 9로부터의 시냅스(900)에 대응할 수 있는 3 개의 멤리스터들(1320-1324)을 포함하는 시냅스(1308)는 시냅스 전 뉴런(1310)과 시냅스 후 뉴런(1312)을 접속할 수 있다. 뉴런(1310) 내의 액손 드라이버의 출력(1314)은 멤리스터(1320)를 통해 뉴런(1312) 내의 덴드라이트 드라이버의 입력(1326)에 접속될 수 있다. 이러한 접속은 시냅스(1308)의 LTD 적격 트레이스의 생성을 제공할 수 있다.
시냅스(1308)의 세기는 뉴런(1310) 내의 액손 드라이버의 출력(1316)을 뉴런(1312) 내의 덴드라이트 드라이버의 입력(1328)에 접속하는 멤리스터(1322)의 멤리스턴스(RS)에 관련될 수 있다. 시냅스(1308)의 LTP 동안에, LTP 적격 트레이스가 생성된 후에, 멤리스터(1322)의 멤리스턴스(RS)가 감소될 수 있고, 뉴런들(1310 및 1312) 사이의 시냅스 접속이 더 강해질 수 있다.
시냅스(1308)의 LTD 적격 트레이스를 생성하기 위해, 뉴런(1310) 내의 액손 드라이버의 출력(1318)은 멤리스터(1324)를 통해 뉴런(1312) 내의 덴드라이트 드라이버의 입력(1330)에 접속될 수 있다. 시냅스(1308)의 LTD 동안에, LTD 적격 트레이스가 생성된 후에, 멤리스터(1322)의 멤리스턴스(RS)가 증가될 수 있고, 뉴런들(1310 및 1312) 간의 시냅스 접속이 더 약해질 수 있다.
도 14a는 뉴런들의 어레이가 3-멤리스터 시냅스들(1402)을 통해 효율적으로 접속되는 예시적인 교차-막대 아키텍처(1400)를 예시한다. 뉴런(도 14에 예시되지 않음)에 의해 생성된 스파이크(1404)는 시냅스 멤리스터(1406)로 통신되고, 이어서 시냅스 멤리스터(1408), 시냅스 멤리스터(1410) 및 시냅스 멤리스터(1412)로 통신될 수 있다. 그러나, 이러한 스파이크 정보는 멤리스터들(1414 및 1416)(즉, LTD 또는 LTP 적격 트레이스들과 연관된 멤리스터들)로 부정확하게 전달되고, 이어서 스파이크(1404)를 생성한 동일한 뉴런으로 반환될 수 있다.
교차-막대 신경 아키텍처들 내의 가능한 거짓 경로들을 제거하기 위해, 도 14b에 예시된 2-단자 멤리스터들(1418)은 3-단자 멤리스터들(1420)로 대체될 수 있다. 멤리스터(1420)의 한 쌍의 다이오드들(1422)은 멤리스터를 통해 흐르는 전기 전류의 방향을 제어할 수 있고, 전류가 원하지 않는 방향으로 흐르는 것을 방지할 수 있다. 본 발명의 바람직한 실시예에서, 신경 교차-막대 아키텍처들 내의 3-단자 멤리스터들의 멤리스턴스들(RS)의 업데이팅(즉, 시냅스 세기들의 수정)은, 신경 교차-막대 아키텍처의 동일한 컬럼들(columns)에 위치된 시냅스들의 세기들을 수정하는 대신에, 로우마다(row by row) 수행될 수 있다.
본 발명은 도파민 시그널링을 통해 STDP에 대한 3-멤리스터 시냅스의 제안된 하드웨어 구현을 제안한다. LTD 및 LTP 적격 트레이스들은 적절히 선택된 멤리스턴스들 및 감쇠 위상 동안에 멤리스터들에 걸친 낮은 전압 강하로 인해 느리고 기하급수적으로 감쇠할 수 있다. 이러한 접근법은 또한 전력 효율적일 수 있다. 또한, 3-멤리스터 시냅스의 제안된 구현은, 어떠한 RC 네트워크/카운터들도 활용되지 않기 때문에 영역 효율적일 수 있다(즉, 느리게 감쇠하는 곡선들을 모방하기 위해 매우 부피가 큰 커패시터들이 회피될 수 있음). 또한, 다수의 시냅스들에 의해 공유되는 전압원과 시냅스 멤리스터들의 직렬 접속은 영역 효율적인 신경 교차-막대 아키텍처들을 허용할 수 있다. 제안된 신경 교차-막대 아키텍처는 이러한 해결책을 전력 효율적이게 만드는 간단한 논리를 포함할 수 있다.
상술된 방법들의 다양한 동작들은 대응하는 기능들을 수행할 수 있는 임의의 적절한 수단에 의해 수행될 수 있다. 상기 수단은, 회로, 주문형 집적 회로(ASIC), 또는 프로세서를 포함하는(하지만 이에 제한되지 않음) 다양한 하드웨어 및/또는 소프트웨어 컴포넌트(들) 및/또는 모듈(들)을 포함할 수 있다. 일반적으로, 도면들에 도시된 동작들이 존재하는 경우, 그들 동작들은 유사한 넘버링을 갖는 대응하는 대응부 수단-플러스-기능 컴포넌트들을 가질 수 있다. 예를 들어, 도 12에 도시된 동작들(1200)은 도 12a에 도시된 컴포넌트들(1200A)에 대응한다.
여기에 사용된 바와 같이, "결정하는" 이라는 용어는 광범위하게 다양한 동작들을 포함한다. 예를 들어, "결정하는" 은 계산, 컴퓨팅, 프로세싱, 도출, 조사, 룩업(예를 들어, 표, 데이터베이스 또는 또 다른 데이터 구조에서의 룩업), 확인 등을 포함할 수 있다. 또한, "결정하는" 은 수신(예를 들어, 정보를 수신), 액세싱(예를 들어, 메모리의 데이터에 액세싱) 등을 포함할 수 있다. 또한, "결정하는" 은 해결, 선정, 선택, 설정 등을 포함할 수 있다.
여기에서 사용된 바와 같이, 일 리스트의 아이템들 "중 적어도 하나"를 지칭하는 어구는 단일 멤버들을 포함하는 그들 아이템들의 임의의 조합을 지칭한다. 일 예로서, "a, b, 또는 c 중 적어도 하나"는 a, b, c, a-b, a-c, b-c, 및 a-b-c를 커버링하도록 의도된다.
본 발명과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍가능 게이트 어레이 신호(FPGA) 또는 다른 프로그래밍가능 논리 디바이스(PLD), 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 컴포넌트들 또는 여기에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만 대안적으로, 프로세서는 임의의 상업적으로 이용가능한 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어, DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합한 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수 있다.
본 발명과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 당업계에 공지된 임의의 형태의 저장 매체에 상주할 수 있다. 사용될 수 있는 저장 매체들의 일부 예들은 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 플래시 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM 등을 포함한다. 소프트웨어 모듈은 단일 명령 또는 다수의 명령들을 포함할 수 있으며, 상이한 프로그램들 중에서 수 개의 상이한 코드 세그먼트들에 걸쳐, 그리고 다수의 저장 매체들에 걸쳐 분산될 수 있다. 저장 매체는 프로세서에 커플링될 수 있어서, 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있게 한다. 대안적으로, 저장 매체는 프로세서와 통합될 수 있다.
여기에 기재된 방법들은 설명된 방법을 달성하기 위해 하나 또는 그 초과의 단계들 또는 동작들을 포함한다. 방법 단계들 및/또는 동작들은 청구항들의 범위를 벗어나지 않으면서 서로 상호교환될 수 있다. 즉, 단계들 또는 동작들의 특정 순서가 특정되지 않으면, 특정 단계들 및/또는 동작들의 순서 및/또는 사용은 청구항들의 범위를 벗어나지 않으면서 변형될 수 있다.
설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상에 하나 또는 그 초과의 명령들로서 저장될 수 있다. 저장 매체들은 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체들일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장부 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 여기에 사용된 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk) 및 블루-레이
Figure 112013011171694-pct00037
디스크(disc)를 포함하며, 여기서, 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다.
따라서, 특정한 실시예들은 여기에 제공되는 동작들을 수행하기 위한 컴퓨터 프로그램 물건을 포함할 수 있다. 예를 들어, 그러한 컴퓨터 프로그램 물건은 명령들이 저장된 (및/또는 인코딩된) 컴퓨터 판독가능 매체를 포함할 수 있으며, 명령들은 여기에 설명된 동작들을 수행하기 위해 하나 또는 그 초과의 프로세서들에 의하여 실행가능하다. 특정한 실시예들에 대해, 컴퓨터 프로그램 물건은 패키징 재료를 포함할 수 있다.
또한, 소프트웨어 또는 명령들이 송신 매체를 통해 송신될 수 있다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선(twisted pair), 디지털 가입자 라인(DSL), 또는 (적외선, 무선, 및 마이크로파와 같은) 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 (적외선, 무선, 및 마이크로파와 같은) 무선 기술들은 송신 매체의 정의에 포함된다.
추가적으로, 여기에 설명된 방법들 및 기술들을 수행하기 위한 모듈들 및/또는 다른 적절한 수단이 적용가능함에 따라 사용자 단말 및/또는 기지국에 의해 다운로딩될 수 있고 및/또는 그렇지 않으면 획득될 수 있음을 인식하여야 한다. 예를 들어, 그러한 디바이스는 여기에 설명된 방법들을 수행하기 위한 수단의 전달을 용이하게 하기 위해 서버에 커플링될 수 있다. 대안적으로, 여기에 설명된 다양한 방법들은 저장 수단(예를 들어, RAM, ROM, 컴팩트 디스크(CD) 또는 플로피 디스크와 같은 물리적 저장 매체 등)을 통해 제공될 수 있어서, 사용자 단말 및/또는 기지국이 저장 수단을 디바이스에 커플링하거나 제공할 시에 다양한 방법들을 획득할 수 있게 한다. 또한, 여기에 설명된 방법들 및 기술들을 디바이스에 제공하기 위한 임의의 다른 적절한 기술이 이용될 수 있다.
청구항들이 상기에 예시되는 정밀한 구성 및 컴포넌트들에 제한되지 않음을 이해할 것이다. 다양한 변형들, 변경들 및 변화들이 청구항들의 범위를 벗어나지 않으면서 상술된 방법들 및 장치의 배열, 동작 및 세부사항들에서 행해질 수 있다. 전술한 것이 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 및 추가적인 실시예들은 본 발명의 기본적인 범위를 벗어나지 않고도 고안될 수 있으며, 본 발명의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (27)

  1. 시냅스 전 뉴런 회로(pre-synaptic neuron circuit) 및 시냅스 후 뉴런 회로(post-synaptic neuron circuit) 사이의 접속을 위한 시냅스 전기 회로로서,
    상기 접속의 세기를 조절하기 위한 복수의 멤리스터들(memristors)을 포함하고,
    상기 시냅스 후 뉴런 회로의 스파이크(spike) 앞의 상기 시냅스 전 뉴런 회로의 스파이크는 상기 멤리스터들 중 제 1 멤리스터의 저항의 감소를 트리거링하여 상기 접속의 세기를 증가시키고, 상기 멤리스터들 중 제 2 멤리스터는 상기 제 1 멤리스터의 접속의 세기 증가 동안에 상기 제 1 멤리스터에 접속되고, 상기 제 2 멤리스터의 저항은 상기 스파이크들로 인해 세기 증가 전에 변화되고,
    상기 시냅스 전 뉴런 회로의 다른 스파이크 앞의 상기 시냅스 후 뉴런 회로의 다른 스파이크는 상기 제 1 멤리스터의 저항의 증가를 트리거링하여 상기 접속의 세기를 감소시키고, 상기 멤리스터들 중 제 3 멤리스터는 상기 제 1 멤리스터의 접속의 세기 감소 동안에 상기 제 1 멤리스터에 접속되고, 상기 제 3 멤리스터의 저항은 상기 다른 스파이크들로 인해 세기 감소 전에 변화되는,
    시냅스 전기 회로.
  2. 제 1 항에 있어서,
    상기 제 1 멤리스터는, 상기 시냅스 전기 회로에 입력되고 상기 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 상기 제 1 멤리스터의 접속의 세기 증가 동안에 상기 제 2 멤리스터와 직렬로 접속되고,
    상기 제 1 멤리스터의 저항은 전기 전류가 상기 제 1 멤리스터 및 제 2 멤리스터를 통해 흐름에 따라 감소되고,
    상기 제 1 멤리스터 및 제 2 멤리스터의 직렬 접속에 걸친 전압 강하(voltage drop)는 전기 전류의 흐름 동안에 일정하고 전압원에 기초하는,
    시냅스 전기 회로.
  3. 제 2 항에 있어서,
    상기 시냅스 전기 회로는 하나 이상의 다른 시냅스 전기 회로들과 동일한 전압원을 공유하는,
    시냅스 전기 회로.
  4. 제 1 항에 있어서,
    상기 제 1 멤리스터는, 상기 시냅스 전기 회로에 입력되고 상기 다른 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 상기 제 1 멤리스터의 접속의 세기 감소 동안에 상기 제 3 멤리스터와 직렬로 접속되고,
    상기 제 1 멤리스터의 저항은 전기 전류가 상기 제 1 멤리스터 및 제 3 멤리스터를 통해 흐름에 따라 증가되고,
    상기 제 1 멤리스터 및 제 3 멤리스터의 직렬 접속에 걸친 전압 강하는 전기 전류의 흐름 동안에 일정하고 전압원에 기초하는,
    시냅스 전기 회로.
  5. 제 1 항에 있어서,
    상기 제 1 멤리스터는 상기 제 1 멤리스터의 접속의 세기 증가 동안에 상기 제 2 멤리스터와 병렬로 접속되고,
    상기 제 1 멤리스터 및 제 2 멤리스터의 병렬 접속은, 상기 시냅스 전기 회로에 입력되고 상기 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 일정한 전기 전류의 소스와 직렬로 접속되는,
    시냅스 전기 회로.
  6. 제 1 항에 있어서,
    상기 제 1 멤리스터는 상기 제 1 멤리스터의 접속의 세기 감소 동안에 상기 제 3 멤리스터와 병렬로 접속되고,
    상기 제 1 멤리스터 및 제 3 멤리스터의 병렬 접속은, 상기 시냅스 전기 회로에 입력되고 상기 다른 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 일정한 전기 전류의 소스와 직렬로 접속되는,
    시냅스 전기 회로.
  7. 제 1 항에 있어서,
    상기 제 2 멤리스터의 저항은 세기 감소 전에 큰 시간 상수(constant)로 기하급수적으로 변화되는,
    시냅스 전기 회로.
  8. 제 1 항에 있어서,
    상기 제 3 멤리스터의 저항은 세기 증가 전에 큰 시간 상수로 기하급수적으로 변화되는,
    시냅스 전기 회로.
  9. 제 1 항에 있어서,
    상기 멤리스터들 각각을 통해 흐르는 전기 전류의 방향을 제어하기 위해 상기 멤리스터들 각각에 접속되는 한 쌍의 다이오드들을 더 포함하는,
    시냅스 전기 회로.
  10. 시냅스 전 뉴런 회로 및 시냅스 후 뉴런 회로 사이의 시냅스 접속을 제어하기 위한 방법으로서,
    상기 시냅스 전 뉴런 회로의 스파이크 다음에 상기 시냅스 후 뉴런 회로의 스파이크가 뒤따를 때, 상기 시냅스 접속 내의 복수의 멤리스터들 중 제 1 멤리스터의 저항을 감소시킴으로써 상기 접속의 세기를 증가시키는 단계 ― 상기 멤리스터들 중 제 2 멤리스터는 상기 제 1 멤리스터의 접속의 세기 증가 동안에 상기 제 1 멤리스터에 접속되고, 상기 제 2 멤리스터의 저항은 상기 스파이크들로 인해 세기 증가 전에 변화됨 ― ; 및
    상기 시냅스 후 뉴런 회로의 다른 스파이크 다음에 상기 시냅스 전 뉴런 회로의 다른 스파이크가 뒤따를 때, 상기 제 1 멤리스터의 저항을 증가시킴으로써 상기 접속의 세기를 감소시키는 단계 ― 상기 멤리스터들 중 제 3 멤리스터는 상기 제 1 멤리스터의 접속의 세기 감소 동안에 상기 제 1 멤리스터에 접속되고, 상기 제 3 멤리스터의 저항은 상기 다른 스파이크들로 인해 세기 감소 전에 변화됨 ― 를 포함하는
    시냅스 접속을 제어하기 위한 방법.
  11. 제 10 항에 있어서,
    상기 제 1 멤리스터는, 상기 시냅스 전기 회로에 입력되고 상기 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 상기 제 1 멤리스터의 접속의 세기 증가 동안에 상기 제 2 멤리스터와 직렬로 접속되고,
    상기 제 1 멤리스터의 저항은 전기 전류가 상기 제 1 멤리스터 및 제 2 멤리스터를 통해 흐름에 따라 감소되고,
    상기 제 1 멤리스터 및 제 2 멤리스터의 직렬 접속에 걸친 전압 강하는 전기 전류의 흐름 동안에 일정하고 전압원에 기초하는,
    시냅스 접속을 제어하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 시냅스 전기 회로는 하나 이상의 다른 시냅스 전기 회로들과 동일한 전압원을 공유하는,
    시냅스 접속을 제어하기 위한 방법.
  13. 제 10 항에 있어서,
    상기 제 1 멤리스터는, 상기 시냅스 전기 회로에 입력되고 상기 다른 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 상기 제 1 멤리스터의 접속의 세기 감소 동안에 상기 제 3 멤리스터와 직렬로 접속되고,
    상기 제 1 멤리스터의 저항은 전기 전류가 상기 제 1 멤리스터 및 제 3 멤리스터를 통해 흐름에 따라 증가되고,
    상기 제 1 멤리스터 및 제 3 멤리스터의 직렬 접속에 걸친 전압 강하는 전기 전류의 흐름 동안에 일정하고 전압원에 기초하는,
    시냅스 접속을 제어하기 위한 방법.
  14. 제 10 항에 있어서,
    상기 제 1 멤리스터는 상기 제 1 멤리스터의 접속의 세기 증가 동안에 상기 제 2 멤리스터와 병렬로 접속되고,
    상기 제 1 멤리스터 및 제 2 멤리스터의 병렬 접속은, 상기 시냅스 전기 회로에 입력되고 상기 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 일정한 전기 전류의 소스와 직렬로 접속되는,
    시냅스 접속을 제어하기 위한 방법.
  15. 제 10 항에 있어서,
    상기 제 1 멤리스터는 상기 제 1 멤리스터의 접속의 세기 감소 동안에 상기 제 3 멤리스터와 병렬로 접속되고,
    상기 제 1 멤리스터 및 제 3 멤리스터의 병렬 접속은, 상기 시냅스 전기 회로에 입력되고 상기 다른 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 일정한 전기 전류의 소스와 직렬로 접속되는,
    시냅스 접속을 제어하기 위한 방법.
  16. 제 10 항에 있어서,
    상기 제 2 멤리스터의 저항은 세기 감소 전에 큰 시간 상수로 기하급수적으로 변화되는,
    시냅스 접속을 제어하기 위한 방법.
  17. 제 10 항에 있어서,
    상기 제 3 멤리스터의 저항은 세기 증가 전에 큰 시간 상수로 기하급수적으로 변화되는,
    시냅스 접속을 제어하기 위한 방법.
  18. 제 10 항에 있어서,
    상기 멤리스터들 각각을 통해 흐르는 전기 전류의 방향을 제어하기 위해 한 쌍의 다이오드들을 상기 멤리스터들 각각에 접속하는 단계를 더 포함하는,
    시냅스 접속을 제어하기 위한 방법.
  19. 시냅스 전 뉴런 회로 및 시냅스 후 뉴런 회로 사이의 시냅스 접속을 제어하기 위한 장치로서,
    상기 시냅스 전 뉴런 회로의 스파이크 다음에 상기 시냅스 후 뉴런 회로의 스파이크가 뒤따를 때, 상기 시냅스 접속 내의 복수의 멤리스터들 중 제 1 멤리스터의 저항을 감소시킴으로써 상기 접속의 세기를 증가시키기 위한 수단 ― 상기 멤리스터들 중 제 2 멤리스터는 상기 제 1 멤리스터의 접속의 세기 증가 동안에 상기 제 1 멤리스터에 접속되고, 상기 제 2 멤리스터의 저항은 상기 스파이크들로 인해 세기 증가 전에 변화됨 ― ; 및
    상기 시냅스 후 뉴런 회로의 다른 스파이크 다음에 상기 시냅스 전 뉴런 회로의 다른 스파이크가 뒤따를 때, 상기 제 1 멤리스터의 저항을 증가시킴으로써 상기 접속의 세기를 감소시키기 위한 수단 ― 상기 멤리스터들 중 제 3 멤리스터는 상기 제 1 멤리스터의 접속의 세기 감소 동안에 상기 제 1 멤리스터에 접속되고, 상기 제 3 멤리스터의 저항은 상기 다른 스파이크들로 인해 세기 감소 전에 변화됨 ― 을 포함하는
    시냅스 접속을 제어하기 위한 장치.
  20. 제 19 항에 있어서,
    상기 제 1 멤리스터는, 상기 시냅스 전기 회로에 입력되고 상기 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 상기 제 1 멤리스터의 접속의 세기 증가 동안에 상기 제 2 멤리스터와 직렬로 접속되고,
    상기 제 1 멤리스터의 저항은 전기 전류가 상기 제 1 멤리스터 및 제 2 멤리스터를 통해 흐름에 따라 감소되고,
    상기 제 1 멤리스터 및 제 2 멤리스터의 직렬 접속에 걸친 전압 강하는 전기 전류의 흐름 동안에 일정하고 전압원에 기초하는,
    시냅스 접속을 제어하기 위한 장치.
  21. 제 20 항에 있어서,
    상기 시냅스 전기 회로는 하나 이상의 다른 시냅스 전기 회로들과 동일한 전압원을 공유하는,
    시냅스 접속을 제어하기 위한 장치.
  22. 제 19 항에 있어서,
    상기 제 1 멤리스터는, 상기 시냅스 전기 회로에 입력되고 상기 다른 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 상기 제 1 멤리스터의 접속의 세기 감소 동안에 상기 제 3 멤리스터와 직렬로 접속되고,
    상기 제 1 멤리스터의 저항은 전기 전류가 상기 제 1 멤리스터 및 제 3 멤리스터를 통해 흐름에 따라 증가되고,
    상기 제 1 멤리스터 및 제 3 멤리스터의 직렬 접속에 걸친 전압 강하는 전기 전류의 흐름 동안에 일정하고 전압원에 기초하는,
    시냅스 접속을 제어하기 위한 장치.
  23. 제 19 항에 있어서,
    상기 제 1 멤리스터는 상기 제 1 멤리스터의 접속의 세기 증가 동안에 상기 제 2 멤리스터와 병렬로 접속되고,
    상기 제 1 멤리스터 및 제 2 멤리스터의 병렬 접속은, 상기 시냅스 전기 회로에 입력되고 상기 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 일정한 전기 전류의 소스와 직렬로 접속되는,
    시냅스 접속을 제어하기 위한 장치.
  24. 제 19 항에 있어서,
    상기 제 1 멤리스터는 상기 제 1 멤리스터의 접속의 세기 감소 동안에 상기 제 3 멤리스터와 병렬로 접속되고,
    상기 제 1 멤리스터 및 제 3 멤리스터의 병렬 접속은, 상기 시냅스 전기 회로에 입력되고 상기 다른 스파이크들에 기초하여 생성되는 신호의 펄스로 인해 일정한 전기 전류의 소스와 직렬로 접속되는,
    시냅스 접속을 제어하기 위한 장치.
  25. 제 19 항에 있어서,
    상기 제 2 멤리스터의 저항은 세기 감소 전에 큰 시간 상수로 기하급수적으로 변화되는,
    시냅스 접속을 제어하기 위한 장치.
  26. 제 19 항에 있어서,
    상기 제 3 멤리스터의 저항은 세기 증가 전에 큰 시간 상수로 기하급수적으로 변화되는,
    시냅스 접속을 제어하기 위한 장치.
  27. 제 19 항에 있어서,
    상기 멤리스터들 각각을 통해 흐르는 전기 전류의 방향을 제어하기 위해 한 쌍의 다이오드들을 상기 멤리스터들 각각에 접속하기 위한 수단을 더 포함하는,
    시냅스 접속을 제어하기 위한 장치.
KR1020137003155A 2010-07-07 2011-07-07 Ｓｔｄｐ 및 도파민 시그널을 갖는 3―멤리스터 시냅스에 대한 방법들 및 시스템들 Expired - Fee Related KR101432202B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/831,594 2010-07-07
US12/831,594 US8433665B2 (en) 2010-07-07 2010-07-07 Methods and systems for three-memristor synapse with STDP and dopamine signaling
PCT/US2011/043256 WO2012006469A1 (en) 2010-07-07 2011-07-07 Methods and systems for three-memristor synapse with stdp and dopamine signaling

Publications (2)

Publication Number Publication Date
KR20130036318A KR20130036318A (ko) 2013-04-11
KR101432202B1 true KR101432202B1 (ko) 2014-08-20

Family

ID=44584748

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137003155A Expired - Fee Related KR101432202B1 (ko) 2010-07-07 2011-07-07 Ｓｔｄｐ 및 도파민 시그널을 갖는 3―멤리스터 시냅스에 대한 방법들 및 시스템들

Country Status (6)

Country Link
US (1) US8433665B2 (ko)
EP (1) EP2591450A1 (ko)
JP (1) JP5490964B2 (ko)
KR (1) KR101432202B1 (ko)
CN (1) CN102971753B (ko)
WO (1) WO2012006469A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190136291A (ko) * 2018-05-30 2019-12-10 포항공과대학교 산학협력단 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법

Families Citing this family (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1049450A (ja) * 1996-07-31 1998-02-20 Kyocera Corp 遠隔監視システムの異常時の復旧方式
US8315305B2 (en) 2010-03-26 2012-11-20 Brain Corporation Systems and methods for invariant pulse latency coding
US9311593B2 (en) 2010-03-26 2016-04-12 Brain Corporation Apparatus and methods for polychronous encoding and multiplexing in neuronal prosthetic devices
US9122994B2 (en) 2010-03-26 2015-09-01 Brain Corporation Apparatus and methods for temporally proximate object recognition
US9405975B2 (en) 2010-03-26 2016-08-02 Brain Corporation Apparatus and methods for pulse-code invariant object recognition
US9906838B2 (en) 2010-07-12 2018-02-27 Time Warner Cable Enterprises Llc Apparatus and methods for content delivery and message exchange across multiple content delivery networks
US9152915B1 (en) 2010-08-26 2015-10-06 Brain Corporation Apparatus and methods for encoding vector into pulse-code output
US9269042B2 (en) 2010-09-30 2016-02-23 International Business Machines Corporation Producing spike-timing dependent plasticity in a neuromorphic network utilizing phase change synaptic devices
US20120084240A1 (en) * 2010-09-30 2012-04-05 International Business Machines Corporation Phase change memory synaptronic circuit for spiking computation, association and recall
US9015093B1 (en) 2010-10-26 2015-04-21 Michael Lamport Commons Intelligent control with hierarchical stacked neural networks
US8775341B1 (en) 2010-10-26 2014-07-08 Michael Lamport Commons Intelligent control with hierarchical stacked neural networks
US8848337B2 (en) * 2011-02-01 2014-09-30 John R. Koza Signal processing devices having one or more memristors
US9070039B2 (en) 2013-02-01 2015-06-30 Brian Corporation Temporal winner takes all spiking neuron network sensory processing apparatus and methods
US9147156B2 (en) * 2011-09-21 2015-09-29 Qualcomm Technologies Inc. Apparatus and methods for synaptic update in a pulse-coded network
US9566710B2 (en) 2011-06-02 2017-02-14 Brain Corporation Apparatus and methods for operating robotic devices using selective state space training
US9047568B1 (en) 2012-09-20 2015-06-02 Brain Corporation Apparatus and methods for encoding of sensory data using artificial spiking neurons
US8990133B1 (en) 2012-12-20 2015-03-24 Brain Corporation Apparatus and methods for state-dependent learning in spiking neuron networks
FR2977350B1 (fr) * 2011-06-30 2013-07-19 Commissariat Energie Atomique Reseau de neurones artificiels a base de dispositifs memristifs complementaires
US9053428B2 (en) 2011-07-21 2015-06-09 Qualcomm Incorporated Method and apparatus of robust neural temporal coding, learning and cell recruitments for memory using oscillation
US9147155B2 (en) 2011-08-16 2015-09-29 Qualcomm Incorporated Method and apparatus for neural temporal coding, learning and recognition
US9104973B2 (en) 2011-09-21 2015-08-11 Qualcomm Technologies Inc. Elementary network description for neuromorphic systems with plurality of doublets wherein doublet events rules are executed in parallel
US8719199B2 (en) 2011-09-21 2014-05-06 Brain Corporation Systems and methods for providing a neural network having an elementary network description for efficient implementation of event-triggered plasticity rules
US8725662B2 (en) 2011-09-21 2014-05-13 Brain Corporation Apparatus and method for partial evaluation of synaptic updates based on system events
US8712941B2 (en) 2011-09-21 2014-04-29 Brain Corporation Elementary network description for efficient link between neuronal models and neuromorphic systems
US9460387B2 (en) 2011-09-21 2016-10-04 Qualcomm Technologies Inc. Apparatus and methods for implementing event-based updates in neuron networks
US9412064B2 (en) 2011-08-17 2016-08-09 Qualcomm Technologies Inc. Event-based communication in spiking neuron networks communicating a neural activity payload with an efficacy update
US8725658B2 (en) 2011-09-21 2014-05-13 Brain Corporation Elementary network description for efficient memory management in neuromorphic systems
US8712939B2 (en) 2011-09-21 2014-04-29 Brain Corporation Tag-based apparatus and methods for neural networks
US9146546B2 (en) 2012-06-04 2015-09-29 Brain Corporation Systems and apparatus for implementing task-specific learning using spiking neurons
US10210452B2 (en) 2011-09-21 2019-02-19 Qualcomm Incorporated High level neuromorphic network description apparatus and methods
US9213937B2 (en) 2011-09-21 2015-12-15 Brain Corporation Apparatus and methods for gating analog and spiking signals in artificial neural networks
US9117176B2 (en) 2011-09-21 2015-08-25 Qualcomm Technologies Inc. Round-trip engineering apparatus and methods for neural networks
US9156165B2 (en) 2011-09-21 2015-10-13 Brain Corporation Adaptive critic apparatus and methods
US9098811B2 (en) 2012-06-04 2015-08-04 Brain Corporation Spiking neuron network apparatus and methods
US9092735B2 (en) 2011-09-21 2015-07-28 Qualcomm Incorporated Method and apparatus for structural delay plasticity in spiking neural networks
US9104186B2 (en) 2012-06-04 2015-08-11 Brain Corporation Stochastic apparatus and methods for implementing generalized learning rules
US9015092B2 (en) 2012-06-04 2015-04-21 Brain Corporation Dynamically reconfigurable stochastic learning apparatus and methods
US9111224B2 (en) 2011-10-19 2015-08-18 Qualcomm Incorporated Method and apparatus for neural learning of natural multi-spike trains in spiking neural networks
US8909575B2 (en) * 2012-02-29 2014-12-09 Qualcomm Incorporated Method and apparatus for modeling neural resource based synaptic placticity
US8977583B2 (en) * 2012-03-29 2015-03-10 International Business Machines Corporation Synaptic, dendritic, somatic, and axonal plasticity in a network of neural cores using a plastic multi-stage crossbar switching
CN102610274B (zh) * 2012-04-06 2014-10-15 电子科技大学 一种阻变突触权值调整电路
US9129221B2 (en) 2012-05-07 2015-09-08 Brain Corporation Spiking neural network feedback apparatus and methods
US9224090B2 (en) 2012-05-07 2015-12-29 Brain Corporation Sensory input processing apparatus in a spiking neural network
US9064215B2 (en) 2012-06-14 2015-06-23 Qualcomm Incorporated Learning spike timing precision
US9412041B1 (en) 2012-06-29 2016-08-09 Brain Corporation Retinal apparatus and methods
US9256823B2 (en) 2012-07-27 2016-02-09 Qualcomm Technologies Inc. Apparatus and methods for efficient updates in spiking neuron network
US9256215B2 (en) 2012-07-27 2016-02-09 Brain Corporation Apparatus and methods for generalized state-dependent learning in spiking neuron networks
US9186793B1 (en) 2012-08-31 2015-11-17 Brain Corporation Apparatus and methods for controlling attention of a robot
US9440352B2 (en) 2012-08-31 2016-09-13 Qualcomm Technologies Inc. Apparatus and methods for robotic learning
US8793205B1 (en) 2012-09-20 2014-07-29 Brain Corporation Robotic learning and evolution apparatus
US9311594B1 (en) 2012-09-20 2016-04-12 Brain Corporation Spiking neuron network apparatus and methods for encoding of sensory data
US9189730B1 (en) 2012-09-20 2015-11-17 Brain Corporation Modulated stochasticity spiking neuron network controller apparatus and methods
US9367798B2 (en) 2012-09-20 2016-06-14 Brain Corporation Spiking neuron network adaptive control apparatus and methods
US9082079B1 (en) 2012-10-22 2015-07-14 Brain Corporation Proportional-integral-derivative controller effecting expansion kernels comprising a plurality of spiking neurons associated with a plurality of receptive fields
US9218563B2 (en) 2012-10-25 2015-12-22 Brain Corporation Spiking neuron sensory processing apparatus and methods for saliency detection
US9111226B2 (en) 2012-10-25 2015-08-18 Brain Corporation Modulated plasticity apparatus and methods for spiking neuron network
US9183493B2 (en) 2012-10-25 2015-11-10 Brain Corporation Adaptive plasticity apparatus and methods for spiking neuron network
US9275326B2 (en) 2012-11-30 2016-03-01 Brain Corporation Rate stabilization through plasticity in spiking neuron network
US9123127B2 (en) 2012-12-10 2015-09-01 Brain Corporation Contrast enhancement spiking neuron network sensory processing apparatus and methods
EP2943958B1 (en) * 2013-01-14 2019-05-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Asymmetrical memristor
US9165246B2 (en) * 2013-01-29 2015-10-20 Hewlett-Packard Development Company, L.P. Neuristor-based reservoir computing devices
US9195934B1 (en) 2013-01-31 2015-11-24 Brain Corporation Spiking neuron classifier apparatus and methods using conditionally independent subsets
US9177245B2 (en) 2013-02-08 2015-11-03 Qualcomm Technologies Inc. Spiking network apparatus and method with bimodal spike-timing dependent plasticity
US9764468B2 (en) 2013-03-15 2017-09-19 Brain Corporation Adaptive predictor apparatus and methods
WO2014149070A1 (en) * 2013-03-15 2014-09-25 Hrl Laboratories, Llc Neural network and method of programming
EP2973240A4 (en) * 2013-03-15 2017-09-27 HRL Laboratories, LLC Neural network and method of programming
US8996177B2 (en) 2013-03-15 2015-03-31 Brain Corporation Robotic training apparatus and methods
US9008840B1 (en) 2013-04-19 2015-04-14 Brain Corporation Apparatus and methods for reinforcement-guided supervised learning
KR102230784B1 (ko) 2013-05-30 2021-03-23 삼성전자주식회사 Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템
US9242372B2 (en) 2013-05-31 2016-01-26 Brain Corporation Adaptive robotic interface apparatus and methods
US9314924B1 (en) * 2013-06-14 2016-04-19 Brain Corporation Predictive robotic controller apparatus and methods
US9792546B2 (en) 2013-06-14 2017-10-17 Brain Corporation Hierarchical robotic controller apparatus and methods
US9384443B2 (en) 2013-06-14 2016-07-05 Brain Corporation Robotic training apparatus and methods
US9239985B2 (en) 2013-06-19 2016-01-19 Brain Corporation Apparatus and methods for processing inputs in an artificial neuron network
US9436909B2 (en) 2013-06-19 2016-09-06 Brain Corporation Increased dynamic range artificial neuron network apparatus and methods
US9552546B1 (en) 2013-07-30 2017-01-24 Brain Corporation Apparatus and methods for efficacy balancing in a spiking neuron network
KR102179899B1 (ko) 2013-08-05 2020-11-18 삼성전자주식회사 뉴로모픽 시스템 및 그 구현 방법
US9579789B2 (en) 2013-09-27 2017-02-28 Brain Corporation Apparatus and methods for training of robotic control arbitration
US9296101B2 (en) 2013-09-27 2016-03-29 Brain Corporation Robotic control arbitration apparatus and methods
US9489623B1 (en) 2013-10-15 2016-11-08 Brain Corporation Apparatus and methods for backward propagation of errors in a spiking neuron network
US10095718B2 (en) 2013-10-16 2018-10-09 University Of Tennessee Research Foundation Method and apparatus for constructing a dynamic adaptive neural network array (DANNA)
US20150112909A1 (en) * 2013-10-17 2015-04-23 Qualcomm Incorporated Congestion avoidance in networks of spiking neurons
KR102051041B1 (ko) 2013-10-25 2019-11-29 삼성전자주식회사 3단자 시냅스 소자 및 그 동작방법
US9463571B2 (en) 2013-11-01 2016-10-11 Brian Corporation Apparatus and methods for online training of robots
US9597797B2 (en) 2013-11-01 2017-03-21 Brain Corporation Apparatus and methods for haptic training of robots
US9248569B2 (en) 2013-11-22 2016-02-02 Brain Corporation Discrepancy detection apparatus and methods for machine learning
US9358685B2 (en) 2014-02-03 2016-06-07 Brain Corporation Apparatus and methods for control of robot actions based on corrective user inputs
US9987743B2 (en) 2014-03-13 2018-06-05 Brain Corporation Trainable modular robotic apparatus and methods
US9364950B2 (en) 2014-03-13 2016-06-14 Brain Corporation Trainable modular robotic methods
US9533413B2 (en) 2014-03-13 2017-01-03 Brain Corporation Trainable modular robotic apparatus and methods
US9630317B2 (en) 2014-04-03 2017-04-25 Brain Corporation Learning apparatus and methods for control of robotic devices via spoofing
US9613308B2 (en) 2014-04-03 2017-04-04 Brain Corporation Spoofing remote control apparatus and methods
US9346167B2 (en) 2014-04-29 2016-05-24 Brain Corporation Trainable convolutional network apparatus and methods for operating a robotic vehicle
US9713982B2 (en) 2014-05-22 2017-07-25 Brain Corporation Apparatus and methods for robotic operation using video imagery
US9939253B2 (en) 2014-05-22 2018-04-10 Brain Corporation Apparatus and methods for distance estimation using multiple image sensors
US10194163B2 (en) 2014-05-22 2019-01-29 Brain Corporation Apparatus and methods for real time estimation of differential motion in live video
US10198691B2 (en) 2014-06-19 2019-02-05 University Of Florida Research Foundation, Inc. Memristive nanofiber neural networks
BR112016029682A2 (pt) * 2014-06-19 2018-07-10 The Univ Of Florida Research Foundation Inc redes neurais de nanofibras memristivas.
US9848112B2 (en) 2014-07-01 2017-12-19 Brain Corporation Optical detection apparatus and methods
US10057593B2 (en) 2014-07-08 2018-08-21 Brain Corporation Apparatus and methods for distance estimation using stereo imagery
US9821470B2 (en) 2014-09-17 2017-11-21 Brain Corporation Apparatus and methods for context determination using real time sensor data
US9579790B2 (en) 2014-09-17 2017-02-28 Brain Corporation Apparatus and methods for removal of learned behaviors in robots
US9860077B2 (en) 2014-09-17 2018-01-02 Brain Corporation Home animation apparatus and methods
US9849588B2 (en) 2014-09-17 2017-12-26 Brain Corporation Apparatus and methods for remotely controlling robotic devices
US9870617B2 (en) 2014-09-19 2018-01-16 Brain Corporation Apparatus and methods for saliency detection based on color occurrence analysis
WO2016054340A1 (en) 2014-10-02 2016-04-07 Board Of Regents, The University Of Texas System Coupled memristor devices to enable feedback control and sensing of micro/nanoelectromechanical actuator and sensors
US9630318B2 (en) 2014-10-02 2017-04-25 Brain Corporation Feature detection apparatus and methods for training of robotic navigation
US9881349B1 (en) 2014-10-24 2018-01-30 Gopro, Inc. Apparatus and methods for computerized object identification
US10970625B2 (en) 2014-11-03 2021-04-06 Hewlett Packard Enterprise Development Lp Device with multiple resistance switches with different switching characteristics
US9426946B2 (en) 2014-12-02 2016-08-30 Brain Corporation Computerized learning landscaping apparatus and methods
US9717387B1 (en) 2015-02-26 2017-08-01 Brain Corporation Apparatus and methods for programming and training of robotic household appliances
US9990580B2 (en) * 2015-03-13 2018-06-05 International Business Machines Corporation Neuromorphic synapses
WO2016187500A1 (en) * 2015-05-21 2016-11-24 Cory Merkel Method and apparatus for training memristive learning systems
US9840003B2 (en) 2015-06-24 2017-12-12 Brain Corporation Apparatus and methods for safe navigation of robotic devices
US10332004B2 (en) 2015-07-13 2019-06-25 Denso Corporation Memristive neuromorphic circuit and method for training the memristive neuromorphic circuit
US10074050B2 (en) * 2015-07-13 2018-09-11 Denso Corporation Memristive neuromorphic circuit and method for training the memristive neuromorphic circuit
US10197664B2 (en) 2015-07-20 2019-02-05 Brain Corporation Apparatus and methods for detection of objects using broadband signals
WO2017138951A1 (en) * 2016-02-12 2017-08-17 Hewlett Packard Enterprise Development Lp Memory devices with volatile and non-volatile behavior
EP3208750A1 (en) 2016-02-22 2017-08-23 Universität Zürich An analogue electronic deep neural network
US11507761B2 (en) 2016-02-25 2022-11-22 Hewlett Packard Enterprise Development Lp Performing complex multiply-accumulate operations
CN107194462B (zh) * 2016-03-15 2020-05-19 清华大学 三值神经网络突触阵列及利用其的神经形态计算网络系统
US10295972B2 (en) 2016-04-29 2019-05-21 Brain Corporation Systems and methods to operate controllable devices with gestures and/or noises
US9785885B1 (en) 2016-09-16 2017-10-10 International Business Machines Corporation Arbitration schema based on a global clock
US9767408B1 (en) 2016-09-16 2017-09-19 International Business Machines Corporation Multi-memristive synapse with clock-arbitrated weight update
US11281963B2 (en) 2016-09-26 2022-03-22 Intel Corporation Programmable neuron core with on-chip learning and stochastic time step control
CN110121720A (zh) 2016-10-27 2019-08-13 佛罗里达大学研究基金会公司 振荡忆阻神经形态电路的学习算法
US11341408B2 (en) 2016-10-27 2022-05-24 University Of Florida Research Foundation, Inc. Memristive learning for neuromorphic circuits
JP6750118B2 (ja) 2016-11-28 2020-09-02 ホアウェイ・テクノロジーズ・カンパニー・リミテッド スパイクニューラルネットワークに基づく信号処理方法及び信号処理装置
US10363810B2 (en) * 2017-03-16 2019-07-30 Honda Motor Co., Ltd. Air intake grille assembly, and methods of use and manufacture thereof
KR20180120511A (ko) * 2017-04-27 2018-11-06 에스케이하이닉스 주식회사 전달 함수 회로들을 가진 시냅스 어레이를 포함하는 뉴로모픽 소자
JP6724870B2 (ja) 2017-06-19 2020-07-15 株式会社デンソー 人工ニューラルネットワーク回路の訓練方法、訓練プログラム、及び訓練装置
US11308382B2 (en) * 2017-08-25 2022-04-19 International Business Machines Corporation Neuromorphic synapses
JP6773621B2 (ja) 2017-09-15 2020-10-21 株式会社東芝 演算装置
US11620500B2 (en) 2018-01-11 2023-04-04 Winbond Electronics Corp. Synapse system and synapse method to realize STDP operation
CN108268938B (zh) * 2018-01-24 2020-04-21 清华大学 神经网络及其信息处理方法、信息处理系统
US10430493B1 (en) 2018-04-05 2019-10-01 Rain Neuromorphics Inc. Systems and methods for efficient matrix multiplication
CN108511604B (zh) * 2018-04-11 2021-12-10 苏州大学 基于多巴胺的自聚电存储材料及其制备方法与在电存储器件中的应用
WO2019239245A1 (ja) * 2018-06-15 2019-12-19 株式会社半導体エネルギー研究所 半導体装置
JP6926037B2 (ja) 2018-07-26 2021-08-25 株式会社東芝 シナプス回路、演算装置およびニューラルネットワーク装置
US10636484B2 (en) * 2018-09-12 2020-04-28 Winbond Electronics Corporation Circuit and method for memory operation
KR102444434B1 (ko) * 2018-11-20 2022-09-21 한국전자통신연구원 조건적 바이어스 전류에 의해 작동되는 비교기를 포함하는 스파이크 뉴럴 네트워크 회로
US11861483B2 (en) 2018-11-20 2024-01-02 Electronics And Telecommunications Research Institute Spike neural network circuit including comparator operated by conditional bias current
US11977973B2 (en) * 2018-11-29 2024-05-07 Electronics And Telecommunications Research Institute Neuron circuit and operating method thereof
KR102279577B1 (ko) * 2019-01-21 2021-07-20 한양대학교 산학협력단 신경망 모사 소자 및 신경망 모사 학습 시스템
CN110619908B (zh) * 2019-08-28 2021-05-25 中国科学院上海微系统与信息技术研究所 一种突触模块、突触阵列以及基于突触阵列的权重调节方法
US11783171B2 (en) * 2019-08-29 2023-10-10 Cirrus Logic Inc. Computing circuitry
US11450712B2 (en) 2020-02-18 2022-09-20 Rain Neuromorphics Inc. Memristive device
CN111327286B (zh) * 2020-03-05 2023-06-27 杭州电子科技大学 一种基于硬件积分控制的机械式荷控忆阻器
JP6899024B1 (ja) * 2020-06-11 2021-07-07 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型シナプスアレイ装置
EP4002220A1 (en) * 2020-11-12 2022-05-25 Commissariat à l'Energie Atomique et aux Energies Alternatives Synapse circuit for three-factor learning
CN113298242B (zh) * 2021-06-08 2022-08-05 浙江大学 一种基于脉冲神经网络的脑机接口解码方法
WO2023039419A2 (en) 2021-09-08 2023-03-16 Plantible Foods Inc. Systems and methods for measuring mat density of aquatic biomass

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050016700A (ko) * 2002-07-03 2005-02-21 에너지 컨버젼 디바이시즈, 아이엔씨. 유사 뉴런 및 뉴로 시냅스 네트웍
US20080162391A1 (en) 2006-12-29 2008-07-03 Neurosciences Research Foundation, Inc. Solving the distal reward problem through linkage of stdp and dopamine signaling
WO2009113993A1 (en) 2008-03-14 2009-09-17 Hewlett-Packard Development Company, L.P. Neuromorphic circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011507232A (ja) * 2007-12-05 2011-03-03 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路
US20090292661A1 (en) * 2008-05-21 2009-11-26 Haas Alfred M Compact Circuits and Adaptation Techniques for Implementing Adaptive Neurons and Synapses with Spike Timing Dependent Plasticity (STDP).
US8207593B2 (en) * 2009-07-28 2012-06-26 Hewlett-Packard Development Company, L.P. Memristor having a nanostructure in the switching material
US8283649B2 (en) * 2009-07-28 2012-10-09 Hewlett-Packard Development Company, L.P. Memristor with a non-planar substrate
US8275728B2 (en) * 2009-11-05 2012-09-25 The United States Of America As Represented By The Secretary Of The Air Force Neuromorphic computer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050016700A (ko) * 2002-07-03 2005-02-21 에너지 컨버젼 디바이시즈, 아이엔씨. 유사 뉴런 및 뉴로 시냅스 네트웍
US20080162391A1 (en) 2006-12-29 2008-07-03 Neurosciences Research Foundation, Inc. Solving the distal reward problem through linkage of stdp and dopamine signaling
WO2009113993A1 (en) 2008-03-14 2009-09-17 Hewlett-Packard Development Company, L.P. Neuromorphic circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190136291A (ko) * 2018-05-30 2019-12-10 포항공과대학교 산학협력단 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법
KR102084053B1 (ko) 2018-05-30 2020-03-03 포항공과대학교 산학협력단 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
US20120011090A1 (en) 2012-01-12
EP2591450A1 (en) 2013-05-15
CN102971753A (zh) 2013-03-13
WO2012006469A1 (en) 2012-01-12
US8433665B2 (en) 2013-04-30
CN102971753B (zh) 2015-08-19
KR20130036318A (ko) 2013-04-11
JP5490964B2 (ja) 2014-05-14
JP2013534676A (ja) 2013-09-05

Similar Documents

Publication Publication Date Title
KR101432202B1 (ko) Ｓｔｄｐ 및 도파민 시그널을 갖는 3―멤리스터 시냅스에 대한 방법들 및 시스템들
Zhang et al. Hybrid memristor-CMOS neurons for in-situ learning in fully hardware memristive spiking neural networks
KR101432197B1 (ko) 신경 체계의 2개 또는 그보다 많은 뉴런 회로들을 인터페이싱하기 위한 전기 회로 및 이를 구현하기 위한 방법 및 장치
Covi et al. HfO2-based memristors for neuromorphic applications
Pershin et al. Experimental demonstration of associative memory with memristive neural networks
KR101793011B1 (ko) 스파이킹 네트워크들의 효율적인 하드웨어 구현
US9330355B2 (en) Computed synapses for neuromorphic systems
US9208434B2 (en) Neuromorphic system exploiting the intrinsic characteristics of memory cells
KR102230784B1 (ko) Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템
KR101466205B1 (ko) 전기 회로, 디지털 뉴럴 프로세싱 유닛을 구현하기 위한 방법 및 장치
US10140573B2 (en) Neural network adaptation to current computational resources
Demirağ et al. PCM-trace: scalable synaptic eligibility traces with resistivity drift of phase-change materials
WO2015112262A1 (en) Configuring sparse neuronal networks
CN112906880B (zh) 一种基于忆阻器的自适应神经元电路
Feali Using volatile/non-volatile memristor for emulating the short-and long-term adaptation behavior of the biological neurons
CN111967589A (zh) 神经元模拟电路及其驱动方法、神经网络装置
Mahalanabis et al. Demonstration of spike timing dependent plasticity in CBRAM devices with silicon neurons
Sah et al. Memristor circuit for artificial synaptic weighting of pulse inputs
Gerasimova et al. Design of memristive interface between electronic neurons
Šuch et al. Passive memristor synaptic circuits with multiple timing dependent plasticity mechanisms
Wang et al. Ferroelectric tunnel memristor-based neuromorphic network with 1T1R crossbar architecture
Prati Atomic scale nanoelectronics for quantum neuromorphic devices: comparing different materials
Chan et al. Spike timing dependent plasticity with memristive synapse in neuromorphic systems
Hajiabadi et al. Behavioral modeling and stdp learning characteristics of a memristive synapse
US20140365413A1 (en) Efficient implementation of neural population diversity in neural system

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

Patent event date: 20130206

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20131227

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20140729

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20140813

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20140814

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20170629

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20170629

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20180628

Start annual number: 5

End annual number: 5

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20200524