KR20190136291A - 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법 - Google Patents

멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR20190136291A
KR20190136291A KR1020180061811A KR20180061811A KR20190136291A KR 20190136291 A KR20190136291 A KR 20190136291A KR 1020180061811 A KR1020180061811 A KR 1020180061811A KR 20180061811 A KR20180061811 A KR 20180061811A KR 20190136291 A KR20190136291 A KR 20190136291A
Authority
KR
South Korea
Prior art keywords
transistor
synaptic
counter
neuromorphic
circuit
Prior art date
Application number
KR1020180061811A
Other languages
English (en)
Other versions
KR102084053B1 (ko
Inventor
황현상
곽명훈
Original Assignee
포항공과대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포항공과대학교 산학협력단 filed Critical 포항공과대학교 산학협력단
Priority to KR1020180061811A priority Critical patent/KR102084053B1/ko
Publication of KR20190136291A publication Critical patent/KR20190136291A/ko
Application granted granted Critical
Publication of KR102084053B1 publication Critical patent/KR102084053B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • Computational Linguistics (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 시냅스 장치에 관한 것으로, 더욱 상세하게는, 뉴로모픽 시스템 응용을 위한 멀티 레벨의 컨덕턴스를 가지는 시냅스 장치에 관한 것이다. 본 발명에 따르면, 복수 개의 저항 변화 메모리(RRAM) 및 트랜지스터(Tr)를 병렬로 연결해 하나의 시냅스를 구현 및 동작시켜, 멀티레벨(multi-level) 또는 멀티비트(multi-bit), 더 넓은 다이나믹 범위(dynamic range) 및 컨덕턴스 변화의 선형성을 가질 수 있으므로, 단일 소자 시냅스보다 더 확장된 특성을 갖는 시냅스를 구현 및 동작시킬 수 있다.

Description

멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법{Neuromorphic synapse device having multi level conductances and operation method thereof}
본 발명은 시냅스 장치 및 이의 동작 방법에 관한 것으로, 더욱 상세하게는, 뉴로모픽 시스템 응용을 위한 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법에 관한 것이다.
인간의 뇌를 모방해 만든 인공 신경망 구조는 시냅스와 뉴런으로 이루어져 있다. 뉴런은 신호의 처리 및 전달에 관한 작업을 수행하며, 시냅스는 뉴런과 뉴런을 연결한다. 각각의 시냅스는 가중치라는 값을 가지며 뉴런과 뉴런의 연결 정도를 나타낸다. 가중치 값에 따라 신호가 더 증폭될수도, 억제될 수도 있다. 즉, 시냅스는 가중치로 정보를 저장하는 동시에 신호를 처리하는 역할을 수행한다.
시냅스에 저장된 가중치 값을 저장하기 위해서는 메모리가 필요하며, 이를 위해 플래시 메모리, SRAM, DRAM 등의 전통적인 메모리들과 RRAM, MRAM, PCM 등의 뉴메모리가 사용될 수 있다. 기존의 폰 노이만 구조의 컴퓨터로 동작하는 인공 신경망은 메모리에 저장한 시냅스의 가중치 값을 불러와 중앙 프로세서에 옮긴 후 정보를 처리하고, 처리한 데이터는 다시 메모리에 이동해 저장한다. 하지만 인공 신경망의 구조상 처리해야 할 연산의 수가 매우 많은 반면 폰 노이만 구조의 컴퓨터는 정보를 하나씩 처리하기 때문에 연산에 필요한 시간이 매우 많다.
이러한 문제점을 해결하기 위해 최근 RRAM, MRAM, PCM 등의 뉴메모리 소자를 크로스 포인트 어레이(cross-point array)로 구현해 시냅스의 가중치 값을 저장한다. 크로스 포인트 어레이는 다수의 입력단과 다수의 출력단으로 이루어져 있으며, 각각의 입력단과 출력단의 교차 지점에 메모리가 위치해 있다. 크로스 포인트 어레이의 장점은 동시에 여러 개의 입력을 줄 때 동시에 출력이 되는 병렬 연산이 가능하다는 점이다. 또한 메모리의 면적이 적게 들며 필요한 소비 전력이 매우 낮기 때문에 인공 신경망 구조에 적합한 메모리이다.
인공 신경망이 필요하는 이상적인 시냅스는 아날로그한 가중치 변화를 보이고 가중치의 변화가 선형적으로 이루어져야 한다. 또한 가중치 값의 상한 값과 하한 값이 없다. 이런 이상적인 시냅스 소자를 구현하기 위해서는 아날로그한 가중치 변화를 위해 많은 레벨을 저장할 수 있는 높은 멀티레벨(high multi-level) 특성을 가져야 한다. 그리고 가중치의 변화를 주었을 때, 현재 소자의 상태(state)와 관계 없이 항상 동일한 양의 가중치가 바뀌어야 하며, 다른 말로 메모리의 상태 변화가 선형적이어야 한다. 또한 가중치의 상한, 하한 값을 최대한으로 키우기 위해 높은 온/오프 비(On/Off ratio)를 가져야 한다.
다만, 상기 언급한 이상적인 시냅스 특성을 모두 만족하는 시냅스 소자를 구현하는 것은 복잡한 프로그래밍 스킴(scheme)을 사용하는 높은 난이도를 요구하기 때문에, 이를 대체할 수 있는 새로운 접근 방법이 필요하다.
1. 대한민국 공개특허 제10-2005-0016700호 2. 일본 등록특허 제5420067호 3. 일본 등록특허 제2539177호
상기 종래 기술에 따른 문제점을 극복하기 위한 본 발명의 제1 목적은, 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치를 제공하는 것이다.
또한, 본 발명의 제2 목적은 상기 뉴로모픽 시냅스 장치의 동작 방법을 제공하는 것이다.
상기 제1 목적을 달성하기 위한 본 발명은,
일단은 클럭(CLK) 펄스와 연결되고, 2개 이상의 복수 개의 플립플롭(flip-flop)이 직렬 또는 순환식으로 연결되어 있는 카운터, 및
일단은 프로그램(PGM) 펄스 또는 읽기 전압(Vread)을 발생시키는 노드와 연결되고, 타단은 상기 플립플롭과 동일한 수의 트랜지스터(Tr)-저항변화소자(RRAM) 회로가 병렬 구조와 연결된 시냅스 유닛을 포함하며,
상기 카운터의 각 플립플롭 사이의 회로 중 일 지점은 대응하는 트랜지스터와 연결되어 있는 것을 특징으로 하는, 뉴로모픽 시냅스 장치를 제공한다.
또한 바람직하게는, 상기 카운터는 링(ring) 카운터 또는 비트(bit) 카운터일 수 있다.
또한 바람직하게는, 상기 카운터가 링 카운터인 경우, 상기 시냅스 유닛은 트랜지스터-저항변화소자 회로의 병렬 구조로 구성되고, 상기 병렬 구조 상의 각 트랜지스터는 동일한 특성을 가질 수 있다.
또한 바람직하게는, 상기 카운터가 비트 카운터인 경우, 상기 시냅스 유닛은 트랜지스터-저항변화소자 회로의 병렬 구조로 구성되고, 상기 병렬 구조 상의 각 트랜지스터는 파라미터를 다르게 하여 흐르는 전류량을 조절할 수 있다.
또한 바람직하게는, 상기 뉴로모픽 시냅스 장치는 하나의 카운터에 복수 개의 시냅스 유닛을 연결할 수 있다.
또한, 상기 제2 목적을 달성하기 위한 본 발명은,
(a) 뉴로모픽 시냅스 장치를 제공하는 단계;
(b) 상기 뉴로모픽 시냅스 장치의 카운터에 클럭 펄스를 가하여, 병렬 연결된 트랜지스터(Tr)-저항변화소자(RRAM) 회로 중 플립플롭의 출력 데이터가 1인 회로와 연결된 트랜지스터가 온(ON)이 되는 단계; 및
(c) 상기 뉴로모픽 시냅스 장치의 시냅스 유닛에 프로그램 펄스를 가하여, 병렬 연결된 트랜지스터(Tr)-저항변화소자(RRAM) 회로 중 트랜지스터가 ON인 회로의 저항변화소자의 저항 상태를 온(ON)으로 바꾸어주는 쓰기 단계; 및
(d) 상기 뉴로모픽 시냅스 장치의 시냅스 유닛에 읽기 전압(Vread)을 인가하여, 병렬 연결된 트랜지스터(Tr)-저항변화소자(RRAM) 회로의 컨덕턴스 합을 신호로 나타내는 읽기 단계를 포함하는, 뉴로모픽 시냅스 장치의 동작 방법을 제공한다.
또한 바람직하게는, 상기 시냅스 유닛 내의 병렬 구조 상의 각 트랜지스터는 동일한 특성을 가지며, n개의 회로를 병렬연결한 시냅스 유닛의 경우, n+1개의 멀티 레벨 컨덕턴스를 표현할 수 있다.
또한 바람직하게는, 상기 시냅스 유닛 내의 병렬 구조 상의 각 트랜지스터는 길이 또는 너비를 변화시켜 흐르는 전류량을 조절함으로써, 트랜지스터 상에 있는 회로의 저항 변화 소자마다 생성되는 컨덕턴스의 값을 다르게 하여, n개의 회로를 병렬연결한 시냅스 유닛의 경우, 2n개의 멀티 레벨 컨덕턴스를 표현할 수 있다.
또한 바람직하게는, 상기 쓰기 단계에서 펄스는 포화된 전류를 나타내는 전압을 사용하며, 상기 읽기 단계에서 읽기 전압(Vread)은 선형 영역의 전류를 나타내는 전압을 사용할 수 있다.
본 발명에 따르면, 복수 개의 저항 변화 메모리(RRAM) 및 트랜지스터(Tr)를 병렬로 연결해 하나의 시냅스를 구현 및 동작시켜, 멀티레벨(multi-level) 또는 멀티비트(multi-bit), 더 넓은 다이나믹 범위(dynamic range) 및 컨덕턴스 변화의 선형성을 가질 수 있으므로, 단일 소자 시냅스보다 더 확장된 특성을 갖는 시냅스를 구현 및 동작시킬 수 있다.
따라서 1-bit 특성을 갖는 이진법의 RRAM 소자의 경우도 n 개의 소자를 병렬 연결해 이를 제어하는 방법에 따라 n+1 레벨(level) 또는 n-비트(bit)의 특성을 갖는 시냅스로 동작시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 뉴로모픽 시냅스 장치의 회로도이다.
도 2는 본 발명의 다른 실시예에 따른 뉴로모픽 시냅스 장치의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 뉴로모픽 시냅스 장치에서 하나의 카운터에 복수 개의 시냅스 유닛이 결합된 상태를 나타내는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 뉴로모픽 시냅스 장치에서 하나의 카운터에 복수 개의 시냅스 유닛이 결합된 상태를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 뉴로모픽 시냅스 장치의 작동 방법을 설명하는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 뉴로모픽 시냅스 장치의 작동 방법을 설명하는 도면이다.
도 7은 다양한 컨덕턴스에 대한 전류와 전압의 관계를 나타내는 그래프이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
1. 뉴로모픽 시냅스 장치
도 1 및 도 2는 본 발명의 일 실시예에 따른 뉴로모픽 시냅스 장치의 회로도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 뉴로모픽 시냅스 장치는 카운터(10) 및 시냅스 유닛(20)을 포함한다.
상기 카운터(10)는 일단이 클럭(CLK) 펄스와 연결되어 있고, 2개 이상의 복수 개의 플립플롭(flip-flop)(11)을 포함하며, 상기 복수 개의 플립플롭(11)들은 직렬 또는 순환식으로 연결되어 있다.
상기 카운터는 링(ring) 카운터 또는 비트(bit) 카운터일 수 있으나, 이에 제한되는 것은 아니다.
일단은 클럭(CLK) 펄스와 연결되고, 2개 이상의 복수 개의 플립플롭(flip-flop)이 직렬 또는 순환식으로 연결되어 있는 카운터, 및
일단은 프로그램(PGM) 펄스 또는 읽기 전압(Vread)을 발생시키는 노드와 연결되고, 타단은 상기 플립플롭과 동일한 수의 트랜지스터(Tr)-저항변화소자(RRAM) 회로의 병렬 구조와 연결되어 있다.
상기 카운터(10)에서, 각 플립플롭(11) 사이의 회로의 일 지점은 상기 시냅스 유닛(20) 내의 대응하는 트랜지스터와 연결되어 있다. 예를 들면, 도 1에 나타낸 바와 같이, 제1 플립플롭(A)과 제2 플립플롭(B) 사이에 연결된 회로의 일 지점(X)은 시냅스 유닛(20) 내의 대응하는 트랜지스터(Tr1)와 연결되어 있다. 또한, 제2 플립플롭(B)와 제3 플립플롭(C) 사이의 회로의 일 지점(Y)은 시냅스 유닛(20) 내의 대응하는 트랜지스터(Tr2)와 연결되어 있다. 이에, 클럭(CLK) 펄스가 가해져서 제1 플립플롭(A)의 출력 데이터가 1로 바뀌면 전류가 제1 플립플롭(A)을 통과하여 흐르면서 일 지점(X)에서 연결된 회로를 따라 대응하는 트랜지스터(Tr1)에 전류가 흐르면서 상기 트랜지스터(Tr1)가 온(ON)이 된다.
본 발명에 따른 뉴로모픽 시냅스 장치는 클럭 펄스 후, 프로그램 펄스를 가하면, 온(ON) 상태인 트랜지스터와 연결된 저항변화소자(RRAM)가 온(ON) 상태가 된다.
본 발명에 따른 일 실시예의 뉴로모픽 시냅스 장치에 있어서, 상기 시냅스 장치는 도 1에 나타낸 바와 같이, 상기 카운터(10)는 링 카운터이고, 상기 시냅스 유닛(20)은 트랜지스터-저항변화소자 회로의 병렬 구조로 구성될 수 있다.
이때, 상기 병렬 구조 상의 각 트랜지스터는 동일한 특성을 가지며, n개의 회로를 병렬연결한 시냅스 유닛의 경우에는 n+1개의 멀티 레벨 컨덕턴스를 표현할 수 있다.
본 발명에 따른 다른 실시예의 뉴로모픽 시냅스 장치에 있어서, 상기 시냅스 장치는 도 2에 나타낸 바와 같이, 상기 카운터(10)는 비트 카운터이고, 상기 시냅스 유닛(20)은 트랜지스터-저항변화소자 회로의 병렬 구조로 구성될 수 있다.
이때, 상기 병렬 구조 상의 각 트랜지스터는 파라미터를 다르게 하여 흐르는 전류량을 조절함으로써, 트랜지스터 상에 있는 회로의 저항 변화 소자마다 생성되는 컨덕턴스의 값을 다르게 할 수 있으므로, n개의 회로를 병렬연결한 시냅스 유닛의 경우에는 2n개의 멀티 비트 컨덕턴스를 표현할 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 뉴로모픽 시냅스 장치에서 하나의 카운터에 복수 개의 시냅스 유닛이 결합된 상태를 나타내는 회로도이다.
본 발명에 따른 뉴로모픽 시냅스 장치에 있어서, 상기 카운터(10)의 플립플롭(11)의 회로는 트랜지스터의 ON/OFF만을 담당하는 통로이므로, 도 3 및 도 4에 나타낸 바와 같이, n개의 복수 개의 시냅스 유닛(20a 내지 20n)에 있어서도 트랜지스터의 위치를 일치시켜 하나의 카운터(10)에 연결할 수 있다.
2. 뉴로모픽 시냅스 장치의 동작 방법
본 발명에 따른 뉴로모픽 시냅스 장치의 동작 방법은
(a) 뉴로모픽 시냅스 장치를 제공하는 단계;
(b) 상기 뉴로모픽 시냅스 장치의 카운터에 클럭 펄스를 가하여, 병렬 연결된 트랜지스터(Tr)-저항변화소자(RRAM) 회로 중 플립플롭의 출력 데이터가 1인 회로와 연결된 트랜지스터가 온(ON)이 되는 단계; 및
(c) 상기 뉴로모픽 시냅스 장치의 시냅스 유닛에 프로그램 펄스를 가하여, 병렬 연결된 트랜지스터(Tr)-저항변화소자(RRAM) 회로 중 트랜지스터가 온(ON)인 회로의 저항변화소자의 저항 상태를 온(ON)으로 바꾸어주는 쓰기 단계; 및
(d) 상기 뉴로모픽 시냅스 장치의 시냅스 유닛에 읽기 전압(Vread)을 인가하여, 병렬 연결된 트랜지스터(Tr)-저항변화소자(RRAM) 회로의 컨덕턴스 합을 신호로 나타내는 읽기 단계를 포함한다.
이하, 본 발명에 일실시예에 따른 뉴로모픽 시냅스 장치의 동작 방법을 도면을 참조하여 상세히 설명한다.
도 5는 링 카운터와, 복수 개의 트랜지스터-저항변화소자 회로가 병렬 구조로 구성된 시냅스 유닛을 포함하는 뉴로모픽 시냅스 장치의 동작 방법을 설명하는 도면이다.
도 5의 뉴로모픽 시냅스 장치의 경우, 상기 병렬 구조 상의 각 트랜지스터는 동일한 특성을 가지며, 이에, 트랜지스터에 연결된 저항변화소자의 컨덕턴스 또한 동일하다.
도 5를 참조하면, 링 카운터(10) 내의 플립플롭(11)의 수가 4개인 경우, 시냅스 유닛(20) 내에서 4개의 트랜지스터(Tr)-저항변화소자(RRAM) 회로가 병렬로 연결된다.
상기 링 카운터(10)는 클럭(CLK) 펄스에 연결되어 있고, 상기 시냅스 유닛(20)은 프로그램(PGM) 펄스 또는 읽기 전압(Vread)을 발생시키는 노드에 연결되어 있다.
먼저 쓰기 단계를 살펴보면, 상기 시냅스 유닛(20) 내에서 각 트랜지스터에 전달되는 플립플롭(11)의 출력값을 순서대로 Q1, Q2, Q3, Q4라고 하고, 이때, 저항변화소자에 생성되는 저항을 R1, R2, R3, R4라고 할 때, 먼저, 상기 링 카운터(10)의 제4 플립플롭의 출력값(Q4)이 1인 경우, 제4 플립플롭과 연결된 제1 플립플롭의 입력값에 1이 입력되며, 이 상태에서 카운터에 클럭(CLK) 펄스를 가하면, 플립플롭(11)을 통과하여 제1 플립플롭의 출력값(Q1)이 0에서 1로 변환되고, 이에 Q1에 해당하는 트랜지스터가 ON이 된다.
이후, 프로그램 펄스를 가하면, 상기 트랜지스터가 온(ON)인 회로에 전류가 흐르면서 R1의 컨덕턴스(GO) 상태를 ON으로 바꾸어준다.
이러한 방식으로 클럭 펄스와 프로그램 펄스를 번갈아가며 가하면, Q1 → Q2 → Q3 → Q4 → Q1 순서로 트랜지스터가 ON이 되면서 R1, R2, R3, R4 순서로 컨덕턴스(GO) 상태가 ON이 되므로, 총 컨덕턴스의 경우의 수는 0, G0, 2G0, 3G0, 4G0의 4+1가지의 멀티 레벨 컨덕턴스 상태를 가질 수 있다.
따라서, n개의 회로를 병렬연결한 시냅스 유닛의 경우에는 n+1개의 멀티 레벨 컨덕턴스를 표현할 수 있다.
읽기 단계는 링 카운터의 모든 플립플롭의 출력값을 1로 만들어 트랜지스터가 모두 온(ON)이 된 후에 읽기 전압(Vread)을 인가하여 수행할 수 있다.
도 6은 비트 카운터와, 복수 개의 트랜지스터-저항 변화 소자(RRAM) 회로가 병렬 구조로 구성된 시냅스 유닛을 포함하는 뉴로모픽 시냅스 장치의 동작 방법을 설명하는 도면이다.
도 6의 뉴로모픽 시냅스 장치의 경우, 상기 병렬 구조 상의 각 트랜지스터는 길이 또는 너비 등의 파라미터를 변화시켜 상기 트랜지스터를 통과하는 전류를 2배씩 가중시킬 수 있다. 트랜지스터에 연결된 저항변화소자의 컨덕턴스는 동일하다.
구체적으로, 도 6을 참조하면, 비트 카운터(10) 내의 플립플롭(11)의 수가 4개인 경우, 시냅스 유닛(20) 내에서 4개의 트랜지스터(Tr)-저항 변화 메모리(RRAM) 회로가 병렬로 연결된다.
상기 비트 카운터(10)는 클럭(CLK) 펄스에 연결되어 있고, 상기 시냅스 유닛(20)은 프로그램(PGM) 펄스 또는 읽기 전압(Vread)을 발생시키는 노드에 연결되어 있다.
먼저 쓰기 단계를 살펴보면, 상기 시냅스 유닛(20) 내에서 각 트랜지스터(Tr1, Tr2, Tr3, Tr4)에 인가되는 전압을 V1, V2, V3, V4라고 하고, 이때, 각 저항 변화 메모리(RRAM)를 R1, R2, R3, R4라고 할 때, 먼저, 비트 카운터(bit counter)(10)를 모든 플립플롭의 출력값이 0이 되는 초기 상태로 만들어준다.
만약 시냅스 유닛의 전체 컨덕턴스를 G0로 만들고 싶다면 클럭(CLK) 펄스를 1번 가하면, 제1 플립플롭의 출력값이 0에서 1로 변환되고, 이에 Tr1에 해당하는 트랜지스터가 온(ON)이 된다. 이후, 프로그램(PGM) 펄스를 가하면, 상기 트랜지스터가 온(ON)인 회로에 전류가 흐르면서 R1의 컨덕턴스가 G0가 된다.
다음으로, 만약 시냅스 유닛의 전체 컨덕턴스를 10G0로 만들고 싶은 경우, 우선 비트 카운터(10)를 모든 플립플롭의 출력값이 0이 되는 초기 상태로 만들어주고, 클럭(CLK) 펄스를 10번 가하면, 제2 플립플롭과 제4 플립플롭의 출력값이 1이 되며, 이에 Tr2와 Tr4에 해당하는 트랜지스터가 ON이 된다.
이후, 프로그램(PGM) 펄스를 가하면, 상기 트랜지스터가 ON인 회로에 전류가 흐르면서 R2의 컨덕턴스는 2G0가 되며, R4의 컨덕턴스는 8G0가 되어, 전체 시냅스 유닛의 컨덕턴스는 총 10G0가 된다.
이후, 읽기 단계는 카운터의 모든 플립플롭의 출력값을 1로 만들어 트랜지스터가 모두 온(ON)이 된 후에 읽기 전압(Vread)을 인가하여 수행할 수 있다.
도 7은 본 발명의 일 실시예에 따른 뉴로모픽 시냅스 장치의 작동 방법에 있어서, 다양한 컨덕턴스에서 전류와 전압의 관계를 나타내는 그래프이다.
일반적으로, 컨덕턴스는 전기가 얼마나 잘 통하는지를 나타내는 계수로서, 전기 저항의 역수(1/R)이고, 회로에 걸린 전압(V)에 대한 회로를 통과하는 전류(I)의 비를 나타낸다.
이때, 전류는 도 7에 나타낸 바와 같이, 처음에는 전압의 증가에 대하여 선형으로 증가하다가, 어느 시점에서는 포화되어 전압이 증가하더라도 일정한 전류의 크기를 나타낸다.
또한, 상기 트랜지스터에서 전압과 전류의 관계를 하기 수학식에 나타내었다.
[수학식]
Figure pat00001
(여기서, μn은 전자 이동도(electon mobility)이고, Cox은 산화층의 커패시턴스이고, W은 트랜지스터의 너비이고, L은 트랜지스터의 길이이다)
다양한 레벨의 컨덕턴스를 나타내기 위하여, 병렬 연결된 각 회로에서의 상기 전류의 조절은 상기 전압과 전류의 관계식에서 계수에 해당하는 파라미터들(μn, Cox, W, L 등)을 조절함으로써 해당 트랜지스터를 포함하는 회로에 흐르는 전류를 조절할 수 있다. 바람직하게는, 상기 전류의 조절은 트랜지스터의 길이 또는 너비를 변화시킴으로써 수행할 수 있다.
이와 같은 방법으로 쓰기 단계에서 클럭 펄스와 프로그램 펄스를 가하여, 4개의 회로를 병렬연결한 시냅스 유닛의 경우, 총 컨덕턴스의 경우의 수를 0 내지 15GO의 24=16가지의 멀티 비트 컨덕턴스 상태를 가질 수 있다.
따라서, n개의 회로를 병렬연결한 시냅스 유닛의 경우에는 2n가지의 멀티비트 컨덕턴스 상태를 가질 수 있다.
이후, 읽기 단계는 비트 카운터의 모든 플립플롭의 출력값을 1로 만들어 트랜지스터가 모두 ON이 된 후에 읽기 전압(Vread)를 인가하여 수행할 수 있다.
상기 쓰기 단계에서 펄스는 포화된 전류를 나타내는 전압을 사용하며, 상기 읽기 단계에서 읽기 전압(Vread)은 선형 영역의 전류를 나타내는 전압을 사용하는 것이 바람직하다.
본 발명에 따르면, 복수 개의 트랜지스터(Tr)와 저항 변화 메모리(RRAM)를 병렬로 연결해 하나의 시냅스를 구현 및 동작시켜, 멀티레벨(multi-level) 또는 멀티비트(multi-bit), 더 넓은 다이나믹 범위(dynamic range) 및 컨덕턴스 변화의 선형성을 가질 수 있으므로, 단일 소자 시냅스보다 더 확장된 특성을 갖는 시냅스를 구현 및 동작시킬 수 있다.
따라서 1-비트 특성을 갖는 이진법의 RRAM 소자의 경우도 n 개의 소자를 병렬 연결해 이를 제어하는 방법에 따라 n-레벨 또는 n-비트의 특성을 갖는 시냅스로 동작시킬 수 있다.
이상 본 발명을 바람직한 실시예를 참조하여 설명하였지만, 본 발명은 상기 실시예에 제한되지 않는다는 것을 이해하여야 한다. 본 발명은 후술하는 특허청구범위 내에서 상기 실시예를 다양하게 변형 및 수정할 수 있으며, 이들은 모두 본 발명의 범위 내에 속하는 것이다. 따라서, 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한된다.
CLK : 클럭
PGM : 프로그램
Tr : 트랜지스터
10 : 카운터
11 : 플립플롭
20 : 시냅스 유닛

Claims (9)

  1. 일단은 클럭(CLK) 펄스와 연결되고, 2개 이상의 복수 개의 플립플롭(flip-flop)이 직렬 또는 순환식으로 연결되어 있는 카운터, 및
    일단은 프로그램(PGM) 펄스 또는 읽기 전압(Vread)을 발생시키는 노드와 연결되고, 타단은 상기 플립플롭과 동일한 수의 트랜지스터(Tr)-저항변화소자(RRAM) 회로가 병렬 구조와 연결된 시냅스 유닛을 포함하며,
    상기 카운터의 각 플립플롭 사이의 회로 중 일 지점은 대응하는 트랜지스터와 연결되어 있는 것을 특징으로 하는, 뉴로모픽 시냅스 장치.
  2. 제1항에 있어서,
    상기 카운터는 링(ring) 카운터 또는 비트(bit) 카운터인 것을 특징으로 하는, 뉴로모픽 시냅스 장치.
  3. 제2항에 있어서,
    상기 카운터가 링 카운터인 경우, 상기 시냅스 유닛은 트랜지스터-저항 변화 소자 회로의 병렬 구조로 구성되고, 상기 병렬 구조 상의 각 트랜지스터는 동일한 특성을 갖는 것을 특징으로 하는, 뉴로모픽 시냅스 장치.
  4. 제2항에 있어서,
    상기 카운터가 비트 카운터인 경우, 상기 시냅스 유닛은 트랜지스터-저항 변화 소자 회로의 병렬 구조로 구성되고, 상기 병렬 구조 상의 각 트랜지스터는 파라미터를 다르게 하여 흐르는 전류량을 조절하는 것을 특징으로 하는, 뉴로모픽 시냅스 장치.
  5. 제1항에 있어서,
    상기 뉴로모픽 시냅스 장치는 하나의 카운터에 복수 개의 시냅스 유닛을 연결하는 것을 특징으로 하는, 뉴로모픽 시냅스 장치.
  6. (a) 제1항의 뉴로모픽 시냅스 장치를 제공하는 단계;
    (b) 상기 뉴로모픽 시냅스 장치의 카운터에 클럭 펄스를 가하여, 병렬 연결된 트랜지스터(Tr)-저항변화소자(RRAM) 회로 중 플립플롭의 출력 데이터가 1인 회로와 연결된 트랜지스터가 온(ON)이 되는 단계; 및
    (c) 상기 뉴로모픽 시냅스 장치의 시냅스 유닛에 프로그램 펄스를 가하여, 병렬 연결된 트랜지스터(Tr)-저항변화소자(RRAM) 회로 중 트랜지스터가 ON인 회로의 저항변화소자의 저항 상태를 온(ON)으로 바꾸어주는 쓰기 단계; 및
    (d) 상기 뉴로모픽 시냅스 장치의 시냅스 유닛에 읽기 전압(Vread)을 인가하여, 병렬 연결된 트랜지스터(Tr)-저항변화소자(RRAM) 회로의 컨덕턴스 합을 신호로 나타내는 읽기 단계를 포함하는, 뉴로모픽 시냅스 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 시냅스 유닛 내의 병렬 구조 상의 각 트랜지스터는 동일한 특성을 가지며, n개의 회로를 병렬연결한 시냅스 유닛의 경우, n+1개의 멀티 레벨 컨덕턴스를 표현하는 것을 특징으로 하는, 뉴로모픽 시냅스 장치의 동작 방법.
  8. 제6항에 있어서,
    상기 시냅스 유닛 내의 병렬 구조 상의 각 트랜지스터는 길이 또는 너비를 변화시켜 흐르는 전류량을 조절함으로써, 트랜지스터 상에 있는 회로의 저항 변화 소자마다 생성되는 컨덕턴스의 값을 다르게 하여, n개의 회로를 병렬연결한 시냅스 유닛의 경우, 2n개의 멀티 레벨 컨덕턴스를 표현하는 것을 특징으로 하는, 뉴로모픽 시냅스 장치의 동작 방법.
  9. 제6항에 있어서,
    상기 쓰기 단계에서 펄스는 포화된 전류를 나타내는 전압을 사용하며, 상기 읽기 단계에서 읽기 전압(Vread)은 선형 영역의 전류를 나타내는 전압을 사용하는 것을 특징으로 하는, 뉴로모픽 시냅스 장치의 동작 방법.
KR1020180061811A 2018-05-30 2018-05-30 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법 KR102084053B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180061811A KR102084053B1 (ko) 2018-05-30 2018-05-30 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180061811A KR102084053B1 (ko) 2018-05-30 2018-05-30 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190136291A true KR20190136291A (ko) 2019-12-10
KR102084053B1 KR102084053B1 (ko) 2020-03-03

Family

ID=69002727

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180061811A KR102084053B1 (ko) 2018-05-30 2018-05-30 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법

Country Status (1)

Country Link
KR (1) KR102084053B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210088444A (ko) * 2020-01-06 2021-07-14 서울대학교산학협력단 온칩 학습이 가능한 뉴로모픽 아키텍쳐

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102546155B1 (ko) 2020-09-25 2023-06-28 인하대학교 산학협력단 광전자 소자를 이용한 다단연결 광전-신경망모사 프로세스 시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5420067B2 (ko) 1972-11-14 1979-07-19
JPH01244567A (ja) * 1988-03-25 1989-09-28 Res Dev Corp Of Japan ディジタル型ニューロン回路
JP2539177Y2 (ja) 1991-03-04 1997-06-25 ニチバン株式会社 製本表紙カバー
KR20050016700A (ko) 2002-07-03 2005-02-21 에너지 컨버젼 디바이시즈, 아이엔씨. 유사 뉴런 및 뉴로 시냅스 네트웍
KR101432202B1 (ko) * 2010-07-07 2014-08-20 퀄컴 인코포레이티드 Ｓｔｄｐ 및 도파민 시그널을 갖는 3―멤리스터 시냅스에 대한 방법들 및 시스템들
KR20140144130A (ko) * 2013-06-10 2014-12-18 삼성전자주식회사 시냅스 어레이, 펄스 쉐이퍼 회로 및 이들을 포함하는 뉴로모픽 시스템

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5420067B2 (ko) 1972-11-14 1979-07-19
JPH01244567A (ja) * 1988-03-25 1989-09-28 Res Dev Corp Of Japan ディジタル型ニューロン回路
JP2539177Y2 (ja) 1991-03-04 1997-06-25 ニチバン株式会社 製本表紙カバー
KR20050016700A (ko) 2002-07-03 2005-02-21 에너지 컨버젼 디바이시즈, 아이엔씨. 유사 뉴런 및 뉴로 시냅스 네트웍
KR101432202B1 (ko) * 2010-07-07 2014-08-20 퀄컴 인코포레이티드 Ｓｔｄｐ 및 도파민 시그널을 갖는 3―멤리스터 시냅스에 대한 방법들 및 시스템들
KR20140144130A (ko) * 2013-06-10 2014-12-18 삼성전자주식회사 시냅스 어레이, 펄스 쉐이퍼 회로 및 이들을 포함하는 뉴로모픽 시스템

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Park, S., et al. RRAM-based synapse for neuromorphic system with pattern recognition function. 2012 international electron devices meeting. IEEE, 2012. *
Wang, Yu, et al. Energy efficient RRAM spiking neural network for real time classification. Proceedings of the 25th edition on Great Lakes Symposium on VLSI. 2015. *
Woo, Jiyong, et al. Multilevel conductance switching of a HfO2 RRAM array induced by controlled filament for neuromorphic applications. 2016 IEEE Silicon Nanoelectronics Workshop (SNW). IEEE, 2016. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210088444A (ko) * 2020-01-06 2021-07-14 서울대학교산학협력단 온칩 학습이 가능한 뉴로모픽 아키텍쳐

Also Published As

Publication number Publication date
KR102084053B1 (ko) 2020-03-03

Similar Documents

Publication Publication Date Title
CN110352436B (zh) 用于神经网络训练的具有迟滞更新的电阻处理单元
US10534840B1 (en) Multiplication using non-volatile memory cells
CN111433792B (zh) 可编程可重置人工神经网络的基于计数器的电阻处理单元
CN108734271B (zh) 神经形态权重单元及其形成的方法以及人工神经网络
US11604974B2 (en) Neural network computation circuit including non-volatile semiconductor memory element
US20210216610A1 (en) Systems and methods for efficient matrix multiplication
US11615299B2 (en) Neural network computation circuit including non-volatile semiconductor memory element
JP6481667B2 (ja) ニューラルネットワーク回路
US11495289B2 (en) Neural network computation circuit including semiconductor memory element, and method of operation
US11157810B2 (en) Resistive processing unit architecture with separate weight update and inference circuitry
Kwon et al. Adaptive weight quantization method for nonlinear synaptic devices
US11829863B2 (en) Neural network circuit device
US10340002B1 (en) In-cell differential read-out circuitry for reading signed weight values in resistive processing unit architecture
JP2018133016A (ja) ニューラルネットワークシステム
US20180300626A1 (en) Synapse system of a neuromorphic device including a ferroelectric transistor
CN110729011B (zh) 用于类神经网路的存储器内运算装置
US20200286553A1 (en) In-memory computation device with inter-page and intra-page data circuits
KR102084053B1 (ko) 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법
WO2019020537A1 (en) DIFFERENTIAL MEMRISTIC CIRCUIT
US20190228295A1 (en) Synapse memory cell driver
Mokhtar et al. Write and read circuit for memristor analog resistance switching
US20230013081A1 (en) Driving method of synapse circuit
KR102419201B1 (ko) 멀티 비트 특성을 갖는 뉴로모픽 시냅스 소자 및 이의 동작 방법
US20220164638A1 (en) Methods and apparatus for neural network arrays
WO2020233673A1 (zh) 存储设备与写数据的方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant