JPH01244567A - ディジタル型ニューロン回路 - Google Patents
ディジタル型ニューロン回路Info
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- JPH01244567A JPH01244567A JP63072714A JP7271488A JPH01244567A JP H01244567 A JPH01244567 A JP H01244567A JP 63072714 A JP63072714 A JP 63072714A JP 7271488 A JP7271488 A JP 7271488A JP H01244567 A JPH01244567 A JP H01244567A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技ｆ４：ｉ分野）
この発明は、神経細胞の機能を工学的に実現する電子回
路に関するものである。さらにＲ’（＝ Ｌ ＜は、こ
の発明は、ディジタルのパルス密度を用いて信号伝達と
する回路構成により、Ｖ Ｌ、 Ｓ Ｉ化が容易となり
、かつ神経細胞の内部電位に相当するＩＪｊじレベルを
忠実に表現することかてさ、かつ神経回路の機能にとっ
て不可欠な学習Ｒ能を実現する結合係数の自動可変機構
を回路に内蔵することを可能としたディジタル型ニュー
１７ン回路に関するものである。
路に関するものである。さらにＲ’（＝ Ｌ ＜は、こ
の発明は、ディジタルのパルス密度を用いて信号伝達と
する回路構成により、Ｖ Ｌ、 Ｓ Ｉ化が容易となり
、かつ神経細胞の内部電位に相当するＩＪｊじレベルを
忠実に表現することかてさ、かつ神経回路の機能にとっ
て不可欠な学習Ｒ能を実現する結合係数の自動可変機構
を回路に内蔵することを可能としたディジタル型ニュー
１７ン回路に関するものである。
（背景技術）
従来より、神経細胞を工学的に実現する電子回路につい
ては、米国をはじめとして全１４（界において多くの検
討が行われてきている。このいわゆるニュー１７ン回路
については、その開発の流れを大別すると次の＝］１つ
になる。まず第一のらのは、オペアンプと抵抗、そして
コンデンサからなるアナ１−７り型の皿上−１コン回路
の検品ｊてあり、第二のものは、シナプス結合強度を可
塑的なものとするだめの抵抗体ならひにその７トリツク
ス化と高集積化の検問である。
ては、米国をはじめとして全１４（界において多くの検
討が行われてきている。このいわゆるニュー１７ン回路
については、その開発の流れを大別すると次の＝］１つ
になる。まず第一のらのは、オペアンプと抵抗、そして
コンデンサからなるアナ１−７り型の皿上−１コン回路
の検品ｊてあり、第二のものは、シナプス結合強度を可
塑的なものとするだめの抵抗体ならひにその７トリツク
ス化と高集積化の検問である。
しかしながら、これらｔｉｆ来より検討されてきている
回路は木質的にＶＬＳＩ化に不向きな回路構成となって
いることが大きな問題である。すなわち、第一・のω１
究開発の方向のちのは、入力型りにを積分するなめに用
いるコンデンサが大きな容量を必要としており、Ｖ Ｌ
Ｓ Ｉ化が困難である。
回路は木質的にＶＬＳＩ化に不向きな回路構成となって
いることが大きな問題である。すなわち、第一・のω１
究開発の方向のちのは、入力型りにを積分するなめに用
いるコンデンサが大きな容量を必要としており、Ｖ Ｌ
Ｓ Ｉ化が困難である。
また、第二、の方向のものは、７トリツクスの交点の抵
抗値を可変とすることによってシナプス結き１系数を変
（ヒさｕようとするものであるが、多値レベルの抵抗値
を外部から実現させることは困難てあり、７１〜リソク
ス交点の導通を制御して１か０かの２値の結合ｆ糸数し
か制御することがてきない。さらに、大規模な集積化が
可能なものはこれらの７１〜リックス部分たりであり、
神経細胞に相当する差動増幅器（オペアンプ）の集積度
はせいぜい５０程度にしかずさ′ない。
抗値を可変とすることによってシナプス結き１系数を変
（ヒさｕようとするものであるが、多値レベルの抵抗値
を外部から実現させることは困難てあり、７１〜リソク
ス交点の導通を制御して１か０かの２値の結合ｆ糸数し
か制御することがてきない。さらに、大規模な集積化が
可能なものはこれらの７１〜リックス部分たりであり、
神経細胞に相当する差動増幅器（オペアンプ）の集積度
はせいぜい５０程度にしかずさ′ない。
（発明の目的）
この発明は、以Ｊ二の通りの事情に叢みてなされたもの
であり、従来より検討が進められてきているニューロン
回路のこれまでの問題点を克服し、高効率、高精度の信
号処理と、学習機能をも持たせることのできる、Ｖ １
．、 Ｓ Ｉ化が可ｆ指な新しいディジタル型のニュー
１コン回路を４に１ノ（するさとを［ｊ的としている。
であり、従来より検討が進められてきているニューロン
回路のこれまでの問題点を克服し、高効率、高精度の信
号処理と、学習機能をも持たせることのできる、Ｖ １
．、 Ｓ Ｉ化が可ｆ指な新しいディジタル型のニュー
１コン回路を４に１ノ（するさとを［ｊ的としている。
（発明の開示）
この発明のディジタル型ニューロン回路Ｃ，：ｌ、上記
の目的を実現するために、入力信号をパルス密度に変換
するシナプスユニット回路と、多数のシナプスユニット
回路から出力されるパルス密度をす０奮型と抑制型とに
区分Ｃ−＋し、かつ統合することによってシナプス荷重
ｙＪ・回路の空間的な結合状！ルを決定する興奮性信号
を出力する面状突起ユニノ１−回路、ならびに抑制性（
３’ｊＪを出力する樹状突起ユニン１へ回路と、これら
の信号を合成した信号しベルに応してパルス列を出力す
るユニット回路とを有し、ディジタルのパルス密度を１
、）；号伝達に用いることを特徴としている。
の目的を実現するために、入力信号をパルス密度に変換
するシナプスユニット回路と、多数のシナプスユニット
回路から出力されるパルス密度をす０奮型と抑制型とに
区分Ｃ−＋し、かつ統合することによってシナプス荷重
ｙＪ・回路の空間的な結合状！ルを決定する興奮性信号
を出力する面状突起ユニノ１−回路、ならびに抑制性（
３’ｊＪを出力する樹状突起ユニン１へ回路と、これら
の信号を合成した信号しベルに応してパルス列を出力す
るユニット回路とを有し、ディジタルのパルス密度を１
、）；号伝達に用いることを特徴としている。
よな、さらに言羊しくは、この発明は、（１）シナプス
ユニット回路として、入力周波数（ｆ）を倍化〈ａ倍、
ｄ〉■）する回路と、レートマルヂブライヤ回路と、結
合係数を自動的に変化させるためのアップ、′ダウンカ
ウンタ回路からなるシナプス荷重しジスタ回路を有し、
シナプス荷１（レジスタの出力（Ｗ）をし−１〜マルチ
プライヤ回路に入力することにより、学習に応じた信号
出力（Ｖｌ’−ａ−ｆ）を得ること、 （２）樹状突起ユニ１１〜回路として、複数のフリップ
フ１ニアツブ回路と０１％回路を有し、１番「１のシナ
プスユニットの出力とｊ−１段口のフリップフＶコツプ
の出力とのＯＲ出力を、タロツクに同期して５段口のフ
リップフ＋コツプ−・６−− に入力さぜる同Ｊ（ｌｔ型のシフｊ・レジスタとするこ
と、 および／または、 （３）パルス列を出力するユニット回路として、興奮性
樹状突起ユニット回路と抑制性ユニット回路からの出力
を闇値処理する制御回路と、興奮性出力をアップに、抑
制性出力をダウンに入力させることによりこれらの信号
を合成するアップ／ダウンカウンタ回路と、その出力に
応じてパルス列を出力するレートマルチプライヤ回路と
、シー１〜マルチプライヤ回路からの出力を制御回路へ
フィードバックする回路と、レーＩ・マルチプライヤ回
路からの出力が正の場合にのみ、パルス列出カニニット
回路から外部に出力させるようにゲート回路とを設ける
こと、 などをその態様としている。
ユニット回路として、入力周波数（ｆ）を倍化〈ａ倍、
ｄ〉■）する回路と、レートマルヂブライヤ回路と、結
合係数を自動的に変化させるためのアップ、′ダウンカ
ウンタ回路からなるシナプス荷重しジスタ回路を有し、
シナプス荷１（レジスタの出力（Ｗ）をし−１〜マルチ
プライヤ回路に入力することにより、学習に応じた信号
出力（Ｖｌ’−ａ−ｆ）を得ること、 （２）樹状突起ユニ１１〜回路として、複数のフリップ
フ１ニアツブ回路と０１％回路を有し、１番「１のシナ
プスユニットの出力とｊ−１段口のフリップフＶコツプ
の出力とのＯＲ出力を、タロツクに同期して５段口のフ
リップフ＋コツプ−・６−− に入力さぜる同Ｊ（ｌｔ型のシフｊ・レジスタとするこ
と、 および／または、 （３）パルス列を出力するユニット回路として、興奮性
樹状突起ユニット回路と抑制性ユニット回路からの出力
を闇値処理する制御回路と、興奮性出力をアップに、抑
制性出力をダウンに入力させることによりこれらの信号
を合成するアップ／ダウンカウンタ回路と、その出力に
応じてパルス列を出力するレートマルチプライヤ回路と
、シー１〜マルチプライヤ回路からの出力を制御回路へ
フィードバックする回路と、レーＩ・マルチプライヤ回
路からの出力が正の場合にのみ、パルス列出カニニット
回路から外部に出力させるようにゲート回路とを設ける
こと、 などをその態様としている。
このような構成からなるこの発明によって、生体の神経
回路を工学的に電子化することか可能となる。この回路
、すなわち、ニューロン回路により、 ■ 信号伝達がパルス密度で表現できることから神経細
胞の内部電位に相当する信号レベルを多段階に忠実に反
映させることができる。
回路を工学的に電子化することか可能となる。この回路
、すなわち、ニューロン回路により、 ■ 信号伝達がパルス密度で表現できることから神経細
胞の内部電位に相当する信号レベルを多段階に忠実に反
映させることができる。
■結合係数の自動可変機構を内蔵させた回路構成とする
ことから、学習ａ能を実現し、かつＶ Ｌ Ｓ Ｉ化が
容易となる。
ことから、学習ａ能を実現し、かつＶ Ｌ Ｓ Ｉ化が
容易となる。
■コンデンサおよび抵抗が不要であることから、大規模
な高集積化が可能となり、多数の神経回路をワンチップ
に入れることかできる。■現在主流となっているＣＭＯ
８技術を用いた回路構成であることから、消費電力の小
さなＶＬＳＩとなる。
な高集積化が可能となり、多数の神経回路をワンチップ
に入れることかできる。■現在主流となっているＣＭＯ
８技術を用いた回路構成であることから、消費電力の小
さなＶＬＳＩとなる。
たとえば、以上のような優れた特徴を持つことができる
。
。
以下、この発明のディジタル型ニューロン回路について
詳しく説明する。
詳しく説明する。
神経細胞の信号伝達は多数の細胞間のシナプス結合によ
って行われており、記憶する、あるいは学習した情報に
従ってそのシナプス結合強度が変１ヒする。それゆえ、
神経細胞ｉの内部電位２ ”（１）は、外部からの入力
信号をＸ、（ｔ）、Ｉ 他の神経細胞ｊの出力電位をＺ ｌｔ）、シナプス結合
強度 をＷ１４、闇値をθｉとすると、下式で表わすことかで
きる。
って行われており、記憶する、あるいは学習した情報に
従ってそのシナプス結合強度が変１ヒする。それゆえ、
神経細胞ｉの内部電位２ ”（１）は、外部からの入力
信号をＸ、（ｔ）、Ｉ 他の神経細胞ｊの出力電位をＺ ｌｔ）、シナプス結合
強度 をＷ１４、闇値をθｉとすると、下式で表わすことかで
きる。
ｚ、（Ｂ−φ［Ｚ 、”（ｔ）］ （２
＞Ｉ この神経細胞の動作式は、次のような積分形式で解を求
めることができる。
＞Ｉ この神経細胞の動作式は、次のような積分形式で解を求
めることができる。
Ｚ１″（ｔ＋５ｔ）＝
この発明は、以上の考察のもとに、上記（４）式の積分
式をディジタル型のパルス密度を用いた神経回路で実現
させたものである。すなわち、上記の積分は当業者にと
って周知な回路であるアップ／ダウンカウンタ回路を用
いて実行し、第２項の結合係数と神経細胞ｊからの出力
Ｚ （ｔ）との積は、通常のレートマルチプライヤ回
路を適用して周波数変換により実現することができる。
式をディジタル型のパルス密度を用いた神経回路で実現
させたものである。すなわち、上記の積分は当業者にと
って周知な回路であるアップ／ダウンカウンタ回路を用
いて実行し、第２項の結合係数と神経細胞ｊからの出力
Ｚ （ｔ）との積は、通常のレートマルチプライヤ回
路を適用して周波数変換により実現することができる。
第３項、第４項は、閾値処理、フィードバック処理を行
う制御回路により実現させるものである。
う制御回路により実現させるものである。
次に添付した図面により、この発明の詳細な説明する。
第１図は、この発明のニューロン回路の全体構成を示す
機能ブロック図ある６ この回路は、ディジタルのパルス密度を信り伝達に用い
るように回路を構成している。回路は、ある定められた
神経細胞間の結合係数に応じて入力信号をパルス密度に
変換するシナプスユニット回路（１）と、多数のシナプ
スユニット回路（１）から出力されるパルス密度を興奮
性と抑制性に区分けし、かつ統合することによってシナ
プス回路の空間的な結合状態を決定する興奮性信号を出
力する樹状突起ユニット回路（２）ならびに抑制層信号
を出力する樹状突起ユニッ１へ回路（３）と、これらの
興奮性１Ｓ号と抑制性信壮を合成した信号レベルに応じ
て＋ｍｍ棒体内部電位に相当したパルス列を出力する細
胞体のユニット回路（４）から構成している。興奮性色
すはＥＰＳＩ）ｉｔ）、抑洞性信号はＩＰＳＰ、（ｔ）
として細胞体のユニッ薯 １〜回路（４）に入力される。
機能ブロック図ある６ この回路は、ディジタルのパルス密度を信り伝達に用い
るように回路を構成している。回路は、ある定められた
神経細胞間の結合係数に応じて入力信号をパルス密度に
変換するシナプスユニット回路（１）と、多数のシナプ
スユニット回路（１）から出力されるパルス密度を興奮
性と抑制性に区分けし、かつ統合することによってシナ
プス回路の空間的な結合状態を決定する興奮性信号を出
力する樹状突起ユニット回路（２）ならびに抑制層信号
を出力する樹状突起ユニッ１へ回路（３）と、これらの
興奮性１Ｓ号と抑制性信壮を合成した信号レベルに応じ
て＋ｍｍ棒体内部電位に相当したパルス列を出力する細
胞体のユニット回路（４）から構成している。興奮性色
すはＥＰＳＩ）ｉｔ）、抑洞性信号はＩＰＳＰ、（ｔ）
として細胞体のユニッ薯 １〜回路（４）に入力される。
第２図は、ここで用いるシナプスユニット回路（１）の
例をブロック図で示したものである。
例をブロック図で示したものである。
この回路の特徴は、学習機能を実現するシナプス強度の
結合係数を自動的に可変とすることであり、これ６Ｊア
ンプ／′タウン力ウンタ回路からなるシナプス荷重レジ
スタ回路（５）とシー１−マルヂプライヤ回路（６）に
よって実現することである。
結合係数を自動的に可変とすることであり、これ６Ｊア
ンプ／′タウン力ウンタ回路からなるシナプス荷重レジ
スタ回路（５）とシー１−マルヂプライヤ回路（６）に
よって実現することである。
すなわち、学習信号（７）に応じて細胞間の結合を強め
る場合には制御回路（ａ）によりアップの入力パルス密
度を大とし、弱める場合にはダウンの人力パルス密度を
大とすることによって、シナプス結合強度Ｗ（０≦Ｗく
１）を変１ヒさせ、その値をレートマルチプライヤ回路
（６）に入力させることによって入力パルスの周波数を
Ｗ （ｒｆさせて出力さぜる。
る場合には制御回路（ａ）によりアップの入力パルス密
度を大とし、弱める場合にはダウンの人力パルス密度を
大とすることによって、シナプス結合強度Ｗ（０≦Ｗく
１）を変１ヒさせ、その値をレートマルチプライヤ回路
（６）に入力させることによって入力パルスの周波数を
Ｗ （ｒｆさせて出力さぜる。
また、この回路においては、人力パルス（９）の周波数
（ｆ＞をａ （ａ ＞ １ ）倍する回路（１０）を加
えることによって、パルス密度による神経細胞の内部電
位の表現を精細にすることを可能としている。すなわち
、Ｗは１以下であることがらシー１−マルヂプライヤ回
路（６）の出力は１未満の倍率しか表現できないことと
なり、あらかじめ入力周波数（ｆ）をａ ｆｍすること
によってパルス列の表現力が飛躍的に高まる。
（ｆ＞をａ （ａ ＞ １ ）倍する回路（１０）を加
えることによって、パルス密度による神経細胞の内部電
位の表現を精細にすることを可能としている。すなわち
、Ｗは１以下であることがらシー１−マルヂプライヤ回
路（６）の出力は１未満の倍率しか表現できないことと
なり、あらかじめ入力周波数（ｆ）をａ ｆｍすること
によってパルス列の表現力が飛躍的に高まる。
入力周波数（ｆ）をａ倍する方法は、一つのパルスから
９個のパルスを発生させる周知の回路によっても実現て
きるし、また細胞体のユニット回路（４）に加えるクロ
ック周波数をａ倍とすることによっても容易に実現でき
る。後述の第４図、第６図の例では、後者の方法（ａ＝
２）を用いている。
９個のパルスを発生させる周知の回路によっても実現て
きるし、また細胞体のユニット回路（４）に加えるクロ
ック周波数をａ倍とすることによっても容易に実現でき
る。後述の第４図、第６図の例では、後者の方法（ａ＝
２）を用いている。
第３図は、樹状突起ユニット回ＩＭ（２）（３）の機能
ブロック図を例示したものである。
ブロック図を例示したものである。
これは、複数のフリップフロップ（ＦＦ）回路（１１ａ
） （］、 １ ｂ ） （１１，ｃ ）とＯＲ
，回路（１，２ａ ） （］、 ２ ｂ ）から構成
することを特徴とし１．５番目のシナプス回路ッ）・の
出力（１３）とｊ−１段のフリップフロップ回路（Ｉｌ
ａ）の出力（１４）とのＯＲ回路（１，２ａ ）出力（
１５）を、同期クロック（１６）のクロックに同期して
ｊ段目のフリップフロップ回路（１ｌｂ）に入力させる
同期型のシフトレジスタとしたことを特徴としている。
） （］、 １ ｂ ） （１１，ｃ ）とＯＲ
，回路（１，２ａ ） （］、 ２ ｂ ）から構成
することを特徴とし１．５番目のシナプス回路ッ）・の
出力（１３）とｊ−１段のフリップフロップ回路（Ｉｌ
ａ）の出力（１４）とのＯＲ回路（１，２ａ ）出力（
１５）を、同期クロック（１６）のクロックに同期して
ｊ段目のフリップフロップ回路（１ｌｂ）に入力させる
同期型のシフトレジスタとしたことを特徴としている。
興奮性信号と抑制性信号の違いは、第１図で明らかなよ
うに、細胞体のユニット回路（４）のアンプ／′ダウン
カウンタ回路の入力位置の差で区別することから、面状
突起ユニット回路（２）（３）は同一でよく、興奮性信
号と抑制性信号に相応する各々のシナプスユニット回路
（１）とを区分けし、樹状突起ユニット回路（２）（３
）で統合することができる。
うに、細胞体のユニット回路（４）のアンプ／′ダウン
カウンタ回路の入力位置の差で区別することから、面状
突起ユニット回路（２）（３）は同一でよく、興奮性信
号と抑制性信号に相応する各々のシナプスユニット回路
（１）とを区分けし、樹状突起ユニット回路（２）（３
）で統合することができる。
第４図は、具体的なシナプスユニット回路（１）図と樹
状突起ユニット凹１？４Ｎ２）（３）図を例示したもの
である。レートマルチプライヤ回路（６）は、６ ｂｉ
ｔのものを使用している。
状突起ユニット凹１？４Ｎ２）（３）図を例示したもの
である。レートマルチプライヤ回路（６）は、６ ｂｉ
ｔのものを使用している。
第５図は、細胞体のユニット回路（４）のプロッタ図を
例示したものである。
例示したものである。
制御回路（１７）は、興奮性樹状突起ユニット回路（２
）の出力ＥＰＳＰ 、（ｔ）を制御回路のアツブ側に、
抑制性樹状突起ユニット回路（３）の出力ＩＰＳＰ
（ｔ）をタウン側に入力し、闇値を■ 抑制性としてタウン側に入力する。さらに、レートマル
チプライヤ回ｆ％ （１，８＞の出力をフィードバック
した負の符号がついた信号を正の場合タウン側へ、負の
場合アップへ入力するための制御を行う。
）の出力ＥＰＳＰ 、（ｔ）を制御回路のアツブ側に、
抑制性樹状突起ユニット回路（３）の出力ＩＰＳＰ
（ｔ）をタウン側に入力し、闇値を■ 抑制性としてタウン側に入力する。さらに、レートマル
チプライヤ回ｆ％ （１，８＞の出力をフィードバック
した負の符号がついた信号を正の場合タウン側へ、負の
場合アップへ入力するための制御を行う。
閾値処理された興奮性と抑制性信号は、アップ７′タウ
ン力ウンタ回路（１つ）に入力され、両者が合成される
。そして、その出力に比例して、レートマルチプライヤ
回路（１８）は細胞体の内部電位に相当するパルス列を
出力する。
ン力ウンタ回路（１つ）に入力され、両者が合成される
。そして、その出力に比例して、レートマルチプライヤ
回路（１８）は細胞体の内部電位に相当するパルス列を
出力する。
ここで、正の信号の場合にのみ神経回路から信号を出力
するためにゲート回路（２０）を設Ｃ−）でいる。
するためにゲート回路（２０）を設Ｃ−）でいる。
第６図は、この発明の細胞体のユニット回路（４）の回
路図を例示している。
路図を例示している。
第７図、第８図、第９図および第１０図は、この発明の
操作結果を示す図である。これらは、興奮性信号を入力
した場合の出力波形（第７図）と抑制性信号を入力した
場合の出力波形（第８図）、あるいは両者の信号を同時
に入力した場合の出力波形（第９図）、さらにはクロッ
ク周波数を２倍とした場合の出力波形（第１０図）を示
したものである。
操作結果を示す図である。これらは、興奮性信号を入力
した場合の出力波形（第７図）と抑制性信号を入力した
場合の出力波形（第８図）、あるいは両者の信号を同時
に入力した場合の出力波形（第９図）、さらにはクロッ
ク周波数を２倍とした場合の出力波形（第１０図）を示
したものである。
これらの図は、この発明のニューロン回路によって、基
本的な回路機能が実現していることを示している。
本的な回路機能が実現していることを示している。
（発明の効果）
以上のように、この発明により、テイジタル型のニュー
ロン回路か実現され、この回路によって精緻な情報表現
を可能とし、学習機能を内蔵したＶ Ｌ Ｓ Ｉ化か容
易なニューロン回路か提供される。
ロン回路か実現され、この回路によって精緻な情報表現
を可能とし、学習機能を内蔵したＶ Ｌ Ｓ Ｉ化か容
易なニューロン回路か提供される。
第１図は、この発明の回路の基本構成を示したブロック
図である。第２図は、シナプスユニット回路の例を示し
たブロック図である。第３図は、樹状突起ユニット回路
の例を示したブロック図である。 第４図は、シナプスユニット回路、樹状突起ユニット回
路の例を示した回路図である。 第５図は、細胞体のユニット回路を例示したブロック図
である。第６図は、細胞体のユニット回路を例示した回
路図である。 第７図、第８図、第９図および第１０図は、各々、入力
信号に対応したこの発明の回路の出力波形図である。 １・・・シナプスユニット回路 ２・・・興奮性樹状突起ユニット回路 ３・・・抑制性樹状突起ユニット回路 ４・・・細胞体のユニット回路 ５・・・シナプス荷重レジスタ回路 ６・・・レートマルチプライヤ回路 ７・・・学習信号 ８・・・制御回路９・・
・入力パルス １０・・・ａ倍化回路１１ａ、ｌ
ｌｂ、ｌｌｃ・・・フリップフロップ回路１２ ａ、
１２ ｂ・−ＯＲ回路 １３・・・シナプスユニット出力 １４・・・フリップフロップ回路出力 １５・・・ＯＲ回路出力 １６・・・同期クロック １７・・・制御回路１
８・・・レートマルチプライヤ回路 １９・・・アップ／ダウンカウンタ回路２０・・・ゲー
ト回路 代理人 弁理士 西 澤 利 夫第 ７ 図 第 ９ 図 第８図 第１０図
図である。第２図は、シナプスユニット回路の例を示し
たブロック図である。第３図は、樹状突起ユニット回路
の例を示したブロック図である。 第４図は、シナプスユニット回路、樹状突起ユニット回
路の例を示した回路図である。 第５図は、細胞体のユニット回路を例示したブロック図
である。第６図は、細胞体のユニット回路を例示した回
路図である。 第７図、第８図、第９図および第１０図は、各々、入力
信号に対応したこの発明の回路の出力波形図である。 １・・・シナプスユニット回路 ２・・・興奮性樹状突起ユニット回路 ３・・・抑制性樹状突起ユニット回路 ４・・・細胞体のユニット回路 ５・・・シナプス荷重レジスタ回路 ６・・・レートマルチプライヤ回路 ７・・・学習信号 ８・・・制御回路９・・
・入力パルス １０・・・ａ倍化回路１１ａ、ｌ
ｌｂ、ｌｌｃ・・・フリップフロップ回路１２ ａ、
１２ ｂ・−ＯＲ回路 １３・・・シナプスユニット出力 １４・・・フリップフロップ回路出力 １５・・・ＯＲ回路出力 １６・・・同期クロック １７・・・制御回路１
８・・・レートマルチプライヤ回路 １９・・・アップ／ダウンカウンタ回路２０・・・ゲー
ト回路 代理人 弁理士 西 澤 利 夫第 ７ 図 第 ９ 図 第８図 第１０図
Claims (4)
- （１）入力信号をパルス密度に変換するシナプスユニッ
ト回路と、多数のシナプスユニット回路から出力される
パルス密度を興奮型と抑制型とに区分けし、かつ統合す
ることによってシナプスユニット回路の空間的な結合状
態を決定する興奮性信号を出力する樹状突起ユニット回
路、ならびに抑制性信号を出力する樹状突起ユニット回
路と、これらの信号を合成した信号レベルに応じてパル
ス列を出力するユニット回路とを有し、ディジタルのパ
ルス密度を信号伝達に用いることを特徴とするディジタ
ル型ニューロン回路。 - （２）シナプスユニット回路として、入力周波数（ｆ）
を倍化（ａ倍、ａ＞１）する回路と、レートマルチプラ
イヤ回路と、結合係数を自動的に変化させるためのアッ
プ／ダウンカウンタ回路からなるシナプス荷重レジスタ
回路を有し、シナプス荷重レジスタの出力（Ｗ）をレー
トマルチプライヤ回路に入力することにより、学習に応
じた信号出力（Ｗ・ａ・ｆ）を得る請求項（１）記載の
ディジタル型ニューロン回路。 - （３）樹状突起ユニット回路として、複数のフリップフ
ロップ回路とＯＲ回路を有し、ｊ番目のシナプスユニッ
トの出力とｊ−１段目のフリップフロップの出力とのＯ
Ｒ出力を、クロックに同期してｊ段目のフリップフロッ
プに入力させる同期型のシフトレジスタとしたことを特
徴とする請求項（１）記載のデイジタル型ニューロン回
路。 - （４）パルス列を出力するユニット回路として、興奮性
樹状突起ユニット回路と抑制性ユニット回路からの出力
を閾値処理する制御回路と、興奮性出力をアップに、抑
制性出力をダウンに入力させることによりこれらの信号
を合成するアップ／ダウンカウンタ回路と、その出力に
応じてパルス列を出力するレートマルチプライヤ回路と
、レートマルチプライヤ回路からの出力を制御回路へフ
ィードバックする回路と、レートマルチプライヤ回路か
らの出力が正の場合にのみ、パルス列出力ユニット回路
から外部に出力させるようにゲート回路とを設けたこと
を特徴とする請求項（１）記載のディジタル型ニューロ
ン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072714A JP2645272B2 (ja) | 1988-03-25 | 1988-03-25 | ディジタル型ニューロン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072714A JP2645272B2 (ja) | 1988-03-25 | 1988-03-25 | ディジタル型ニューロン回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244567A true JPH01244567A (ja) | 1989-09-28 |
| JP2645272B2 JP2645272B2 (ja) | 1997-08-25 |
Family
ID=13497298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072714A Expired - Lifetime JP2645272B2 (ja) | 1988-03-25 | 1988-03-25 | ディジタル型ニューロン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645272B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111185A (ja) * | 1989-12-29 | 1992-04-13 | Ricoh Co Ltd | 信号処理回路、信号処理回路網、信号処理装置及び信号処理方法 |
| US5259064A (en) * | 1991-01-25 | 1993-11-02 | Ricoh Company, Ltd. | Signal processing apparatus having at least one neural network having pulse density signals as inputs and outputs |
| US5274747A (en) * | 1990-11-20 | 1993-12-28 | Ricoh Company, Ltd. | Neuron unit for processing digital information |
| US5283855A (en) * | 1990-11-22 | 1994-02-01 | Ricoh Company, Ltd. | Neural network and method for training the neural network |
| US5324991A (en) * | 1989-07-12 | 1994-06-28 | Ricoh Company, Ltd. | Neuron unit and neuron unit network |
| US5327522A (en) * | 1989-12-29 | 1994-07-05 | Ricoh Company, Ltd. | Neuron unit |
| US5481646A (en) * | 1989-07-12 | 1996-01-02 | Ricoh Company, Ltd. | Neuron unit and neuron unit network |
| US5581662A (en) * | 1989-12-29 | 1996-12-03 | Ricoh Company, Ltd. | Signal processing apparatus including plural aggregates |
| KR20190136291A (ko) * | 2018-05-30 | 2019-12-10 | 포항공과대학교 산학협력단 | 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법 |
-
1988
- 1988-03-25 JP JP63072714A patent/JP2645272B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324991A (en) * | 1989-07-12 | 1994-06-28 | Ricoh Company, Ltd. | Neuron unit and neuron unit network |
| US5481646A (en) * | 1989-07-12 | 1996-01-02 | Ricoh Company, Ltd. | Neuron unit and neuron unit network |
| JPH04111185A (ja) * | 1989-12-29 | 1992-04-13 | Ricoh Co Ltd | 信号処理回路、信号処理回路網、信号処理装置及び信号処理方法 |
| US5327522A (en) * | 1989-12-29 | 1994-07-05 | Ricoh Company, Ltd. | Neuron unit |
| US5333241A (en) * | 1989-12-29 | 1994-07-26 | Ricoh Company, Ltd. | Neuron unit, neural network and signal processing method |
| US5504838A (en) * | 1989-12-29 | 1996-04-02 | Ricoh Company, Ltd. | Neuron unit with error signal having components representing pulse densities |
| US5581662A (en) * | 1989-12-29 | 1996-12-03 | Ricoh Company, Ltd. | Signal processing apparatus including plural aggregates |
| US5274747A (en) * | 1990-11-20 | 1993-12-28 | Ricoh Company, Ltd. | Neuron unit for processing digital information |
| US5283855A (en) * | 1990-11-22 | 1994-02-01 | Ricoh Company, Ltd. | Neural network and method for training the neural network |
| US5259064A (en) * | 1991-01-25 | 1993-11-02 | Ricoh Company, Ltd. | Signal processing apparatus having at least one neural network having pulse density signals as inputs and outputs |
| KR20190136291A (ko) * | 2018-05-30 | 2019-12-10 | 포항공과대학교 산학협력단 | 멀티 레벨의 컨덕턴스를 가지는 뉴로모픽 시냅스 장치 및 이의 동작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2645272B2 (ja) | 1997-08-25 |
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