JP2645272B2 - ディジタル型ニューロン回路 - Google Patents
ディジタル型ニューロン回路Info
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- JP2645272B2 JP2645272B2 JP63072714A JP7271488A JP2645272B2 JP 2645272 B2 JP2645272 B2 JP 2645272B2 JP 63072714 A JP63072714 A JP 63072714A JP 7271488 A JP7271488 A JP 7271488A JP 2645272 B2 JP2645272 B2 JP 2645272B2
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Description
【発明の詳細な説明】 （技術分野） この発明は、神経細胞の機能を工学的に実現する電子
回路に関するものである。さらに詳しくは、この発明
は、ディジタルのパルス密度を用いて信号伝達とする回
路構成により、VLSI化が容易となり、かつ神経細胞の内
部電位に相当する信号レベルを忠実に表現することがで
き、かつ神経回路の機能にとって不可欠な学習機能を実
現する接合係数の自動可変機構を回路に内蔵することを
可能としたディジタル型ニューロン回路に関するもので
ある。
回路に関するものである。さらに詳しくは、この発明
は、ディジタルのパルス密度を用いて信号伝達とする回
路構成により、VLSI化が容易となり、かつ神経細胞の内
部電位に相当する信号レベルを忠実に表現することがで
き、かつ神経回路の機能にとって不可欠な学習機能を実
現する接合係数の自動可変機構を回路に内蔵することを
可能としたディジタル型ニューロン回路に関するもので
ある。
（背景技術） 従来より、神経細胞を工学的に実現する電子回路につ
いては、米国をはじめとして全世界において多くの検討
が行われてきている。このいわゆるニューロン回路につ
いては、その開発の流れを大別すると次の二つになる。
まず第一のものは、オペアンプと抵抗、そしてコンデン
サからなるアナログ型のニューロン回路の検討であり、
第二のものは、シナプス結合強度を可塑的なものとする
ための低抗体ならびにそのマトリックス化と高集積化の
検討である。
いては、米国をはじめとして全世界において多くの検討
が行われてきている。このいわゆるニューロン回路につ
いては、その開発の流れを大別すると次の二つになる。
まず第一のものは、オペアンプと抵抗、そしてコンデン
サからなるアナログ型のニューロン回路の検討であり、
第二のものは、シナプス結合強度を可塑的なものとする
ための低抗体ならびにそのマトリックス化と高集積化の
検討である。
しかしながら、これら従来より検討されてきている回
路は本質的にVLSI化に不向きな回路構成となっているこ
とが大きな問題である。すなわち、第一の研究開発の方
向のものは、入力電圧を積分するために用いるコンデン
サが大きな容量を必要としており、VLSI化が困難であ
る。
路は本質的にVLSI化に不向きな回路構成となっているこ
とが大きな問題である。すなわち、第一の研究開発の方
向のものは、入力電圧を積分するために用いるコンデン
サが大きな容量を必要としており、VLSI化が困難であ
る。
また、第二の方向のものは、マトリックスの交点の抵
抗値を可変とすることによってシナプス結合係数を変化
させようとするものであるが、多値レベルの抵抗値を外
部から実現させることは困難であり、マトリックス交点
の導通を制御して１か０かの２値の結合係数しか制御す
ることができない。さらに、大規模な集積化が可能なも
のはこれらのマトリックス部分だけであり、神経細胞に
相当する差動増幅器（オペアンプ）の集積度はせいぜい
50程度にしかすぎない。
抗値を可変とすることによってシナプス結合係数を変化
させようとするものであるが、多値レベルの抵抗値を外
部から実現させることは困難であり、マトリックス交点
の導通を制御して１か０かの２値の結合係数しか制御す
ることができない。さらに、大規模な集積化が可能なも
のはこれらのマトリックス部分だけであり、神経細胞に
相当する差動増幅器（オペアンプ）の集積度はせいぜい
50程度にしかすぎない。
（発明の目的） この発明は、以上の通りの事情に鑑みてなされたもの
であり、従来より検討が進められてきているニューロン
回路のこれまでの問題点を克服し、高効率、高精度の信
号処理と、学習機能をも持たせることのできる、VLSI化
が可能な新しいディジタル型のニューロン回路を提供す
ることを目的としている。
であり、従来より検討が進められてきているニューロン
回路のこれまでの問題点を克服し、高効率、高精度の信
号処理と、学習機能をも持たせることのできる、VLSI化
が可能な新しいディジタル型のニューロン回路を提供す
ることを目的としている。
（発明の開示） この発明のディジタル型ニューロン回路は、上記の目
的を実現するために、入力信号をパルス密度に変換する
シナプスユニット回路と、多数のシナプスユニット回路
から出力されるパルス密度を興奮型と抑制型とに区分け
し、かつ統合することによってシナプスユニット回路の
空間的な結合状態を決定する興奮性信号を出力する樹状
突起ユニット回路、ならびに抑制性信号を出力する樹状
突起ユニット回路と、これらの信号を合成した信号レベ
ルに応じてパルス列を出力するユニット回路とを有し、
ディジタルのパルス密度を信号伝達に用いることを特徴
としている。
的を実現するために、入力信号をパルス密度に変換する
シナプスユニット回路と、多数のシナプスユニット回路
から出力されるパルス密度を興奮型と抑制型とに区分け
し、かつ統合することによってシナプスユニット回路の
空間的な結合状態を決定する興奮性信号を出力する樹状
突起ユニット回路、ならびに抑制性信号を出力する樹状
突起ユニット回路と、これらの信号を合成した信号レベ
ルに応じてパルス列を出力するユニット回路とを有し、
ディジタルのパルス密度を信号伝達に用いることを特徴
としている。
また、さらに詳しくは、この発明は、 （１）シナプスユニット回路として、入力周波数（ｆ）
を倍化（ａ倍、ａ＞１）とする回路と、レートマルチプ
ライヤ回路と、結合係数を自動的に変化させるためのア
ップ／ダウンカウンタ回路からなるシナプス荷重レジス
タ回路を有し、シナプス荷重レジスタの出力（Ｗ）をレ
ートマルチプライヤ回路に入力することにより、学習に
応じた信号出力（Ｗ・ａ・ｆ）を得ること、 （２）樹状突起ユニット回路として、複数のフリップフ
ロップ回路とOR回路を有し、ｊ番目のシナプスユニット
の出力とｊ−１段目のフリップフロップの出力とのOR出
力を、クロックに同期してｊ段目のフリップフロップに
入力さる同期型のシフトレジスタとすること、 および／または、 （３）パルス列を出力するユニット回路として、興奮性
樹状突起ユニット回路と抑制性ユニット回路からの出力
を閾値処理する制御回路と、興奮性出力をアップに、抑
制性出力をダウンに入力させることによりこれらの信号
を合成するアップ／ダウンカウンタ回路と、その出力に
応じてパルス列を出力するレートマルチプライヤ回路
と、レートマルチプライヤ回路からの出力を制御回路へ
フィードバックする回路と、レートマルチプライヤ回路
からの出力が正の場合にのみ、パルス列出力ユニット回
路から外部に出力させるようにゲート回路とを設けるこ
と、 などをその態様としている。
を倍化（ａ倍、ａ＞１）とする回路と、レートマルチプ
ライヤ回路と、結合係数を自動的に変化させるためのア
ップ／ダウンカウンタ回路からなるシナプス荷重レジス
タ回路を有し、シナプス荷重レジスタの出力（Ｗ）をレ
ートマルチプライヤ回路に入力することにより、学習に
応じた信号出力（Ｗ・ａ・ｆ）を得ること、 （２）樹状突起ユニット回路として、複数のフリップフ
ロップ回路とOR回路を有し、ｊ番目のシナプスユニット
の出力とｊ−１段目のフリップフロップの出力とのOR出
力を、クロックに同期してｊ段目のフリップフロップに
入力さる同期型のシフトレジスタとすること、 および／または、 （３）パルス列を出力するユニット回路として、興奮性
樹状突起ユニット回路と抑制性ユニット回路からの出力
を閾値処理する制御回路と、興奮性出力をアップに、抑
制性出力をダウンに入力させることによりこれらの信号
を合成するアップ／ダウンカウンタ回路と、その出力に
応じてパルス列を出力するレートマルチプライヤ回路
と、レートマルチプライヤ回路からの出力を制御回路へ
フィードバックする回路と、レートマルチプライヤ回路
からの出力が正の場合にのみ、パルス列出力ユニット回
路から外部に出力させるようにゲート回路とを設けるこ
と、 などをその態様としている。
このような構成からなるこの発明によって、生体の神
経回路を工学的に電子化することが可能となる。この回
路、すなわち、ニューロン回路により、 信号伝達がパルス密度で表現できることから神経細
胞の内部電位に相当する信号レベルを多段階に忠実に反
映させることができる。
経回路を工学的に電子化することが可能となる。この回
路、すなわち、ニューロン回路により、 信号伝達がパルス密度で表現できることから神経細
胞の内部電位に相当する信号レベルを多段階に忠実に反
映させることができる。
結合係数の自動可変機構を内蔵させた回路構成とする
ことから、学習機能を実現し、かつVLSI化が容易とな
る。
ことから、学習機能を実現し、かつVLSI化が容易とな
る。
コンデンサおよび抵抗が不要であることから、大規模
な高集積化が可能となり、多数の神経回路をワンチップ
に入れることができる。現在主流となっているCMOS技
術を用いた回路構成であることから、消費電力の小さな
VLSIとなる。
な高集積化が可能となり、多数の神経回路をワンチップ
に入れることができる。現在主流となっているCMOS技
術を用いた回路構成であることから、消費電力の小さな
VLSIとなる。
たとえば、以上のような優れた特徴を持つことができ
る。
る。
以下、この発明のディジタル型ニューロン回路につい
て詳しく説明する。
て詳しく説明する。
神経細胞の信号伝達は多数の細胞間のシナプス結合に
よって行われており、記憶する、あるいは学習した情報
に従ってそのシナプス結合強度が変化する。それゆえ、
神経細胞ｉの内部電位Zi ＊（ｔ）、外部からの入力信号
をXi（ｔ）、他の神経細胞ｊの出力電位をZj（ｔ）、シ
ナプス結合強度 をWij、閾値θｉとすると、下式で表わすことができ
る。
よって行われており、記憶する、あるいは学習した情報
に従ってそのシナプス結合強度が変化する。それゆえ、
神経細胞ｉの内部電位Zi ＊（ｔ）、外部からの入力信号
をXi（ｔ）、他の神経細胞ｊの出力電位をZj（ｔ）、シ
ナプス結合強度 をWij、閾値θｉとすると、下式で表わすことができ
る。
Zi（ｔ）＝φ［Zi ＊（ｔ）］ （２） この神経細胞の動作式は、次のような積分形式で解を
求めることができる。
求めることができる。
この発明は、以上の考察のもとに、上記（４）式の積
分式をディジタル型のパルス密度を用いた神経回路で実
現させたものである。すなわち、上記の積分は当業者に
とって周知な回路であるアップ／ダウンカウンタ回路を
用いて実行し、第２項の結合係数と神経細胞ｊからの出
力Zj（ｔ）との積は、通常のレートマルチプライヤ回路
を適用して周波数変換により実現することができる。第
３項、第４項は、閾値処理、フィードパック処理を行う
制御回路により実現させるものである。
分式をディジタル型のパルス密度を用いた神経回路で実
現させたものである。すなわち、上記の積分は当業者に
とって周知な回路であるアップ／ダウンカウンタ回路を
用いて実行し、第２項の結合係数と神経細胞ｊからの出
力Zj（ｔ）との積は、通常のレートマルチプライヤ回路
を適用して周波数変換により実現することができる。第
３項、第４項は、閾値処理、フィードパック処理を行う
制御回路により実現させるものである。
次に添付した図面により、この発明の回路を説明す
る。
る。
第１図は、この発明のニューロン回路の全体構成を示
す機能ブロック図である。
す機能ブロック図である。
この回路は、ディジタルのパルス密度を信号伝達に用
いるように回路を構成している。回路は、ある定められ
た神経細胞間の結合係数に応じて入力信号をパルス密度
に変換するシナプスユニット回路（１）と、多数のシナ
プスユニット回路（１）から出力されるパルス密度を興
奮性と抑制性に区分けし、かつ統合することによってシ
ナプス回路の空間的な結合状態を決定する興奮性信号を
出力する樹状突起ユニット回路（２）ならびに抑制性信
号を出力する樹状突起ユニット回路（３）と、これらの
興奮性信号と抑制性信号を合成した信号レベルに応じて
細胞体の内部電位に相当したパルス列を出力する細胞体
のユニット回路（４）から構成している。興奮性信号は
EPSPi（ｔ）、抑制性信号はIPSPi（ｔ）として細胞体の
ユニット回路（４）に入力される。
いるように回路を構成している。回路は、ある定められ
た神経細胞間の結合係数に応じて入力信号をパルス密度
に変換するシナプスユニット回路（１）と、多数のシナ
プスユニット回路（１）から出力されるパルス密度を興
奮性と抑制性に区分けし、かつ統合することによってシ
ナプス回路の空間的な結合状態を決定する興奮性信号を
出力する樹状突起ユニット回路（２）ならびに抑制性信
号を出力する樹状突起ユニット回路（３）と、これらの
興奮性信号と抑制性信号を合成した信号レベルに応じて
細胞体の内部電位に相当したパルス列を出力する細胞体
のユニット回路（４）から構成している。興奮性信号は
EPSPi（ｔ）、抑制性信号はIPSPi（ｔ）として細胞体の
ユニット回路（４）に入力される。
第２図は、ここで用いるシナプスユニット回路（１）
の例をブロック図で示したものである。
の例をブロック図で示したものである。
この回路の特徴は、学習機能を実現するシナプス強度
の結合係数を自動的に可変とすることであり、これはア
ップ／ダウンカウンタ回路からなるシナプス荷重レジス
タ回路（５）とレートマルチプライヤ回路（６）によっ
て実現することである。すなわち、学習信号（７）に応
じて細胞間の結合を強める場合には制御回路（８）によ
りアップの入力パルス密度を大とし、弱める場合にはダ
ウンの入力パルス密度を大とすることによって、シナプ
ス結合強度Ｗ（０≦Ｗ＜１）を変化させ、その値をレー
トマルチプライヤ回路（６）に入力させることによって
入力パルスの周波数をＷ倍させて出力させる。
の結合係数を自動的に可変とすることであり、これはア
ップ／ダウンカウンタ回路からなるシナプス荷重レジス
タ回路（５）とレートマルチプライヤ回路（６）によっ
て実現することである。すなわち、学習信号（７）に応
じて細胞間の結合を強める場合には制御回路（８）によ
りアップの入力パルス密度を大とし、弱める場合にはダ
ウンの入力パルス密度を大とすることによって、シナプ
ス結合強度Ｗ（０≦Ｗ＜１）を変化させ、その値をレー
トマルチプライヤ回路（６）に入力させることによって
入力パルスの周波数をＷ倍させて出力させる。
また、この回路においては、入力パルス（９）の周波
数（ｆ）をａ（ａ＞１）倍する回路（10）を加えること
によって、パルス密度による神経細胞の内部電位の表現
を精細にすることを可能としている。すなわち、Ｗは１
以下であることからレートマルチプライヤ回路（６）の
出力は１未満の倍率しか表現できないこととなり、あら
かじめ入力周波数（ｆ）をａ倍することによってパルス
列の表現力が飛躍的に高まる。
数（ｆ）をａ（ａ＞１）倍する回路（10）を加えること
によって、パルス密度による神経細胞の内部電位の表現
を精細にすることを可能としている。すなわち、Ｗは１
以下であることからレートマルチプライヤ回路（６）の
出力は１未満の倍率しか表現できないこととなり、あら
かじめ入力周波数（ｆ）をａ倍することによってパルス
列の表現力が飛躍的に高まる。
入力周波数（ｆ）をａ倍する方法は、一つのパルスか
ら９個のパルスを発生させる周知の回路によっても実現
できるし、また細胞体のユニット回路（４）に加えるク
ロック周波数をａ倍とすることによっても容易に表現で
きる。後述の第４図、第６図の例では、後者の方法（ａ
＝２）を用いている。
ら９個のパルスを発生させる周知の回路によっても実現
できるし、また細胞体のユニット回路（４）に加えるク
ロック周波数をａ倍とすることによっても容易に表現で
きる。後述の第４図、第６図の例では、後者の方法（ａ
＝２）を用いている。
第３図は、樹状突起ユニット回路（２）（３）の機能
ブロック図を例示したものである。
ブロック図を例示したものである。
これは、複数のフリップフロップ（FF）回路（11a）
（11b）（11c）とOR回路（12a）（12b）から構成するこ
とを特徴とし、ｊ番目のシナプスユニットの出力（13）
とｊ−１段のフリップフロップ回路（11a）の出力（1
4）とのOR回路（12a）出力（15）を、同期クロック（1
6）のクロックに同期してｊ段目のフリップフロップ回
路（11b）に入力させる同期型のシフトレジスタとした
ことを特徴としている。
（11b）（11c）とOR回路（12a）（12b）から構成するこ
とを特徴とし、ｊ番目のシナプスユニットの出力（13）
とｊ−１段のフリップフロップ回路（11a）の出力（1
4）とのOR回路（12a）出力（15）を、同期クロック（1
6）のクロックに同期してｊ段目のフリップフロップ回
路（11b）に入力させる同期型のシフトレジスタとした
ことを特徴としている。
興奮性信号と抑制性信号の違いは、第１図で明らかな
ように、細胞体のユニット回路（４）のアップ／ダウン
カウンタ回路の入力位置の差で区別することから、樹状
突起ユニット回路（２）（３）は同一でよく、興奮性信
号と抑制性信号に相応する各々のシナプスユニット回路
（１）とを区分けし、樹状突起ユニット回路（２）
（３）で統合することができる。
ように、細胞体のユニット回路（４）のアップ／ダウン
カウンタ回路の入力位置の差で区別することから、樹状
突起ユニット回路（２）（３）は同一でよく、興奮性信
号と抑制性信号に相応する各々のシナプスユニット回路
（１）とを区分けし、樹状突起ユニット回路（２）
（３）で統合することができる。
第４図は、具体的なシナプスユニット回路（１）図と
樹状突起ユニット回路（２）（３）図を例示したもので
ある。レートマルチプライヤ回路（６）は、6bitのもの
を使用している。
樹状突起ユニット回路（２）（３）図を例示したもので
ある。レートマルチプライヤ回路（６）は、6bitのもの
を使用している。
第５図は、細胞体のユニット回路（４）のブロック図
を例示したものである。
を例示したものである。
制御回路（17）は、興奮性樹状突起ユニット回路
（２）の出力EPSPi（ｔ）を制御回路のアップ側に、抑
制性樹状突起ユニット回路（３）の出力IPSPi（ｔ）を
ダウン側に入力し、閾値を抑制性としてダウン側に入力
する。さらに、レートマルチプライヤ回路（18）の出力
をフィードバックした負の符号がついた信号を正の場合
ダウン側へ、負の場合アップへ入力するための制御を行
う。
（２）の出力EPSPi（ｔ）を制御回路のアップ側に、抑
制性樹状突起ユニット回路（３）の出力IPSPi（ｔ）を
ダウン側に入力し、閾値を抑制性としてダウン側に入力
する。さらに、レートマルチプライヤ回路（18）の出力
をフィードバックした負の符号がついた信号を正の場合
ダウン側へ、負の場合アップへ入力するための制御を行
う。
閾値処理された興奮性と抑制性信号は、アップ／ダウ
ンカウンタ回路（19）に入力され、両者が合成される。
そして、その出力に比例して、レートマルチプライヤ回
路（18）は細胞体の内部電位に相当するパルス列を出力
する。
ンカウンタ回路（19）に入力され、両者が合成される。
そして、その出力に比例して、レートマルチプライヤ回
路（18）は細胞体の内部電位に相当するパルス列を出力
する。
ここで、正の信号の場合にのみ神経回路から信号を出
力するためにゲート回路（20）を設けている。
力するためにゲート回路（20）を設けている。
第６図は、この発明の細胞体のユニット回路（４）の
回路図を例示している。
回路図を例示している。
第７図、第８図、第９図および第10図は、この発明の
操作結果を示す図である。これらは、興奮性信号を入力
した場合の出力波形（第７図）と抑制性信号を入力した
場合の出力波形（第８図）、あるいは両者の信号を同時
に入力した場合の出力波形（第９図）、さらにはクロッ
ク周波数を２倍とした場合の出力波形（第10図）を示し
たものである。
操作結果を示す図である。これらは、興奮性信号を入力
した場合の出力波形（第７図）と抑制性信号を入力した
場合の出力波形（第８図）、あるいは両者の信号を同時
に入力した場合の出力波形（第９図）、さらにはクロッ
ク周波数を２倍とした場合の出力波形（第10図）を示し
たものである。
これらの図は、この発明のニューロン回路によって、
基本的な回路機能が実現していることを示している。
基本的な回路機能が実現していることを示している。
（発明の効果） 以上のように、この発明により、ディジタル型のニュ
ーロン回路が実現され、この回路によって精緻な情報表
現を可能とし、学習機能を内蔵したVLSI化が容易なニュ
ーロン回路が提供される。
ーロン回路が実現され、この回路によって精緻な情報表
現を可能とし、学習機能を内蔵したVLSI化が容易なニュ
ーロン回路が提供される。
第１図は、この発明の回路の基本構成を示したブロック
図である。第２図は、シナプスユニット回路の例を示し
たブロック図である。第３図は、樹状突起ユニット回路
の例を示したブロック図である。 第４図は、シナプスユニット回路、樹状突起ユニット回
路の例を示した回路図である。 第５図は、細胞体のユニット回路を例示したブロック図
である。第６図は、細胞体のユニット回路を例示した回
路図である。 第７図、第８図、第９図および第10図は、各々、入力信
号に対応したこの発明の回路の出力波形図である。 １……シナプスユニット回路 ２……興奮性樹状突起ユニット回路 ３……抑制性樹状突起ユニット回路 ４……細胞体のユニット回路 ５……シナプス荷重レジスタ回路 ６……レートマルチプライヤ回路 ７……学習信号、８……制御回路 ９……入力パルス、10……ａ倍化回路 11a,11b,11c……フリップフロップ回路 12a,12b……OR回路 13……シナプスユニット出力 14……フリップフロップ回路出力 15……OR回路出力 16……同期クロック、17……制御回路 18……レートマルチプライヤ回路 19……アップ／ダウンカウンタ回路 20……ゲート回路
図である。第２図は、シナプスユニット回路の例を示し
たブロック図である。第３図は、樹状突起ユニット回路
の例を示したブロック図である。 第４図は、シナプスユニット回路、樹状突起ユニット回
路の例を示した回路図である。 第５図は、細胞体のユニット回路を例示したブロック図
である。第６図は、細胞体のユニット回路を例示した回
路図である。 第７図、第８図、第９図および第10図は、各々、入力信
号に対応したこの発明の回路の出力波形図である。 １……シナプスユニット回路 ２……興奮性樹状突起ユニット回路 ３……抑制性樹状突起ユニット回路 ４……細胞体のユニット回路 ５……シナプス荷重レジスタ回路 ６……レートマルチプライヤ回路 ７……学習信号、８……制御回路 ９……入力パルス、10……ａ倍化回路 11a,11b,11c……フリップフロップ回路 12a,12b……OR回路 13……シナプスユニット出力 14……フリップフロップ回路出力 15……OR回路出力 16……同期クロック、17……制御回路 18……レートマルチプライヤ回路 19……アップ／ダウンカウンタ回路 20……ゲート回路
Claims (4)
- 【請求項１】入力信号をパルス密度に変換するシナプス
ユニット回路と、多数のシナプスユニット回路から出力
されるパルス密度を興奮型と抑制型とに区分けし、かつ
統合することによってシナプスユニット回路の空間的な
結合状態を決定する興奮性信号を出力する樹状突起ユニ
ット回路、ならびに抑制性信号を出力する樹状突起ユニ
ット回路と、これらの信号を合成した信号レベルに応じ
てパルス列を出力するユニット回路とを有し、ディジタ
ルのパルス密度を信号伝達に用いることを特徴とするデ
ィジタル型ニューロン回路。 - 【請求項２】シナプスユニット回路として、入力周波数
（ｆ）を倍化（ａ倍、ａ＞１）とする回路と、レートマ
ルチプライヤ回路と、結合係数を自動的に変化させるた
めのアップ／ダウンカウンタ回路からなるシナプス荷重
レジスタ回路を有し、シナプス荷重レジスタの出力
（Ｗ）をレートマルチプライヤ回路に入力することによ
り、学習に応じた信号出力（Ｗ・ａ・ｆ）を得る請求項
（１）記載のディジタル型ニューロン回路。 - 【請求項３】樹状突起ユニット回路として、複数のフリ
ップフロップ回路とOR回路を有し、ｊ番目のシナプスユ
ニットの出力とｊ−１段目のフリップフロップの出力と
のOR出力を、クロックに同期してｊ段目のフリップフロ
ップに入力させる同期型のシフトレジスタとしたことを
特徴とする請求項（１）記載のディジタル型ニューロン
回路。 - 【請求項４】パルス列を出力するユニット回路として、
興奮性樹状突起ユニット回路と抑制性ユニット回路から
の出力を閾値処理する制御回路と、興奮性出力をアップ
に、抑制性出力をダウンに入力させることによりこれら
の信号を合成するアップ／ダウンカウンタ回路と、その
出力に応じてパルス列を出力するレートマルチプライヤ
回路と、レートマルチプライヤ回路からの出力を制御回
路へフィードバックする回路と、レートマルチプライヤ
回路からの出力が正の場合にのみ、パルス列出力ユニッ
ト回路から外部に出力させるようにゲート回路とを設け
たことを特徴とする請求項（１）記載のディジタル型ニ
ューロン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072714A JP2645272B2 (ja) | 1988-03-25 | 1988-03-25 | ディジタル型ニューロン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072714A JP2645272B2 (ja) | 1988-03-25 | 1988-03-25 | ディジタル型ニューロン回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244567A JPH01244567A (ja) | 1989-09-28 |
| JP2645272B2 true JP2645272B2 (ja) | 1997-08-25 |
Family
ID=13497298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072714A Expired - Lifetime JP2645272B2 (ja) | 1988-03-25 | 1988-03-25 | ディジタル型ニューロン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645272B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324991A (en) * | 1989-07-12 | 1994-06-28 | Ricoh Company, Ltd. | Neuron unit and neuron unit network |
| US5481646A (en) * | 1989-07-12 | 1996-01-02 | Ricoh Company, Ltd. | Neuron unit and neuron unit network |
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1988
- 1988-03-25 JP JP63072714A patent/JP2645272B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 昭和６３年電子情報通信学会春季全国大会 講演論文集Ｄ−２鎌田勝浩，平井有三「ディジタル型神経回路モデル」Ｐ．２−３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01244567A (ja) | 1989-09-28 |
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