JPH056356A - 信号処理方法及びその装置 - Google Patents
信号処理方法及びその装置Info
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- JPH056356A JPH056356A JP3281244A JP28124491A JPH056356A JP H056356 A JPH056356 A JP H056356A JP 3281244 A JP3281244 A JP 3281244A JP 28124491 A JP28124491 A JP 28124491A JP H056356 A JPH056356 A JP H056356A
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- Japan
- Prior art keywords
- input
- memory
- circuit
- logical
- inputs
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
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Abstract
(57)【要約】
【目的】 デジタル方式のニューロンモデルをさらに改
良して、より処理能力を高めるようにする。 【構成】 ２値化された複数の情報列を同時に処理する
ようにした信号処理方法において、少なくとも２つ以上
の第１入力１２と１つの第２入力１９とを有するととも
に、第１入力１２の各々に対してメモリ１３ａ，１３ｂ
を有し、これらのメモリ１３ａ，１３ｂから順次読出し
たメモリ内容と第１入力１２の情報との論理積を入力毎
に演算し、得られたこれらの論理積結果について予め入
力毎に設定された２つの組１１ａ，１１ｂ別に全入力分
の論理和を演算し、得られた２組の論理和結果が不一致
の時には予め決められたほうの組の論理和結果を、一致
する時には第２入力１９の情報を各々、他のユニット又
は自己のユニットの入力に対して出力させるようにし
た。
良して、より処理能力を高めるようにする。 【構成】 ２値化された複数の情報列を同時に処理する
ようにした信号処理方法において、少なくとも２つ以上
の第１入力１２と１つの第２入力１９とを有するととも
に、第１入力１２の各々に対してメモリ１３ａ，１３ｂ
を有し、これらのメモリ１３ａ，１３ｂから順次読出し
たメモリ内容と第１入力１２の情報との論理積を入力毎
に演算し、得られたこれらの論理積結果について予め入
力毎に設定された２つの組１１ａ，１１ｂ別に全入力分
の論理和を演算し、得られた２組の論理和結果が不一致
の時には予め決められたほうの組の論理和結果を、一致
する時には第２入力１９の情報を各々、他のユニット又
は自己のユニットの入力に対して出力させるようにし
た。
Description
【０００１】
【産業上の利用分野】本発明は、神経細胞を模倣したニ
ューラルコンピュータ用の信号処理方法及びその装置に
関する。
ューラルコンピュータ用の信号処理方法及びその装置に
関する。
【０００２】
【従来の技術】生体の情報処理の基本的な単位である神
経細胞（ニューロン）の機能を模倣し、さらに、この
「神経細胞模倣素子」をネットワークにし、情報の並列
処理を目指したのが、いわゆるニューラルネットワーク
である。文字認識や連想記憶、運動制御等、生体ではい
とも簡単に行われていても、従来のノイマン型コンピュ
ータではなかなか達成しないものが多い。生体の神経
系、特に生体特有の機能、即ち並列処理、自己学習等を
模倣して、これらの問題を解決しようとする試みが盛ん
に行われている。これらの試みは、計算機シミュレーシ
ョンで行われているものが多く、本来の機能を発揮する
には、並列処理が必要であり、そのためにはニューラル
ネットワークのハードウエア化が必要である。
経細胞（ニューロン）の機能を模倣し、さらに、この
「神経細胞模倣素子」をネットワークにし、情報の並列
処理を目指したのが、いわゆるニューラルネットワーク
である。文字認識や連想記憶、運動制御等、生体ではい
とも簡単に行われていても、従来のノイマン型コンピュ
ータではなかなか達成しないものが多い。生体の神経
系、特に生体特有の機能、即ち並列処理、自己学習等を
模倣して、これらの問題を解決しようとする試みが盛ん
に行われている。これらの試みは、計算機シミュレーシ
ョンで行われているものが多く、本来の機能を発揮する
には、並列処理が必要であり、そのためにはニューラル
ネットワークのハードウエア化が必要である。
【０００３】この内、電気回路で実現したものとして図
１２に示すようなものがある。これは、特開昭６２−２
９５１８８号公報中に示されるもので、神経細胞間の結
合の強さを各細胞間の入出力ラインを結ぶ抵抗Ｔij（図
中の格子点）の値で表し、神経細胞応答関数はＳ字形伝
達関数を有する増幅器１で表すようにしている。ここ
に、神経細胞間の結合には興奮性と抑制性とがあり、数
学的には結合係数の正負符号で表し得る。しかし、回路
上の定数で正負を表すのは困難であるので、各増幅器１
の出力を２つに分け、一方を反転させることで実現して
いる。また、時定数はＣＲ回路２で実現している。３は
各増幅器１の出力を他の層の増幅器の入力に一点鎖線で
示すように接続する抵抗性フィードバック回路網であ
る。図１３は上記公報提案による回路例を示すものであ
るが、図１２の改良として数学的解析に基づき回路（増
幅器４使用）を簡略化したもので考え方は基本的に同じ
である。
１２に示すようなものがある。これは、特開昭６２−２
９５１８８号公報中に示されるもので、神経細胞間の結
合の強さを各細胞間の入出力ラインを結ぶ抵抗Ｔij（図
中の格子点）の値で表し、神経細胞応答関数はＳ字形伝
達関数を有する増幅器１で表すようにしている。ここ
に、神経細胞間の結合には興奮性と抑制性とがあり、数
学的には結合係数の正負符号で表し得る。しかし、回路
上の定数で正負を表すのは困難であるので、各増幅器１
の出力を２つに分け、一方を反転させることで実現して
いる。また、時定数はＣＲ回路２で実現している。３は
各増幅器１の出力を他の層の増幅器の入力に一点鎖線で
示すように接続する抵抗性フィードバック回路網であ
る。図１３は上記公報提案による回路例を示すものであ
るが、図１２の改良として数学的解析に基づき回路（増
幅器４使用）を簡略化したもので考え方は基本的に同じ
である。
【０００４】
【発明が解決しようとする課題】これらの回路は基本的
にはアナログ方式である。即ち、入出力量を電流値や電
圧値で表し、内部の演算も全てアナログ的に行うように
している。このようなアナログ方式の場合、例えば温度
特性や電源投入直後のドリフト等のため、精度よく安定
的に動作させるのは困難である。また、神経回路網の場
合、アンプ数は少なくとも数百個程度必要であり、非線
形な動作を行わせるので、特に安定性が求められる。
にはアナログ方式である。即ち、入出力量を電流値や電
圧値で表し、内部の演算も全てアナログ的に行うように
している。このようなアナログ方式の場合、例えば温度
特性や電源投入直後のドリフト等のため、精度よく安定
的に動作させるのは困難である。また、神経回路網の場
合、アンプ数は少なくとも数百個程度必要であり、非線
形な動作を行わせるので、特に安定性が求められる。
【０００５】このようなことから、神経回路網をデジタ
ル方式で表現したものが、信学技法ＩＣＤ８８−１３０
等において報告されているが、これは従来のアナログ方
式をエミュレートしたもので、カウンタを使う等、回路
がやや複雑となっている。
ル方式で表現したものが、信学技法ＩＣＤ８８−１３０
等において報告されているが、これは従来のアナログ方
式をエミュレートしたもので、カウンタを使う等、回路
がやや複雑となっている。
【０００６】このような欠点を解消するため、デジタル
方式のニューロンモデルが本出願人により特願平１−１
７９６２９号等により既に提案されているが、例えば、
入力が「０」の時は出力は必ず「０」となるように対応
付けが決まっており、例えば入力が「０」の時に出力と
して「１」が必要なものには対応できない。
方式のニューロンモデルが本出願人により特願平１−１
７９６２９号等により既に提案されているが、例えば、
入力が「０」の時は出力は必ず「０」となるように対応
付けが決まっており、例えば入力が「０」の時に出力と
して「１」が必要なものには対応できない。
【０００７】
【課題を解決するための手段】請求項１記載の発明で
は、２値化された複数の情報列を同時に処理するように
した信号処理方法において、少なくとも２つ以上の第１
入力と１つの第２入力とを有するとともに、第１入力の
各々に対してメモリを有し、これらのメモリから順次読
出したメモリ内容と第１入力の情報との論理積を入力毎
に演算し、得られたこれらの論理積結果について予め入
力毎に設定された２つの組別に全入力分の論理和を演算
し、得られた２組の論理和結果が不一致の時には予め決
められたほうの組の論理和結果を、一致する時には第２
入力の情報を各々、他のユニット又は自己のユニットの
入力に対して出力させるようにした。
は、２値化された複数の情報列を同時に処理するように
した信号処理方法において、少なくとも２つ以上の第１
入力と１つの第２入力とを有するとともに、第１入力の
各々に対してメモリを有し、これらのメモリから順次読
出したメモリ内容と第１入力の情報との論理積を入力毎
に演算し、得られたこれらの論理積結果について予め入
力毎に設定された２つの組別に全入力分の論理和を演算
し、得られた２組の論理和結果が不一致の時には予め決
められたほうの組の論理和結果を、一致する時には第２
入力の情報を各々、他のユニット又は自己のユニットの
入力に対して出力させるようにした。
【０００８】請求項３記載の発明では、一致する時の出
力として、第２入力の情報をそのまま用いる請求項１記
載の発明に代えて、第２入力の情報とこの第２入力に対
して設けられたメモリから読出したメモリ内容との論理
積結果を用いるようにした。
力として、第２入力の情報をそのまま用いる請求項１記
載の発明に代えて、第２入力の情報とこの第２入力に対
して設けられたメモリから読出したメモリ内容との論理
積結果を用いるようにした。
【０００９】請求項５記載の発明では、少なくとも２つ
以上の第１入力と１つの第２入力とを有するとともに、
第１入力の各々に対して第１メモリと第２メモリとを有
し、これらの第１メモリから順次読出したメモリ内容と
第１入力の情報との論理積を入力毎に演算し、得られた
これらの論理積結果について第２メモリの内容別に全入
力分の論理和を演算し、得られた内容別の論理和結果が
不一致の時には予め決められたほうの組の論理和結果
を、一致する時には第２入力の情報を各々、他のユニッ
ト又は自己のユニットの入力に対して出力させるように
した。
以上の第１入力と１つの第２入力とを有するとともに、
第１入力の各々に対して第１メモリと第２メモリとを有
し、これらの第１メモリから順次読出したメモリ内容と
第１入力の情報との論理積を入力毎に演算し、得られた
これらの論理積結果について第２メモリの内容別に全入
力分の論理和を演算し、得られた内容別の論理和結果が
不一致の時には予め決められたほうの組の論理和結果
を、一致する時には第２入力の情報を各々、他のユニッ
ト又は自己のユニットの入力に対して出力させるように
した。
【００１０】請求項７記載の発明でも、一致する時の出
力として、第２入力の情報をそのまま用いる請求項５記
載の発明に代えて、第２入力の情報とこの第２入力に対
して設けられたメモリから読出したメモリ内容との論理
積結果を用いるようにした。
力として、第２入力の情報をそのまま用いる請求項５記
載の発明に代えて、第２入力の情報とこの第２入力に対
して設けられたメモリから読出したメモリ内容との論理
積結果を用いるようにした。
【００１１】また、請求項９記載の発明では、少なくと
も２つ以上の第１入力と１つの第２入力とを有するとと
もに、第１入力の各々に対して第１メモリと第２メモリ
とを有し、これらの第１メモリから順次読出したメモリ
内容と第１入力の情報との論理積を入力毎に演算し、得
られたこれらの論理積結果について全入力分の論理和を
演算するとともに、第２メモリから順次読出したメモリ
内容と第１入力の情報との論理積を入力毎に演算し、得
られたこれらの論理積結果について全入力分の論理和を
演算し、これらの論理和結果が不一致の時には予め決め
られたほうの組の論理和結果を、一致する時には第２入
力の情報を各々、他のユニット又は自己のユニットの入
力に対して出力させるようにした。
も２つ以上の第１入力と１つの第２入力とを有するとと
もに、第１入力の各々に対して第１メモリと第２メモリ
とを有し、これらの第１メモリから順次読出したメモリ
内容と第１入力の情報との論理積を入力毎に演算し、得
られたこれらの論理積結果について全入力分の論理和を
演算するとともに、第２メモリから順次読出したメモリ
内容と第１入力の情報との論理積を入力毎に演算し、得
られたこれらの論理積結果について全入力分の論理和を
演算し、これらの論理和結果が不一致の時には予め決め
られたほうの組の論理和結果を、一致する時には第２入
力の情報を各々、他のユニット又は自己のユニットの入
力に対して出力させるようにした。
【００１２】請求項１１記載の発明でも、一致する時の
出力として、第２入力の情報をそのまま用いる請求項９
記載の発明に代えて、第２入力の情報とこの第２入力に
対して設けられたメモリから読出したメモリ内容との論
理積結果を用いるようにした。
出力として、第２入力の情報をそのまま用いる請求項９
記載の発明に代えて、第２入力の情報とこの第２入力に
対して設けられたメモリから読出したメモリ内容との論
理積結果を用いるようにした。
【００１３】これらの信号処理方法を実現するための装
置として、請求項２記載の発明では、少なくとも２つ以
上の第１入力と１つの第２入力と、第１入力の各々に対
して設けたメモリと、これらのメモリからメモリ内容を
順時読出す読出し手段と、メモリから順次読出されたメ
モリ内容と第１入力の情報との論理積を入力毎に演算す
る論理積回路と、論理積回路により得られたこれらの論
理積結果について予め入力毎に設定された２つの組別に
全入力分の論理和を演算する論理和回路と、これらの論
理和回路により得られた２組の論理和結果が不一致の時
には予め決められたほうの組の論理和結果を出力し、一
致する時には第２入力の情報を出力するゲート回路とを
有する回路ユニットを複数個設け、これらの回路ユニッ
トの出力を他の回路ユニットの入力又は自己の回路ユニ
ットの入力側に結合させた。
置として、請求項２記載の発明では、少なくとも２つ以
上の第１入力と１つの第２入力と、第１入力の各々に対
して設けたメモリと、これらのメモリからメモリ内容を
順時読出す読出し手段と、メモリから順次読出されたメ
モリ内容と第１入力の情報との論理積を入力毎に演算す
る論理積回路と、論理積回路により得られたこれらの論
理積結果について予め入力毎に設定された２つの組別に
全入力分の論理和を演算する論理和回路と、これらの論
理和回路により得られた２組の論理和結果が不一致の時
には予め決められたほうの組の論理和結果を出力し、一
致する時には第２入力の情報を出力するゲート回路とを
有する回路ユニットを複数個設け、これらの回路ユニッ
トの出力を他の回路ユニットの入力又は自己の回路ユニ
ットの入力側に結合させた。
【００１４】請求項４記載の発明では、一致する時の出
力として、第２入力の情報を出力するゲート回路を用い
る請求項１記載の発明に代えて、第２入力の情報とこの
第２入力に対して設けられたメモリから読出されたメモ
リ内容との論理積結果を出力するゲート回路を設けた。
力として、第２入力の情報を出力するゲート回路を用い
る請求項１記載の発明に代えて、第２入力の情報とこの
第２入力に対して設けられたメモリから読出されたメモ
リ内容との論理積結果を出力するゲート回路を設けた。
【００１５】請求項６記載の発明では、少なくとも２つ
以上の第１入力と１つの第２入力と、第１入力の各々に
対して設けた第１メモリと第２メモリと、これらのメモ
リからメモリ内容を順時読出す読出し手段と、第１メモ
リから順次読出されたメモリ内容と第１入力の情報との
論理積を入力毎に演算する論理積回路と、論理積回路よ
り得られたこれらの論理積結果について第２メモリの内
容別に全入力分の論理和を演算する論理和回路と、これ
らの論理和回路により得られた内容別の論理和結果が不
一致の時には予め決められたほうの組の論理和結果を出
力し、一致する時には第２入力の情報を出力するゲート
回路とを有する回路ユニットを複数個設け、これらの回
路ユニットの出力を他の回路ユニットの入力又は自己の
回路ユニットの入力側に結合させた。
以上の第１入力と１つの第２入力と、第１入力の各々に
対して設けた第１メモリと第２メモリと、これらのメモ
リからメモリ内容を順時読出す読出し手段と、第１メモ
リから順次読出されたメモリ内容と第１入力の情報との
論理積を入力毎に演算する論理積回路と、論理積回路よ
り得られたこれらの論理積結果について第２メモリの内
容別に全入力分の論理和を演算する論理和回路と、これ
らの論理和回路により得られた内容別の論理和結果が不
一致の時には予め決められたほうの組の論理和結果を出
力し、一致する時には第２入力の情報を出力するゲート
回路とを有する回路ユニットを複数個設け、これらの回
路ユニットの出力を他の回路ユニットの入力又は自己の
回路ユニットの入力側に結合させた。
【００１６】請求項８記載の発明でも、一致する時の出
力として、第２入力の情報を出力するゲート回路を用い
る請求項６記載の発明に代えて、第２入力の情報とこの
第２入力に対して設けられたメモリから読出されたメモ
リ内容との論理積結果を出力するゲート回路を設けた。
力として、第２入力の情報を出力するゲート回路を用い
る請求項６記載の発明に代えて、第２入力の情報とこの
第２入力に対して設けられたメモリから読出されたメモ
リ内容との論理積結果を出力するゲート回路を設けた。
【００１７】さらに、請求項１０記載の発明では、少な
くとも２つ以上の第１入力と１つの第２入力と、第１入
力の各々に対して設けた第１メモリと第２メモリと、こ
れらのメモリからメモリ内容を順時読出す読出し手段
と、第１メモリから順次読出されたメモリ内容と第１入
力の情報との論理積を入力毎に演算する第１論理積回路
と、第１論理積回路により得られたこれらの論理積結果
について全入力分の論理和を演算する第１論理和回路
と、第２メモリから順次読出されたメモリ内容と第１入
力の情報との論理積を入力毎に演算する第２論理積回路
と、第２論理積回路により得られた論理積結果について
全入力分の論理和を演算する第２論理和回路と、これら
の第１論理和回路と第２論理和回路との論理和結果が不
一致の時には予め決められたほうの組の論理和結果を出
力し、一致する時には第２入力の情報を出力するゲート
回路とを有する回路ユニットを複数個設け、これらの回
路ユニットの出力を他の回路ユニットの入力又は自己の
回路ユニットの入力側に結合させた。
くとも２つ以上の第１入力と１つの第２入力と、第１入
力の各々に対して設けた第１メモリと第２メモリと、こ
れらのメモリからメモリ内容を順時読出す読出し手段
と、第１メモリから順次読出されたメモリ内容と第１入
力の情報との論理積を入力毎に演算する第１論理積回路
と、第１論理積回路により得られたこれらの論理積結果
について全入力分の論理和を演算する第１論理和回路
と、第２メモリから順次読出されたメモリ内容と第１入
力の情報との論理積を入力毎に演算する第２論理積回路
と、第２論理積回路により得られた論理積結果について
全入力分の論理和を演算する第２論理和回路と、これら
の第１論理和回路と第２論理和回路との論理和結果が不
一致の時には予め決められたほうの組の論理和結果を出
力し、一致する時には第２入力の情報を出力するゲート
回路とを有する回路ユニットを複数個設け、これらの回
路ユニットの出力を他の回路ユニットの入力又は自己の
回路ユニットの入力側に結合させた。
【００１８】請求項１２記載の発明でも、一致する時の
出力として、第２入力の情報を出力するゲート回路を用
いる請求項１０記載の発明に代えて、第２入力の情報と
この第２入力に対して設けられたメモリから読出された
メモリ内容との論理積結果を出力するゲート回路を設け
た。
出力として、第２入力の情報を出力するゲート回路を用
いる請求項１０記載の発明に代えて、第２入力の情報と
この第２入力に対して設けられたメモリから読出された
メモリ内容との論理積結果を出力するゲート回路を設け
た。
【００１９】
【作用】何れもデジタル方式によるため、アナログ方式
でみられるような温度特性、ドリフト等の問題がなくな
る。また、結合係数なる情報はメモリ上に格納されてい
るので、書換え変更が容易であり、汎用性を持つ方式と
なる。また、計算機上でシミュレートする時もアナログ
方式のように実数値を計算するのに比して、単純２値に
よるため計算速度の速いものとなり、高速計算向きの低
水準言語にも適したものとなる。さらには、応答関数を
変更しオフセット値を第２入力として導入することによ
り、処理能力が高まるものとなる。
でみられるような温度特性、ドリフト等の問題がなくな
る。また、結合係数なる情報はメモリ上に格納されてい
るので、書換え変更が容易であり、汎用性を持つ方式と
なる。また、計算機上でシミュレートする時もアナログ
方式のように実数値を計算するのに比して、単純２値に
よるため計算速度の速いものとなり、高速計算向きの低
水準言語にも適したものとなる。さらには、応答関数を
変更しオフセット値を第２入力として導入することによ
り、処理能力が高まるものとなる。
【００２０】
【実施例】本発明の一実施例を図１ないし図１１に基づ
いて説明する。ここに、図１は請求項１及び２記載の発
明の実施例を示し、図２は請求項３及び４記載の発明の
実施例を示し、図３は請求項５及び６記載の発明の実施
例を示し、図４は請求項７及び８記載の発明の実施例を
示し、図５は請求項９及び１０記載の発明の実施例を示
し、図６は請求項１１及び１２記載の発明の実施例を示
す。
いて説明する。ここに、図１は請求項１及び２記載の発
明の実施例を示し、図２は請求項３及び４記載の発明の
実施例を示し、図３は請求項５及び６記載の発明の実施
例を示し、図４は請求項７及び８記載の発明の実施例を
示し、図５は請求項９及び１０記載の発明の実施例を示
し、図６は請求項１１及び１２記載の発明の実施例を示
す。
【００２１】まず、基本として各ニューロンをなす回路
ユニットに関する入出力信号、中間信号、結合係数、教
師信号などは、全て、「０」「１」で２値化されたパル
ス列で表すものとする。これらの信号は全て同期化され
ている。
ユニットに関する入出力信号、中間信号、結合係数、教
師信号などは、全て、「０」「１」で２値化されたパル
ス列で表すものとする。これらの信号は全て同期化され
ている。
【００２２】ｉ番目の入力をｙiとすると、入力ｙiの信
号の強度はパルス密度で表現し、例えば次に示すパルス
列のように、ある一定時間内にある、「１」の状態数で
表す。
号の強度はパルス密度で表現し、例えば次に示すパルス
列のように、ある一定時間内にある、「１」の状態数で
表す。
【００２３】
【数１】
【００２４】即ち、(１)式の例は、４／６を表す式であ
り、同期パルス６個中に信号は「１」が４個、「０」が
２個である。このとき、「１」と「０」の並び方は、後
述するようにランダムであることが望ましい。
り、同期パルス６個中に信号は「１」が４個、「０」が
２個である。このとき、「１」と「０」の並び方は、後
述するようにランダムであることが望ましい。
【００２５】一方、ニューロン間の結合の度合いを示す
結合係数Ｔijも同様にパルス密度で表現し、「０」と
「１」とのパルス列として予めメモリ上に用意してお
く。
結合係数Ｔijも同様にパルス密度で表現し、「０」と
「１」とのパルス列として予めメモリ上に用意してお
く。
【００２６】
【数２】
【００２７】(２)式の例は、「１０１０１０」＝３／６
を表す式である。この場合も、「１」と「０」の並び方
はランダムであることが望ましい。具体的にどのように
決定するかは後述する。
を表す式である。この場合も、「１」と「０」の並び方
はランダムであることが望ましい。具体的にどのように
決定するかは後述する。
【００２８】そして、このパルス列を同期クロックに応
じてメモリ上より順次読出し、各々入力信号パルス列と
の論理積をとる（ｙi ∩ Ｔij)。これを、ニューロンｊ
への入力とする。上例の場合で説明すると、入力信号が
「１０１１０１」として入力されたとき、これと同期し
てメモリ上よりパルス列を呼出し、順次論理積をとるこ
とにより、(３)式に示すような「１０１０００」が得ら
れ、これは入力ｙi が結合係数Ｔijにより変換されパル
ス密度が２／６となることを示している。
じてメモリ上より順次読出し、各々入力信号パルス列と
の論理積をとる（ｙi ∩ Ｔij)。これを、ニューロンｊ
への入力とする。上例の場合で説明すると、入力信号が
「１０１１０１」として入力されたとき、これと同期し
てメモリ上よりパルス列を呼出し、順次論理積をとるこ
とにより、(３)式に示すような「１０１０００」が得ら
れ、これは入力ｙi が結合係数Ｔijにより変換されパル
ス密度が２／６となることを示している。
【００２９】
【数３】
【００３０】このような論理積結果のパルス密度は、近
似的には入力信号のパルス密度と結合係数とのパルス密
度との積となり、アナログ方式の結合係数と同様の機能
を有する。これは、信号の列が長いほど、また、「１」
と「０」との並び方がランダムであるほど、積に近い機
能を持つことになる。なお、入力パルス列に比べて結合
係数のパルス列が短く、読出すべきデータがなくなった
ら、再びデータの先頭に戻って読出しを繰返えせばよ
い。
似的には入力信号のパルス密度と結合係数とのパルス密
度との積となり、アナログ方式の結合係数と同様の機能
を有する。これは、信号の列が長いほど、また、「１」
と「０」との並び方がランダムであるほど、積に近い機
能を持つことになる。なお、入力パルス列に比べて結合
係数のパルス列が短く、読出すべきデータがなくなった
ら、再びデータの先頭に戻って読出しを繰返えせばよ
い。
【００３１】ここに、１つの神経細胞ユニットは多入力
であるので、「入力信号と結合係数との論理積結果」も
多数あり、次にＯＲ回路によりこれらの論理和をとる。
入力は同期化されているので、例えば１番目のデータが
「１０１０００」、２番目のデータが「０１００００」
の場合、両者のＯＲをとると、「１１１０００」とな
る。これを多入力（入力数をｍとする）同時に計算し出
力とする。即ち、(４)式のようになる。これは、アナロ
グ計算における和の計算及び非線形関数（シグモイド関
数）の部分に対応している。
であるので、「入力信号と結合係数との論理積結果」も
多数あり、次にＯＲ回路によりこれらの論理和をとる。
入力は同期化されているので、例えば１番目のデータが
「１０１０００」、２番目のデータが「０１００００」
の場合、両者のＯＲをとると、「１１１０００」とな
る。これを多入力（入力数をｍとする）同時に計算し出
力とする。即ち、(４)式のようになる。これは、アナロ
グ計算における和の計算及び非線形関数（シグモイド関
数）の部分に対応している。
【００３２】
【数４】
【００３３】パルス密度が低い場合、その論理和をとっ
たもののパルス密度は、各々のパルス密度の和に近似的
に一致する。パルス密度が高くなるにつれ、ＯＲ回路の
出力は段々飽和してくるので、パルス密度の和とは一致
せず、非線形性が出てくる。論理和の場合、パルス密度
は１よりも大きくなることがなく、かつ、０より小さく
なることもなく、さらには、単調増加関数であり、シグ
モイド関数と近似的に同様となる。
たもののパルス密度は、各々のパルス密度の和に近似的
に一致する。パルス密度が高くなるにつれ、ＯＲ回路の
出力は段々飽和してくるので、パルス密度の和とは一致
せず、非線形性が出てくる。論理和の場合、パルス密度
は１よりも大きくなることがなく、かつ、０より小さく
なることもなく、さらには、単調増加関数であり、シグ
モイド関数と近似的に同様となる。
【００３４】ところで、結合には興奮性と抑制性があ
り、数値計算の場合には、結合係数の符号で表し、アナ
ログ回路の場合は前述の如くＴijが負となる場合（抑制
性結合）は増幅器を用いて出力を反転させてＴijに相当
する抵抗値で他の神経細胞に結合させる。この点、デジ
タル方式の本実施例にあっては、パルス密度は常に正で
あるが、以下の３種類の何れかの方法を用いれば、結合
係数をパルス密度で表している場合でも結合の興奮性と
抑制性への対応が可能となる。
り、数値計算の場合には、結合係数の符号で表し、アナ
ログ回路の場合は前述の如くＴijが負となる場合（抑制
性結合）は増幅器を用いて出力を反転させてＴijに相当
する抵抗値で他の神経細胞に結合させる。この点、デジ
タル方式の本実施例にあっては、パルス密度は常に正で
あるが、以下の３種類の何れかの方法を用いれば、結合
係数をパルス密度で表している場合でも結合の興奮性と
抑制性への対応が可能となる。
【００３５】ａ．請求項１，２対応
まず、各結合に対して興奮性か抑制性かを予め設定して
おき、興奮性結合グループと抑制性結合グループとで別
々に上述した論理和をとる。又は、各入力に対して予め
興奮性か抑制性かを設定しておき、興奮性の入力グルー
プと抑制性の入力グループとで別々に論理和をとる。例
えば、図１に示すように入力段階では予め興奮性結合グ
ループ１１ａと抑制性結合グループ１１ｂとに組分けし
ておき、各入力（第１入力）１２に対し結合係数Ｔijを
記憶したメモリ１３ａ，１３ｂを設ければよい。入力信
号と結合係数Ｔijのパルス列の論理積はＡＮＤゲート
（論理積回路）１４ａ，１４ｂによりとられる。そし
て、グループ１１ａ，１１ｂ別にＯＲゲート（論理和回
路）１５ａ，１５ｂにより論理和がとられる。
おき、興奮性結合グループと抑制性結合グループとで別
々に上述した論理和をとる。又は、各入力に対して予め
興奮性か抑制性かを設定しておき、興奮性の入力グルー
プと抑制性の入力グループとで別々に論理和をとる。例
えば、図１に示すように入力段階では予め興奮性結合グ
ループ１１ａと抑制性結合グループ１１ｂとに組分けし
ておき、各入力（第１入力）１２に対し結合係数Ｔijを
記憶したメモリ１３ａ，１３ｂを設ければよい。入力信
号と結合係数Ｔijのパルス列の論理積はＡＮＤゲート
（論理積回路）１４ａ，１４ｂによりとられる。そし
て、グループ１１ａ，１１ｂ別にＯＲゲート（論理和回
路）１５ａ，１５ｂにより論理和がとられる。
【００３６】ここで、このようにして得られた興奮性グ
ループ１１ａの論理和結果（ＯＲゲート１５ａ出力）と
抑制性グループ１１ｂの論理和結果（ＯＲゲート１５ｂ
出力）とを、ゲート回路１６により以下のように組合せ
ることにより、ニューロン（回路ユニット１７）からの
出力値（出力１８）を算出する。まず、両ＯＲゲート１
５ａ，１５ｂの論理和結果が不一致であれば、興奮性グ
ループ１１ａのＯＲゲート１５ａ出力をニューロン、即
ちゲート回路１６からの出力値とする。つまり、興奮性
グループ１１ａの論理和結果が「０」で抑制性グループ
１１ｂの論理和結果が「１」であれば「０」を出力し、
興奮性グループ１１ａの論理和結果が「１」で抑制性グ
ループ１１ｂの論理和結果が「０」であれば「１」を出
力する。また、両ＯＲゲート１５ａ，１５ｂの論理和結
果が一致した場合には、別に用意された第２入力１９に
よる第２信号をゲート回路１６によりそのまま出力す
る。
ループ１１ａの論理和結果（ＯＲゲート１５ａ出力）と
抑制性グループ１１ｂの論理和結果（ＯＲゲート１５ｂ
出力）とを、ゲート回路１６により以下のように組合せ
ることにより、ニューロン（回路ユニット１７）からの
出力値（出力１８）を算出する。まず、両ＯＲゲート１
５ａ，１５ｂの論理和結果が不一致であれば、興奮性グ
ループ１１ａのＯＲゲート１５ａ出力をニューロン、即
ちゲート回路１６からの出力値とする。つまり、興奮性
グループ１１ａの論理和結果が「０」で抑制性グループ
１１ｂの論理和結果が「１」であれば「０」を出力し、
興奮性グループ１１ａの論理和結果が「１」で抑制性グ
ループ１１ｂの論理和結果が「０」であれば「１」を出
力する。また、両ＯＲゲート１５ａ，１５ｂの論理和結
果が一致した場合には、別に用意された第２入力１９に
よる第２信号をゲート回路１６によりそのまま出力す
る。
【００３７】ｂ．請求項３，４対応
両ＯＲゲート１５ａ，１５ｂの論理和結果が一致した場
合には、図２に示すように、別に用意された第２入力１
９による第２信号と、この第２入力１９に対して設けら
れたメモリ２０の情報とのＡＮＤゲート２１による論理
積をゲート回路１６によりそのまま出力させるようにし
たものである。上記のように、第２入力信号をそのまま
出力させてもよいが、メモリ２０の内容を書換えること
で第２入力１９のパルス密度が一定であっても実質的に
パルス密度を変化させることができ、より汎用性の高い
ものとなる。
合には、図２に示すように、別に用意された第２入力１
９による第２信号と、この第２入力１９に対して設けら
れたメモリ２０の情報とのＡＮＤゲート２１による論理
積をゲート回路１６によりそのまま出力させるようにし
たものである。上記のように、第２入力信号をそのまま
出力させてもよいが、メモリ２０の内容を書換えること
で第２入力１９のパルス密度が一定であっても実質的に
パルス密度を変化させることができ、より汎用性の高い
ものとなる。
【００３８】ｃ．請求項５，６対応
図３に示すように、結合毎に、その結合が興奮性である
か抑制性であるかを表すメモリ（第２メモリ）２２を持
ち、その内容によって結合の興奮性、抑制性をゲート回
路２３により任意に設定できるようにする。このような
ゲート回路２３を通すことにより、このメモリ２２の内
容によって決まる興奮性の結合のグループと抑制性の結
合のグループとでＯＲゲート２４ａ，２４ｂにより別々
に論理和をとる。このようにして得られたグループ別の
論理和結果を、図１の場合と同様にゲート回路１６によ
る処理を経てニューロンからの出力とする。
か抑制性であるかを表すメモリ（第２メモリ）２２を持
ち、その内容によって結合の興奮性、抑制性をゲート回
路２３により任意に設定できるようにする。このような
ゲート回路２３を通すことにより、このメモリ２２の内
容によって決まる興奮性の結合のグループと抑制性の結
合のグループとでＯＲゲート２４ａ，２４ｂにより別々
に論理和をとる。このようにして得られたグループ別の
論理和結果を、図１の場合と同様にゲート回路１６によ
る処理を経てニューロンからの出力とする。
【００３９】ｄ．請求項７，８対応
図４に示すように、図２の場合と同様に、第２入力１９
による第２信号と、この第２入力１９に対して設けられ
たメモリ２０の情報とのＡＮＤゲート２１による論理積
をゲート回路１６によりそのまま出力させるようにした
ものである。
による第２信号と、この第２入力１９に対して設けられ
たメモリ２０の情報とのＡＮＤゲート２１による論理積
をゲート回路１６によりそのまま出力させるようにした
ものである。
【００４０】ｅ．請求項９，１０対応
結合毎に興奮性の結合係数と抑制性の結合係数とを持た
せ、図５に示すように、両者を各々メモリ（第１メモ
リ）２５とメモリ（第２メモリ）２６上に置く。これ
は、結合係数を正の量と負の量との和の形に分解して表
したことに相当する。そして、全ての入力信号とメモリ
２５に記憶された興奮性の結合係数との論理積をＡＮＤ
ゲート（第１論理積回路）２７によりとり、これらのＡ
ＮＤゲート２７の出力同士の論理和をＯＲゲート（第１
論理和回路）２８によりとる。一方、全ての入力信号と
メモリ２６に記憶された抑制性の結合係数との論理積を
ＡＮＤゲート（第２論理積回路）２９によりとり、これ
らのＡＮＤゲート２９の出力同士の論理和をＯＲゲート
（第２論理和回路）３０によりとる。このように得られ
たＯＲゲート２８，３０の論理和結果を、図１の場合と
同様にゲート回路１６により処理を経てニューロンから
の出力とする。
せ、図５に示すように、両者を各々メモリ（第１メモ
リ）２５とメモリ（第２メモリ）２６上に置く。これ
は、結合係数を正の量と負の量との和の形に分解して表
したことに相当する。そして、全ての入力信号とメモリ
２５に記憶された興奮性の結合係数との論理積をＡＮＤ
ゲート（第１論理積回路）２７によりとり、これらのＡ
ＮＤゲート２７の出力同士の論理和をＯＲゲート（第１
論理和回路）２８によりとる。一方、全ての入力信号と
メモリ２６に記憶された抑制性の結合係数との論理積を
ＡＮＤゲート（第２論理積回路）２９によりとり、これ
らのＡＮＤゲート２９の出力同士の論理和をＯＲゲート
（第２論理和回路）３０によりとる。このように得られ
たＯＲゲート２８，３０の論理和結果を、図１の場合と
同様にゲート回路１６により処理を経てニューロンから
の出力とする。
【００４１】ｆ．請求項１１，１２対応
図６に示すように、図２の場合と同様に、第２入力１９
による第２信号と、この第２入力１９に対して設けられ
たメモリ２０の情報とのＡＮＤゲート２１による論理積
をゲート回路１６によりそのまま出力させるようにした
ものである。
による第２信号と、この第２入力１９に対して設けられ
たメモリ２０の情報とのＡＮＤゲート２１による論理積
をゲート回路１６によりそのまま出力させるようにした
ものである。
【００４２】ところで、前述したメモリ２０，１３，１
３ａ，１３ｂ，２５，２６等の構成例について説明す
る。これらのメモリとしては、例えば図７に示すよう
に、ｎビットのシフトレジスタ３１を用いて構成でき
る。ここでは、例えばｎ＝１２８ビットとされてパルス
列が格納される。このシフトレジスタ３１は同期クロッ
ク３２に同期して右方向にシフトするものとし、そのシ
フトアウト３３からの出力をＡＮＤゲート２１等のＡＮ
Ｄゲートに出力するものである。同時に、この出力を自
己のシフトイン３４へ帰還入力させ、シフトレジスタ３
１内のデータをローテートさせて用いる。スイッチ３５
はこのシフトレジスタ３１にデータを初期設定するため
のものであり、スイッチ３５を切換えて外部よりデータ
を入力させればよい。
３ａ，１３ｂ，２５，２６等の構成例について説明す
る。これらのメモリとしては、例えば図７に示すよう
に、ｎビットのシフトレジスタ３１を用いて構成でき
る。ここでは、例えばｎ＝１２８ビットとされてパルス
列が格納される。このシフトレジスタ３１は同期クロッ
ク３２に同期して右方向にシフトするものとし、そのシ
フトアウト３３からの出力をＡＮＤゲート２１等のＡＮ
Ｄゲートに出力するものである。同時に、この出力を自
己のシフトイン３４へ帰還入力させ、シフトレジスタ３
１内のデータをローテートさせて用いる。スイッチ３５
はこのシフトレジスタ３１にデータを初期設定するため
のものであり、スイッチ３５を切換えて外部よりデータ
を入力させればよい。
【００４３】また、これらのメモリとしては図８に示す
ようにＲＡＭ又はＲＯＭを用いて構成するようにしても
よい。メモリ３７は例えば１０２４ビット×１ビットの
ＲＡＭ又はＲＯＭであり、アドレスの０番地から１０２
３番地まで順番にパルス列が格納される。これを順次読
出すため、同期クロック３８に従い動作するｎビット、
例えば１０ビットのカウンタ３９が設けられており、こ
のカウンタ３９の出力（カウント値）が前記メモリ３７
のアドレスバス４０に接続されている。このカウンタ３
９がカウントアップするに従い、メモリ３７の内容、即
ちパルス列が順番にデータバス４１に出力される。この
メモリ３７からデータバス４１を通した出力がＡＮＤゲ
ート２１等のＡＮＤゲートに出力される。ここに、メモ
リ３７をＲＯＭ構成とした場合、パルス列を予め書込ん
でおけばよい。ＲＡＭ構成とした場合には、スイッチ４
２を切換え、データバス４１、メモリライトイネーブル
４３を外部に接続して初期設定すればよい。
ようにＲＡＭ又はＲＯＭを用いて構成するようにしても
よい。メモリ３７は例えば１０２４ビット×１ビットの
ＲＡＭ又はＲＯＭであり、アドレスの０番地から１０２
３番地まで順番にパルス列が格納される。これを順次読
出すため、同期クロック３８に従い動作するｎビット、
例えば１０ビットのカウンタ３９が設けられており、こ
のカウンタ３９の出力（カウント値）が前記メモリ３７
のアドレスバス４０に接続されている。このカウンタ３
９がカウントアップするに従い、メモリ３７の内容、即
ちパルス列が順番にデータバス４１に出力される。この
メモリ３７からデータバス４１を通した出力がＡＮＤゲ
ート２１等のＡＮＤゲートに出力される。ここに、メモ
リ３７をＲＯＭ構成とした場合、パルス列を予め書込ん
でおけばよい。ＲＡＭ構成とした場合には、スイッチ４
２を切換え、データバス４１、メモリライトイネーブル
４３を外部に接続して初期設定すればよい。
【００４４】ｍ本なる複数本のデータバスが必要な場合
には、図９に示すように構成すればよい。即ちメモリ３
７としては例えば１０２４ビット×ｍビットのＲＡＭ又
はＲＯＭを用い（ｍは例えば、８本とされる）、各々の
データバス４４を各々ＡＮＤゲート４５に接続すればよ
い。
には、図９に示すように構成すればよい。即ちメモリ３
７としては例えば１０２４ビット×ｍビットのＲＡＭ又
はＲＯＭを用い（ｍは例えば、８本とされる）、各々の
データバス４４を各々ＡＮＤゲート４５に接続すればよ
い。
【００４５】前述した説明は、神経細胞ユニット（回路
ユニット１７）単体についての説明であるが、本来の機
能を持たせるためには、このような回路ユニット１７を
複数個設けてネットワーク構成する必要がある。図１０
はそのための階層型（３層）ネットワーク構成例を示
し、ある回路ユニット１７の出力は次の層の回路ユニッ
ト１７の入力側に結合されている。又は、必要に応じて
自己の回路ユニット１７の入力側に結合させてもよい。
何れにしても、ネットワーク全体を同期させておけば、
次々と同じ機能で計算させることができる。
ユニット１７）単体についての説明であるが、本来の機
能を持たせるためには、このような回路ユニット１７を
複数個設けてネットワーク構成する必要がある。図１０
はそのための階層型（３層）ネットワーク構成例を示
し、ある回路ユニット１７の出力は次の層の回路ユニッ
ト１７の入力側に結合されている。又は、必要に応じて
自己の回路ユニット１７の入力側に結合させてもよい。
何れにしても、ネットワーク全体を同期させておけば、
次々と同じ機能で計算させることができる。
【００４６】ところで、入力データは一般にアナログ値
であることが多いので、これをパルス列に変換するに
は、乱数発生機により乱数を発生させ、これと入力とを
比較し、その大小判定により、「１」又は「０」を発生
させれば、所望のものが得られる。また、出力もパルス
列で出力されるが、これはカウンタを用いればその値を
求めることができる。また、用途によっては、そのまま
用いることも可能である。
であることが多いので、これをパルス列に変換するに
は、乱数発生機により乱数を発生させ、これと入力とを
比較し、その大小判定により、「１」又は「０」を発生
させれば、所望のものが得られる。また、出力もパルス
列で出力されるが、これはカウンタを用いればその値を
求めることができる。また、用途によっては、そのまま
用いることも可能である。
【００４７】上述したように信号をパルス密度で表現し
処理する手法は、実際の回路のみならず、計算機上でシ
ミュレートする場合にも有用である。計算機上では演算
は直列的に行われるが、アナログ値を用いて計算するの
に比して、「０」「１」の２値の論理演算のみであるの
で、計算速度が著しく向上する。一般に、実数値の四則
演算は１回の計算に多くのマシンサイクルを必要とする
が、論理演算では少なくて済む。また、論理演算のみで
あると、高速処理向けの低水準言語が使用しやすいとい
う利点も持つ。
処理する手法は、実際の回路のみならず、計算機上でシ
ミュレートする場合にも有用である。計算機上では演算
は直列的に行われるが、アナログ値を用いて計算するの
に比して、「０」「１」の２値の論理演算のみであるの
で、計算速度が著しく向上する。一般に、実数値の四則
演算は１回の計算に多くのマシンサイクルを必要とする
が、論理演算では少なくて済む。また、論理演算のみで
あると、高速処理向けの低水準言語が使用しやすいとい
う利点も持つ。
【００４８】また、上述した方法を実施する上で、全部
を回路化する必要はなく、一部又は全部をソフトウエア
化してもよく、又は、回路自体を論理が等価な別の回路
に置き換えてもよく、さらには、図示例を負論理に置き
換えてもよい。
を回路化する必要はなく、一部又は全部をソフトウエア
化してもよく、又は、回路自体を論理が等価な別の回路
に置き換えてもよく、さらには、図示例を負論理に置き
換えてもよい。
【００４９】ところで、図３方式を用いた具体例を説明
する。各入力に対してメモリ１３としては１２８ビット
分のシフトレジスタを用い、中身はローテションして用
いる。このような回路ユニット１７を図１０のように３
層構造にネットワーク構成し、第１層は２５６個、第２
層は２０個、第３層は５個の回路ユニット１７とした。
ここに、第１，２層間、第２，３層間は回路ユニット１
７同士が全て結合されている。このようなネットワーク
に対して手書き文字を入力し、文字認識を行わせた。こ
のための結合係数（シフトレジスタ１３の内容）はコン
ピュータシミュレーションにより次のように求めた。ま
ず、手書き文字をスキャナで読取り、図１１に示すよう
に１６×１６のメッシュに分け、文字部分のあるメッシ
ュを「１」、ないメッシュを「０」とした。この２５６
個のデータをネットワーク（第１層）に入力させた。出
力層の５個の各回路ユニット１７（ニューロン）を
「１」〜「５」までに対応させ、その数字が入力した時
に対応するニューロンの出力が「１」でその他のニュー
ロンの出力が「０」になるように学習させた。こうして
求めた結合係数をシフトレジスタ１３に書込んだ。ここ
に、結合係数には興奮性と抑制性とがあるので、これを
区別するための情報をメモリ２２に書込んだ。また、学
習にはＲumelhartのバックプロパゲーション法を用い
た。ここに、入力は、「１」か「０」であるので、入力
パルス列は常にＬレベル又はＨレベルなる単調なもので
ある。また、第２入力１９にはパルス密度０．５のパル
ス列を入力させた。また、出力１８はトランジスタを介
してＬＥＤと結び、Ｌレベルの時には消灯、Ｈレベルの
時には点灯するようにした。同期クロックを１０００ｋ
Ｈｚとしたので、パルス密度に応じて、人間の目にはＬ
ＥＤの明るさが変って見え、従って、一番明るいＬＥＤ
部分が答えとなる。計算機シミュレーションで十分学習
させた文字に対して、このネットワークにより認識を行
わせた結果、計算機シミュレーションと同様の結果が得
られたものである。
する。各入力に対してメモリ１３としては１２８ビット
分のシフトレジスタを用い、中身はローテションして用
いる。このような回路ユニット１７を図１０のように３
層構造にネットワーク構成し、第１層は２５６個、第２
層は２０個、第３層は５個の回路ユニット１７とした。
ここに、第１，２層間、第２，３層間は回路ユニット１
７同士が全て結合されている。このようなネットワーク
に対して手書き文字を入力し、文字認識を行わせた。こ
のための結合係数（シフトレジスタ１３の内容）はコン
ピュータシミュレーションにより次のように求めた。ま
ず、手書き文字をスキャナで読取り、図１１に示すよう
に１６×１６のメッシュに分け、文字部分のあるメッシ
ュを「１」、ないメッシュを「０」とした。この２５６
個のデータをネットワーク（第１層）に入力させた。出
力層の５個の各回路ユニット１７（ニューロン）を
「１」〜「５」までに対応させ、その数字が入力した時
に対応するニューロンの出力が「１」でその他のニュー
ロンの出力が「０」になるように学習させた。こうして
求めた結合係数をシフトレジスタ１３に書込んだ。ここ
に、結合係数には興奮性と抑制性とがあるので、これを
区別するための情報をメモリ２２に書込んだ。また、学
習にはＲumelhartのバックプロパゲーション法を用い
た。ここに、入力は、「１」か「０」であるので、入力
パルス列は常にＬレベル又はＨレベルなる単調なもので
ある。また、第２入力１９にはパルス密度０．５のパル
ス列を入力させた。また、出力１８はトランジスタを介
してＬＥＤと結び、Ｌレベルの時には消灯、Ｈレベルの
時には点灯するようにした。同期クロックを１０００ｋ
Ｈｚとしたので、パルス密度に応じて、人間の目にはＬ
ＥＤの明るさが変って見え、従って、一番明るいＬＥＤ
部分が答えとなる。計算機シミュレーションで十分学習
させた文字に対して、このネットワークにより認識を行
わせた結果、計算機シミュレーションと同様の結果が得
られたものである。
【００５０】
【発明の効果】本発明は、上述したように構成し、デジ
タル方式によるため、アナログ方式でみられるような温
度特性、ドリフト等の問題がなくなり、結合係数なる情
報もメモリ上に格納されているので、書換え変更が容易
であり、汎用性を持つ方式となり、また、計算機上でシ
ミュレートする時もアナログ方式のように実数値を計算
するのに比して、単純２値によるため計算速度の速いも
のとなり、高速計算向きの低水準言語にも適したものと
なり、さらには、応答関数を変更しオフセット値を第２
入力として導入することにより、より処理能力を高める
ことできる。
タル方式によるため、アナログ方式でみられるような温
度特性、ドリフト等の問題がなくなり、結合係数なる情
報もメモリ上に格納されているので、書換え変更が容易
であり、汎用性を持つ方式となり、また、計算機上でシ
ミュレートする時もアナログ方式のように実数値を計算
するのに比して、単純２値によるため計算速度の速いも
のとなり、高速計算向きの低水準言語にも適したものと
なり、さらには、応答関数を変更しオフセット値を第２
入力として導入することにより、より処理能力を高める
ことできる。
【図１】請求項１，２記載の発明に対応する構成を示す
回路図である。
回路図である。
【図２】請求項３，４記載の発明に対応する構成を示す
回路図である。
回路図である。
【図３】請求項５，６記載の発明に対応する構成を示す
回路図である。
回路図である。
【図４】請求項７，８記載の発明に対応する構成を示す
回路図である。
回路図である。
【図５】請求項９，１０記載の発明に対応する構成を示
す回路図である。
す回路図である。
【図６】請求項１１，１２記載の発明に対応する構成を
示す回路図である。
示す回路図である。
【図７】メモリ構成例を示す回路図である。
【図８】メモリ構成例の他例を示す回路図である。
【図９】メモリ構成例のさらに他例を示す回路図であ
る。
る。
【図１０】ネットワーク構成例を示す結線図である。
【図１１】手書き文字例を示す説明図である。
【図１２】従来例を示す回路図である。
【図１３】別の従来例を示す回路図である。
【符号の説明】
１２ 第１入力
１３ａ，１３ｂ メモリ
１３ 第１メモリ
１４ａ，１４ｂ 論理積回路
１５ａ，１５ｂ 論理和回路
１６ ゲート回路
１８ 出力
１９ 第２入力
２０ メモリ
２２ 第２メモリ
２３ 論理積回路
２４ａ，２４ｂ 論理和回路
２５ 第１メモリ
２６ 第２メモリ
２７ 第１論理積回路
２８ 第１論理和回路
２９ 第２論理積回路
３０ 第２論理積回路
Claims (12)
- 【請求項１】 ２値化された複数の情報列を同時に処理
するようにした信号処理方法において、少なくとも２つ
以上の第１入力と１つの第２入力とを有するとともに、
第１入力の各々に対してメモリを有し、これらのメモリ
から順次読出したメモリ内容と第１入力の情報との論理
積を入力毎に演算し、得られたこれらの論理積結果につ
いて予め入力毎に設定された２つの組別に全入力分の論
理和を演算し、得られた２組の論理和結果が不一致の時
には予め決められたほうの組の論理和結果を、一致する
時には第２入力の情報を各々、他のユニット又は自己の
ユニットの入力に対して出力させるようにしたことを特
徴とする信号処理方法。 - 【請求項２】 ２値化された複数の情報列を同時に処理
するようにした信号処理装置において、少なくとも２つ
以上の第１入力と１つの第２入力と、第１入力の各々に
対してメモリと、これらのメモリからメモリ内容を順時
読出す読出し手段と、メモリから順次読出されたメモリ
内容と第１入力の情報との論理積を入力毎に演算する論
理積回路と、論理積回路により得られたこれらの論理積
結果について予め入力毎に設定された２つの組別に全入
力分の論理和を演算する論理和回路と、これらの論理和
回路により得られた２組の論理和結果が不一致の時には
予め決められたほうの組の論理和結果を出力し、一致す
る時には第２入力の情報を出力するゲート回路とを有す
る回路ユニットを複数個設け、これらの回路ユニットの
出力を他の回路ユニットの入力又は自己の回路ユニット
の入力側に結合させたことを特徴とする信号処理装置。 - 【請求項３】 ２値化された複数の情報列を同時に処理
するようにした信号処理方法において、少なくとも２つ
以上の第１入力と１つの第２入力とを有するとともに、
各入力の各々に対してメモリを有し、これらのメモリか
ら順次読出したメモリ内容と第１入力の情報との論理積
を入力毎に演算し、得られたこれらの論理積結果につい
て予め入力毎に設定された２つの組別に全入力分の論理
和を演算し、得られた２組の論理和結果が不一致の時に
は予め決められたほうの組の論理和結果を、一致する時
には第２入力の情報とこの第２入力に対して設けられた
メモリから読出したメモリ内容との論理積結果を各々、
他のユニット又は自己のユニットの入力に対して出力さ
せるようにしたことを特徴とする信号処理方法。 - 【請求項４】 ２値化された複数の情報列を同時に処理
するようにした信号処理装置において、少なくとも２つ
以上の第１入力と１つの第２入力と、各入力毎に設けた
メモリと、これらのメモリからメモリ内容を順時読出す
読出し手段と、メモリから順次読出されたメモリ内容と
第１入力の情報との論理積を入力毎に演算する論理積回
路と、論理積回路により得られたこれらの論理積結果に
ついて予め入力毎に設定された２つの組別に全入力分の
論理和を演算する論理和回路と、これらの論理和回路に
より得られた２組の論理和結果が不一致の時には予め決
められたほうの組の論理和結果を出力し、一致する時に
は第２入力の情報とこの第２入力に対して設けられたメ
モリから読出されたメモリ内容との論理積結果を出力す
るゲート回路とを有する回路ユニットを複数個設け、こ
れらの回路ユニットの出力を他の回路ユニットの入力又
は自己の回路ユニットの入力側に結合させたことを特徴
とする信号処理装置。 - 【請求項５】 ２値化された複数の情報列を同時に処理
するようにした信号処理方法において、少なくとも２つ
以上の第１入力と１つの第２入力とを有するとともに、
第１入力の各々に対して第１メモリと第２メモリとを有
し、これらの第１メモリから順次読出したメモリ内容と
第１入力の情報との論理積を入力毎に演算し、得られた
これらの論理積結果について第２メモリの内容別に全入
力分の論理和を演算し、得られた内容別の論理和結果が
不一致の時には予め決められたほうの組の論理和結果
を、一致する時には第２入力の情報を各々、他のユニッ
ト又は自己のユニットの入力に対して出力させるように
したことを特徴とする信号処理方法。 - 【請求項６】 ２値化された複数の情報列を同時に処理
するようにした信号処理装置において、少なくとも２つ
以上の第１入力と１つの第２入力と、第１入力の各々に
対して設けた第１メモリと第２メモリと、これらのメモ
リからメモリ内容を順時読出す読出し手段と、第１メモ
リから順次読出されたメモリ内容と第１入力の情報との
論理積を入力毎に演算する論理積回路と、論理積回路よ
り得られたこれらの論理積結果について第２メモリの内
容別に全入力分の論理和を演算する論理和回路と、これ
らの論理和回路により得られた内容別の論理和結果が不
一致の時には予め決められたほうの組の論理和結果を出
力し、一致する時には第２入力の情報を出力するゲート
回路とを有する回路ユニットを複数個設け、これらの回
路ユニットの出力を他の回路ユニットの入力又は自己の
回路ユニットの入力側に結合させたことを特徴とする信
号処理装置。 - 【請求項７】 ２値化された複数の情報列を同時に処理
するようにした信号処理方法において、少なくとも２つ
以上の第１入力と１つの第２入力とを有するとともに、
第１入力の各々に対して第１メモリと第２メモリとを有
し、これらの第１メモリから順次読出したメモリ内容と
第１入力の情報との論理積を入力毎に演算し、得られた
これらの論理積結果について第２メモリの内容別に全入
力分の論理和を演算し、得られた内容別の論理和結果が
不一致の時には予め決められたほうの組の論理和結果
を、一致する時には第２入力の情報とこの第２入力に対
して設けたメモリから読出したメモリ内容との論理積結
果を各々、他のユニット又は自己のユニットの入力に対
して出力させるようにしたことを特徴とする信号処理方
法。 - 【請求項８】 ２値化された複数の情報列を同時に処理
するようにした信号処理装置において、少なくとも２つ
以上の第１入力と１つの第２入力と、第１入力の各々に
対して設けた第１メモリと第２メモリと、第２入力に対
して設けたメモリと、これらのメモリからメモリ内容を
順時読出す読出し手段と、第１メモリから順次読出され
たメモリ内容と第１入力の情報との論理積を入力毎に演
算する論理積回路と、論理積回路より得られたこれらの
論理積結果について第２メモリの内容別に全入力分の論
理和を演算する論理和回路と、これらの論理和回路によ
り得られた内容別の論理和結果が不一致の時には予め決
められたほうの組の論理和結果を出力し、一致する時に
は第２入力の情報とこの第２入力に対して設けられたメ
モリから読出したメモリ内容との論理積結果を出力する
ゲート回路とを有する回路ユニットを複数個設け、これ
らの回路ユニットの出力を他の回路ユニットの入力又は
自己の回路ユニットの入力側に結合させたことを特徴と
する信号処理装置。 - 【請求項９】 ２値化された複数の情報列を同時に処理
するようにした信号処理方法において、少なくとも２つ
以上の第１入力と１つの第２入力とを有するとともに、
第１入力の各々に対して第１メモリと第２メモリとを有
し、これらの第１メモリから順次読出したメモリ内容と
第１入力の情報との論理積を入力毎に演算し、得られた
これらの論理積結果について全入力分の論理和を演算す
るとともに、第２メモリから順次読出したメモリ内容と
第１入力の情報との論理積を入力毎に演算し、得られた
これらの論理積結果について全入力分の論理和を演算
し、これらの論理和結果が不一致の時には予め決められ
たほうの組の論理和結果を、一致する時には第２入力の
情報を各々、他のユニット又は自己のユニットの入力に
対して出力させるようにしたことを特徴とする信号処理
方法。 - 【請求項１０】 ２値化された複数の情報列を同時に処
理するようにした信号処理装置において、少なくとも２
つ以上の第１入力と１つの第２入力と、第１入力の各々
に対して設けた第１メモリと第２メモリと、これらのメ
モリからメモリ内容を順時読出す読出し手段と、第１メ
モリから順次読出されたメモリ内容と第１入力の情報と
の論理積を入力毎に演算する第１論理積回路と、第１論
理積回路により得られたこれらの論理積結果について全
入力分の論理和を演算する第１論理和回路と、第２メモ
リから順次読出されたメモリ内容と第１入力の情報との
論理積を入力毎に演算する第２論理積回路と、第２論理
積回路により得られた論理積結果について全入力分の論
理和を演算する第２論理和回路と、これらの第１論理和
回路と第２論理和回路との論理和結果が不一致の時には
予め決められたほうの組の論理和結果を出力し、一致す
る時には第２入力の情報を出力するゲート回路とを有す
る回路ユニットを複数個設け、これらの回路ユニットの
出力を他の回路ユニットの入力又は自己の回路ユニット
の入力側に結合させたことを特徴とする信号処理装置。 - 【請求項１１】 ２値化された複数の情報列を同時に処
理するようにした信号処理方法において、少なくとも２
つ以上の第１入力と１つの第２入力とを有するととも
に、第１入力の各々に対して第１メモリと第２メモリと
を有し、これらの第１メモリから順次読出したメモリ内
容と第１入力の情報との論理積を入力毎に演算し、得ら
れたこれらの論理積結果について全入力分の論理和を演
算するとともに、第２メモリから順次読出したメモリ内
容と第１入力の情報との論理積を入力毎に演算し、得ら
れたこれらの論理積結果について全入力分の論理和を演
算し、これらの論理和結果が不一致の時には予め決めら
れたほうの組の論理和結果を、一致する時には第２入力
の情報とこの第２入力に対して設けたメモリから読出し
たメモリ内容との論理積結果を各々、他のユニット又は
自己のユニットの入力に対して出力させるようにしたこ
とを特徴とする信号処理方法。 - 【請求項１２】 ２値化された複数の情報列を同時に処
理するようにした信号処理装置において、少なくとも２
つ以上の第１入力と１つの第２入力と、第１入力の各々
に対して設けた第１メモリと第２メモリと、第２入力に
対して設けたメモリと、これらのメモリからメモリ内容
を順時読出す読出し手段と、第１メモリから順次読出さ
れたメモリ内容と第１入力の情報との論理積を入力毎に
演算する第１論理積回路と、第１論理積回路により得ら
れたこれらの論理積結果について全入力分の論理和を演
算する第１論理和回路と、第２メモリから順次読出され
たメモリ内容と第１入力の情報との論理積を入力毎に演
算する第２論理積回路と、第２論理積回路により得られ
た論理積結果について全入力分の論理和を演算する第２
論理和回路と、これらの第１論理和回路と第２論理和回
路との論理和結果が不一致の時には予め決められたほう
の組の論理和結果を出力し、一致する時には第２入力の
情報とこの第２入力に対して設けられた前記メモリから
読出されたメモリ内容との論理積結果を出力するゲート
回路とを有する回路ユニットを複数個設け、これらの回
路ユニットの出力を他の回路ユニットの入力又は自己の
回路ユニットの入力側に結合させたことを特徴とする信
号処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281244A JPH056356A (ja) | 1990-11-20 | 1991-10-28 | 信号処理方法及びその装置 |
| US07/794,023 US5274747A (en) | 1990-11-20 | 1991-11-19 | Neuron unit for processing digital information |
| US08/120,535 US5519813A (en) | 1990-11-20 | 1993-09-14 | Neuron unit for processing digital information |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31650590 | 1990-11-20 | ||
| JP2-316505 | 1990-11-20 | ||
| JP2-316506 | 1990-11-20 | ||
| JP31650690 | 1990-11-20 | ||
| JP3281244A JPH056356A (ja) | 1990-11-20 | 1991-10-28 | 信号処理方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056356A true JPH056356A (ja) | 1993-01-14 |
Family
ID=27336822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3281244A Pending JPH056356A (ja) | 1990-11-20 | 1991-10-28 | 信号処理方法及びその装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5274747A (ja) |
| JP (1) | JPH056356A (ja) |
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| JP3689740B2 (ja) * | 2002-05-27 | 2005-08-31 | 国立大学法人広島大学 | 画像分割処理方法、画像分割処理装置、リアルタイム画像処理方法、リアルタイム画像処理装置及び画像処理集積化回路 |
| JP4322169B2 (ja) * | 2003-07-16 | 2009-08-26 | 株式会社リコー | 文書処理システム、文書処理方法、文書処理プログラム |
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Family Cites Families (8)
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|---|---|---|---|---|
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1991
- 1991-10-28 JP JP3281244A patent/JPH056356A/ja active Pending
- 1991-11-19 US US07/794,023 patent/US5274747A/en not_active Expired - Fee Related
-
1993
- 1993-09-14 US US08/120,535 patent/US5519813A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5519813A (en) | 1996-05-21 |
| US5274747A (en) | 1993-12-28 |
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