JPH04235663A

JPH04235663A - 信号処理方法及びその装置

Info

Publication number: JPH04235663A
Application number: JP1291691A
Authority: JP
Inventors: Takashi Kitaguchi; 貴史北口; Hirotoshi Eguchi; 裕俊江口; Toshiyuki Furuta; 俊之古田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-01-10
Filing date: 1991-01-10
Publication date: 1992-08-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、神経細胞回路網の情報
処理機能を人工的に実現することを目指した並列分散型
情報処理装置なるニューラルコンピュータ用の信号処理
方法及びその装置に関する。

【０００２】

【従来の技術】生体の情報処理の基本的な単位である神
経細胞（ニューロン）の機能を模倣し、さらに、この「
神経細胞模倣素子」をネットワークにし、情報の並列処
理を目指したのが、いわゆるニューラルネットワークで
ある。文字認識や連想記憶、運動制御等、生体ではいと
も簡単に行われていても、従来のノイマン型コンピュー
タではなかなか達成しないものが多い。生体の神経系、
特に生体特有の機能、即ち並列処理、自己学習等をニュ
ーラルネットワークにより模倣して、これらの問題を解
決しようとする試みが盛んに行われている。

【０００３】まず、従来のニューラルネットワークのモ
デルについて説明する。図８はある１つの神経細胞ユニ
ットＡを表す図であり、図７はこれをネットワークにし
たものである。Ａ１，Ａ２，Ａ３　は各々神経細胞ユニ
ットを表す。１つの神経細胞ユニットは多数の他の神経
細胞ユニットと結合し信号を受け、それを処理して出力
を出す。図７の場合、ネットワークは階層型であり、神
経細胞ユニットＡ２　は１つ前（左側）の層の神経細胞
ユニットＡ１　より信号を受け、１つ後（右側）の層の
神経細胞ユニットＡ３　へ出力する。

【０００４】より詳細に説明する。まず、図８の神経細
胞ユニットＡにおいて、他の神経細胞ユニットと自分の
ユニットとの結合の度合いを表すのが結合係数と呼ばれ
るもので、ｉ番目の神経細胞ユニットとｊ番目の神経細
胞ユニットの結合係数を一般にＴｉｊで表す。今、自分
の神経細胞ユニットがｊ番目のユニットであるとし、ｉ
番目の神経細胞ユニットの出力をｙｉ　とするとこれに
結合係数Ｔｉｊを掛けたＴｉｊｙｉ　が、自分のユニッ
トへの入力となる。前述したように、１つの神経細胞ユ
ニットは多数の神経細胞ユニットと結合しているので、
それらのユニットに対するＴｉｊｙｉ　を足し合わせた
結果なるΣＴｉｊｙｉ　が、ネットワーク内における自
分の神経細胞ユニットへの入力となる。これを内部電位
といい、ｕｊ　で表す。

【０００５】ｕｊ　＝ΣＴｉｊｙｉ　　　　　　　　　　　　　　…
…………………（１）

【０００６】次に、この入力に対
して非線形な処理をすることで、その神経細胞ユニット
の出力とする。この時に用いる関数を神経細胞応答関数
と呼び、非線形関数として、（２）式及び図９に示すよ
うなシグモイド関数を用いる。

【０００７】

【数１】

【０００８】このような神経細胞ユニットを図７に示す
ようにネットワークに構成した時には、各結合係数Ｔｉ
ｊを与え、（１）（２）式を次々と計算することにより
、情報の並列処理が可能となり、最終的な出力が得られ
るものである。

【０００９】このようなネットワークを電気回路により
実現したものの一例として、図１０に示すようなものが
ある。これは、特開昭６２−２９５１８８号公報中に示
されるもので、基本的には、Ｓ字形伝達関数を有する複
数の増幅器１と、各増幅器１の出力を他の層の増幅器の
入力に一点鎖線で示すように接続する抵抗性フィードバ
ック回路網２とが設けられている。各増幅器１の入力側
には接地されたコンデンサと接地された抵抗とによるＣ
Ｒ時定数回路３が個別に接続されている。そして、入力
電流Ｉ１，Ｉ２，〜，ＩＮ　が各増幅器１の入力に供給
され、出力はこれらの増幅器１の出力電圧の集合から得
られる。

【００１０】ここに、ネットワークへの入力や出力の信
号強度を電圧で表し、神経細胞ユニット間の結合の強さ
は、各細胞間の入出力ラインを結ぶ抵抗４（抵抗性フィ
ードバック回路網２中の格子点）の抵抗値で表され、神
経細胞応答関数は各増幅器１の伝達関数で表される。即
ち、図１０において複数の増幅器１は反転出力及び非反
転出力を有し、かつ、各増幅器１の入力には入力電流供
給手段なるＣＲ時定数回路３を有しており、予め選定さ
れた第１の値、又は予め選定された第２の値である抵抗
４（Ｔｉｊ）で増幅器３の各々の出力を入力に接続する
フィードバック回路網２とされている。抵抗４はｉ番目
の増幅器出力とｊ番目の増幅器入力との間の相互コンダ
クタンスを表し、回路網が平衡する複数の極小値を作る
ように選定され、複数の極小値を持ったエネルギー関数
を最小にするようにしている。また、神経細胞間の結合
には、興奮性と抑制性とがあり数学的には結合係数の正
負符号により表されるが、回路上の定数で正負を実現す
るのは困難であるので、ここでは、増幅器１の出力を２
つに分け、一方の出力を反転させることにより、正負の
２つの信号を生成し、これを適当に選択することにより
実現するようにしている。また、図９に示したシグモイ
ド関数に相当するものとしては増幅器が用いられている
。

【００１１】しかしながら、このようなアナログ回路方
式には、次のような問題点がある。■　　信号の強度を
電位や電流などのアナログ値で表し、内部の演算もアナ
ログ的に行わせる場合、温度特性や電源投入直後のドリ
フト等により、その値が変化する。■　　ネットワーク
であるので、素子の数も多く必要とするが、各々の特性
を揃えることは困難である。■　　１つの素子の精度や
安定性が問題となったとき、それをネットワークにした
とき、新たな問題を生ずる可能性があり、ネットワーク
全体で見たときの動きが予想できない。■　　結合係数
Ｔｉｊが固定であり、予めシミュレーションなどの他の
方法で学習させた値を使うしかなく、自己学習ができな
い。

【００１２】一方、デジタル回路でニューラルネットを
実現したものの例を図１１ないし図１３を参照して説明
する。図１１は単一の神経細胞の回路構成を示し、各シ
ナプス回路６を樹状突起回路７を介して細胞体回路８に
接続してなる。図１２はその内のシナプス回路６の構成
例を示し、係数回路９を介して入力パルスｆに倍率ａ（
フィードバック信号に掛ける倍率で１又は２）を掛けた
値が入力されるレートマルチプライヤ１０を設けてなり
、レートマルチプライヤ１０には重み付けの値ｗを記憶
したシナプス荷重レジスタ１１が接続されている。また
、図１３は細胞体回路８の構成例を示し、制御回路１２
、アップ／ダウンカウンタ１３、レートマルチプライヤ
１４及びゲート１５を順に接続してなり、さらに、アッ
プ／ダウンメモリ１６が設けられている。

【００１３】これは、神経細胞ユニットの入出力をパル
ス列で表し、そのパルス密度で信号の量を表している。結合係数は２進数で表し、メモリ１６上に保存しておく
。入力信号をレートマルチプライヤ１４のクロックへ入
力し、結合係数をレート値へ入力することによって、入
力信号のパルス密度をレート値に応じて減らしている。これは、バックプロパゲーションモデルの式のＴｉｊｙ
ｉ　の部分に相当する。次に、ΣＴｉｊｙｉ　のΣの部
分は、樹状突起回路７によって示されるＯＲ回路で実現
している。結合には興奮性、抑制性があるので、予めグ
ループ分けしておき、各々のグループ別にＯＲをとる。この２つの出力をカウンタ１３のアップ側、ダウン側に
入力しカウントすることで出力が得られる。この出力は
２進数であるので、再びレートマルチプライヤ１４を用
いて、パルス密度に変換する。このユニットをネットワ
ークにすることによって、ニューラルネットワークが実
現できる。学習については、最終出力を外部のコンピュ
ータに入力して、コンピュータ内部で数値計算を行い、
その結果を結合係数のメモリ１６に書込むことにより実
現している。従って、自己学習機能は全くない。また、
回路構成もパルス密度の信号をカウンタを用いて一旦数
値（２進数）に変換し、その後、再びパルス密度に変換
しており、複雑なものになっている。

【００１４】

【発明が解決しようとする課題】このように従来技術に
よる場合、アナログ回路方式では動作に確実性がなく、
数値計算による学習方法も計算が複雑であり、ハードウ
エア化に適さず、動作が確実なデジタル方式のものは回
路構成が複雑である。また、ハードウエア上で自己学習
ができないという欠点がある。

【００１５】このような欠点を解消するため、デジタル
方式のニューロンモデルが本出願人により提案されてい
るが、例えば、神経細胞ユニットの内部の値が「１」以
上であっても取扱える、又は、「１」以上の値を生成す
ることで、ネットワークの柔軟性を高め、実際の応用環
境に即した、効率的で、より使いやすく、汎用性の高い
信号処理方法ないしは装置が要望される。

【００１６】

【課題を解決するための手段】同期クロック発生手段と
この同期クロック発生手段による第１同期クロックの少
なくとも４倍の周波数の第２同期クロックを発生させる
第２同期クロック発生手段とを設け、少なくとも２つの
入力を有するとともに、入力の各々に対してメモリを有
し、前記第２同期クロックと前記メモリ内容と前記入力
との論理積を演算し、これらの論理積結果を前記メモリ
内容に応じて決められた２つのグループ毎に各々論理和
を演算し、得られた論理和結果をグループ毎に各々カウ
ンタにより計数し、カウンタ出力と前記第１同期クロッ
クとの論理積を演算し、得られた一方のグループの論理
積結果と他方のグループの論理積結果の否定との論理積
又は論理和を演算し、この論理積結果又は論理和結果を
他のユニット又は自己のユニットの入力に対して出力さ
せるようにした。

【００１７】装置構成としては、同期クロック発生回路
と、この同期クロック発生回路による第１同期クロック
の少なくとも４倍の周波数の第２同期クロックを発生さ
せる第２同期クロック発生回路と、少なくとも２つの入
力と、入力の各々に対して設けたメモリと、前記第２同
期クロックと前記メモリ内容と前記入力との論理積を演
算する第１論理積回路と、得られたこの論理積結果をメ
モリ内容に応じて決められた２つのグループ毎に各々論
理和を演算する論理和回路（第１論理和回路）と、得ら
れたこの論理和結果をグループ毎に計数するカウンタと
、これらのカウンタによる計数結果と第１同期クロック
との論理積を演算する第２論理積回路と、得られた一方
のグループの論理積結果と他方のグループの論理積結果
の否定との論理積又は論理和を演算する第３論理積回路
又は第２論理和回路とを有する回路ユニットを複数個設
け、これらの回路ユニットの出力を他の回路ユニットの
入力又は自己の回路ユニットの入力側に結合させた。

【００１８】

【作用】第１同期クロックよりも速い周期の第２同期ク
ロックを用いることにより、神経細胞ユニットなるユニ
ット内部の演算に、結合係数を「１」以上の値として扱
うことができ、密度として扱う信号の上限がなくなり、
ネットワークの柔軟性を確保でき、実際の応用環境に即
した、効率的で、より使いやすく、汎用性の高い信号処
理方法となる。

【００１９】装置的にみても、入力信号を第２同期クロ
ックにより２倍以上に増幅して取り扱うことができ、演
算精度を向上させることができる。

【００２０】

【実施例】本発明の一実施例を図１ないし図５に基づい
て説明する。本実施例は、デジタル論理回路構成を前提
とし、■　　神経細胞ユニットに関する入出力信号、中
間信号、結合係数、教師信号などは全て、「０」「１」
の２値で表されたパルス列で表す。■　　ネットワーク
内部での信号の量は、パルス密度で表す（ある一定時間
内の「１」の数）。■　　神経細胞ユニット内での計算
は、パルス列同士の論理演算で表す。■　　結合係数の
パルス列はメモリ上に置く。■　　このような結合係数
を用いた演算において、同期クロックよりも速い周期の
同期クロックを用いて、神経細胞ユニット内で、「１」
以上の値を取扱う。ようにしたものである。

【００２１】以下、この思想を具体化した例に基づき説
明する。まず、図１は１つのニューロン（回路ユニット
）Ａに相当する部分を示し、ネットワーク構成したもの
は例えば図７の場合のように階層型とされる。入出力は
、全て、「１」「０」に２値化され、かつ、同期化され
たものが用いられる。２１はこのための同期クロック（
第１同期クロック）を発生させるための同期クロック発
生回路である。入力信号ｙｉ　の値はパルス密度で表現
し、例えば図２に示すパルス列のように、ある一定時間
内にある、「１」の状態数で表す。即ち、図２図示例は
、４／６を表すパルス信号であり、同期パルス６個中に
信号は「１」が４個、「０」が２個である。このとき、
「１」と「０」の並び方は、ランダムであることが望ま
しい。

【００２２】一方、結合係数Ｔｉｊも同様にパルス密度
で表現し、「０」と「１」とのパルス列として予めメモ
リ２２上に用意しておく。例えば、図３図示例は、「１
０１０１０」＝３／６を表すパルス列である。この場合
も、「１」と「０」の並び方はランダムであることが望
ましい。

【００２３】一方、同期クロックに対して４倍の周波数
の第２同期クロックを発生させる第２同期クロック発生
回路２３が設けられている。そして、この結合係数なる
パルス列を同期クロックに応じてメモリ２２上より順次
読出し、この第２同期クロック発生回路２３からの第２
同期クロックとの論理積をＡＮＤゲート２４によりとる
。図４はこの様子を示す。この論理積結果によれば、結
合係数値を２倍にし得ることが分かる。

【００２４】ついで、このＡＮＤゲート２４出力と入力
との論理積をＡＮＤゲート２５によりとる。このような
ＡＮＤゲート２５出力は、例えば図５に示すようなもの
となる。よって、ＡＮＤゲート２４，２５が第１論理積
回路２６を構成する。即ち、入力信号が入力された場合
、これと同期してメモリ２２上より結合係数Ｔｉｊのパ
ルス列を読出し、同期信号の４倍以上の周波数の第２同
期信号と結合係数の論理積をとり、この結果と入力信号
との論理積を順次とることによって、神経細胞ユニット
Ａへの入力が得られる。このことは、結合係数Ｔｉｊが
「１」以上の値をとり得ることを示している。

【００２５】このような演算処理入力回路２７の出力パ
ルス密度は、近似的には、「入力信号のパルス密度」と
「結合係数パルス密度×２」の積となり、アナログ方式
における場合の信号の積と同様の機能を有する。これは
、信号の列（パルス列）が長いほど、また、「１」と「
０」の並び方がランダムであるほど、数値の積に近い機
能になる。ランダムでないとは、「１」（又は、「０」
）が密集して（密接して）いることを意味する。入力パルス列と比較して結合係数のパルス列が短く、読
出すべきデータがなくなってしまった場合には、再び結
合係数Ｔｉｊのパルス列の先頭に戻って、読出しを繰返
せばよい。

【００２６】なお、第２同期クロックは同期クロックの
４倍のものに限らず、４倍以上の周期のものであればよ
い。

【００２７】また、演算処理入力回路２７において、第
２同期クロック発生回路２３とＡＮＤゲート２４はメモ
リ２２とＡＮＤゲート２５との間ではなく、入力信号と
ＡＮＤゲート２５との間に構成しても同等の機能を有す
ることは明らかである。同様に、この演算処理入力回路
２７において、結合係数メモリ２２とＡＮＤゲート２４
は第２同期クロック発生回路２３とＡＮＤゲート２５と
の間ではなく、入力信号とＡＮＤゲート２５との間に構
成しても同等の機能を有することは明らかである。

【００２８】ところで、１つの神経細胞ユニットＡは多
くの入力を持つので、前述した演算処理入力回路２７を
各入力毎に持つ。そして、各演算処理入力回路２７から
の論理積結果についてＯＲゲート（論理和回路＝第１論
理和回路）２８により論理和をとる。この処理は、アナ
ログ方式における信号の和を求める計算及び非線形関数
（シグモイド関数）の部分に対応している。一般的なパ
ルス列の演算において、パルス密度が低い場合、ＯＲを
とったもののパルス密度は、各々のパルス密度の和に近
似的に一致する。パルス密度が高くなるにつれて、ＯＲ
の出力は徐々に飽和してくるので、パルス密度の和と結
果とは一致せず、非線形性が出てくる。ＯＲの場合、パ
ルス密度が「１」より大きくなることがなく、「０」よ
り小さくなることもなく、また、単調増加関数であるの
で、シグモイド関数と近似的に同等となる。

【００２９】また、ニューラルネットワークの機能を実
用的なものとするためには、結合係数を、正値だけでな
く負値もとれるようにすることが望ましい。結合係数が
正である結合を興奮性結合、負である結合を抑制性結合
と呼ぶ。アナログ回路では、抑制性結合の場合、増幅器
を用いて出力を反転させ、結合係数に相当する抵抗値で
他のニューロンへ結合させている。パルス密度は常に正
であるが、本実施例では、次のように興奮性／抑制性に
対処している。即ち、メモリ２２に記憶させた結合係数
Ｔｉｊの正負により、演算処理入力回路２７の出力をグ
ループ分けし、興奮性結合係数グループによる演算処理
入力回路２７は１つのＯＲゲート２８部分で論理和をと
り、抑制性結合係数グループによる演算処理入力回路２
７は他の１っのＯＲゲート（図示せず）部分で論理和を
とる。

【００３０】このＯＲゲート２８の論理和結果を結果を
グループ別に設けたアップ／ダウンカウンタ（カウンタ
）２９のアップ端子に入力させる。このカウンタ２９の
計数値は同期クロック発生回路２１からの同期クロック
とともにＡＮＤゲート（第２論理積回路）３０により論
理積がとられる。一方では、ＡＮＤゲート３０出力はイ
ンバータ３１を介して前記カウンタ２９のダウン端子に
入力されている。このようにして、２つのＡＮＤゲート
３０は興奮性グループの出力と抑制性グループの出力と
を生成する。

【００３１】このようなＡＮＤゲート３０からの出力に
つき、「興奮性結合グループの論理積結果が『１』の時
」には神経細胞ユニットＡからは「１」を出力し、「抑
制性結合グループの論理積結果が『１』の時」には神経
細胞ユニットＡからは「０」を出力するようにした。例
えば、「興奮性結合グループの論理積結果が『１』」で
、かつ、「抑制性結合グループの論理積結果が『０』」
の時のみ、この神経細胞ユニットＡは「１」を出力する
ようにした。この機能を実現するためには、「抑制性結
合グループの論理積結果の否定」と「興奮性結合グルー
プの論理積結果」との論理積を第３論理積回路（図示せ
ず）でとればよい。また、この第３論理積回路に代えて
、第２論理和回路で、「興奮性結合グループの論理積結
果が『０』」で、かつ、「抑制性結合グループの論理積
結果が『１』」の時のみ、この神経細胞ユニットＡが「
０」を出力するようにすることができる。

【００３２】前述した説明は、神経細胞ユニット単体に
ついての説明であるが、本来の機能を持たせるためには
、このような回路ユニットを複数個設けてネットワーク
構成する必要がある。そのためには、前述したように例
えば図７のように階層型（３層）ネットワーク構造とし
、ある回路ユニットの出力は次の層の回路ユニットの入
力側に結合されている。又は、必要に応じて自己の回路
ユニットの入力側に結合させてもよい。何れにしても、
ネットワーク全体を同期させておけば、次々と同じ機能
で計算させることができる。

【００３３】また、上述したように信号をパルス密度で
表現し処理する手法は、実際の回路のみならず、計算機
上でシミュレートする場合にも有用である。計算機上で
は演算は直列的に行われるが、アナログ値を用いて計算
するのに比して、「０」「１」の２値の論理演算のみで
あるので、計算速度が著しく向上する。一般に、実数値
の四則演算は１回の計算に多くのマシンサイクルを必要
とするが、論理演算では少なくて済む。また、論理演算
のみであると、高速処理向けの低水準言語が使用しやす
いという利点も持つ。

【００３４】また、本実施例では入力のアップエッジで
動作するアップ／ダウンカウンタ２９を用いたため、イ
ンバータ３１を必要としたが、他の動作をするカウンタ
回路を用いた場合には設けなくてもよい。さらに、上述
した方法を実施する上で、全部を回路化する必要はなく
、一部又は全部をソフトウエア化してもよく、又は、回
路自体を論理が等価な別の回路に置き換えてもよい。

【００３５】ところで、アップ／ダウンカウンタ２９を
ＡＮＤゲート２５・ＯＲゲート２８間に位置させて各演
算処理入力回路２７中に設ける構成とすることも考えら
れるが（参照例とする）、本実施例方式によればグルー
プ別の２個のカウンタを用意すればよく小型の回路構成
となり、かつ、出力値の特性も変化させ得るものとなる
。例えば、同種の結合を有する入力が２つの場合におい
て、ＡＮＤゲート２５の各々の出力が図６に示すように
なった場合、上記参照例による論理和演算結果と本実施
例方式のＯＲゲート２８による論理和演算結果とは各々
図６中に示すようになり、論理和演算結果が異なること
が判る。

【００３６】

【発明の効果】本発明は、上述したように構成したので
、第１同期クロックよりも速い周期の第２同期クロック
を用いたため、神経細胞ユニットなるユニット内部の演
算に、結合係数を「１」以上の値として扱うことができ
、密度として扱う信号の上限がなくなり、ネットワーク
の柔軟性を確保でき、実際の応用環境に即した、効率的
で、より使いやすく、汎用性の高い信号処理が可能とな
り、装置的にみても、入力信号を第２同期クロックによ
り２倍以上に増幅して取り扱うことができ、演算精度を
向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】パルス密度信号処理例を示すタイミングチャー
トである。

【図３】パルス密度信号処理例を示すタイミングチャー
トである。

【図４】パルス密度信号処理例を示すタイミングチャー
トである。

【図５】パルス密度信号処理例を示すタイミングチャー
トである。

【図６】参照例と対比させたパルス密度信号処理例を示
すタイミングチャートである。

【図７】従来例を示すニューラルネットワーク構成の概
念図である。

【図８】その１つのユニット構成を示す概念図である。

【図９】シグモイド関数を示すグラフである。

【図１０】１つのユニットの具体的構成を示す回路図で
ある。

【図１１】デジタル構成例を示すブロック図である。

【図１２】その一部の回路図である。

【図１３】異なる一部の回路図である。

【符号の説明】

２１　　　　第１同期クロック発生回路２２　　　　メ
モリ２３　　　　第２同期クロック発生回路２６　　　　第
１論理積回路２８　　　　論理和回路＝第１論理和回路２９　　　　
カウンタ３０　　　　第２論理積回路

Claims

【特許請求の範囲】

【請求項１】　　同期クロック発生手段とこの同期クロ
ック発生手段による第１同期クロックの少なくとも４倍
の周波数の第２同期クロックを発生させる第２同期クロ
ック発生手段とを設け、少なくとも２つの入力を有する
とともに、入力の各々に対してメモリを有し、前記第２
同期クロックと前記メモリ内容と前記入力との論理積を
演算し、これらの論理積結果を前記メモリ内容に応じて
決められた２つのグループ毎に各々論理和を演算し、得
られた論理和結果をグループ毎に各々カウンタにより計
数し、カウンタ出力と前記第１同期クロックとの論理積
を演算し、得られた一方のグループの論理積結果と他方
のグループの論理積結果の否定との論理積を演算し、こ
の論理積結果を他のユニット又は自己のユニットの入力
に対して出力させるようにしたことを特徴とする信号処
理方法。
【請求項２】　　同期クロック発生手段とこの同期クロ
ック発生手段による第１同期クロックの少なくとも４倍
の周波数の第２同期クロックを発生させる第２同期クロ
ック発生手段とを設け、少なくとも２つの入力を有する
とともに、入力の各々に対してメモリを有し、前記第２
同期クロックと前記メモリ内容と前記入力との論理積を
演算し、これらの論理積結果を前記メモリ内容に応じて
決められた２つのグループ毎に各々論理和を演算し、得
られた論理和結果をグループ毎に各々カウンタにより計
数し、カウンタ出力と前記第１同期クロックとの論理積
を演算し、得られた一方のグループの論理積結果と他方
のグループの論理積結果の否定との論理和を演算し、こ
の論理和結果を他のユニット又は自己のユニットの入力
に対して出力させるようにしたことを特徴とする信号処
理方法。
【請求項３】　　同期クロック発生回路と、この同期ク
ロック発生回路による第１同期クロックの少なくとも４
倍の周波数の第２同期クロックを発生させる第２同期ク
ロック発生回路と、少なくとも２つの入力と、入力の各
々に対して設けたメモリと、前記第２同期クロックと前
記メモリ内容と前記入力との論理積を演算する第１論理
積回路と、得られたこの論理積結果を前記メモリ内容に
応じて決められた２つのグループ毎に各々論理和を演算
する論理和回路と、得られたこの論理和結果をグループ
毎に計数するカウンタと、これらのカウンタによる計数
結果と前記第１同期クロックとの論理積を演算する第２
論理積回路と、得られた一方のグループの論理積結果と
他方のグループの論理積結果の否定との論理積を演算す
る第３論理積回路とを有する回路ユニットを複数個設け
、これらの回路ユニットの出力を他の回路ユニットの入
力又は自己の回路ユニットの入力側に結合させたことを
特徴とする信号処理装置。
【請求項４】　　同期クロック発生回路と、この同期ク
ロック発生回路による第１同期クロックの少なくとも４
倍の周波数の第２同期クロックを発生させる第２同期ク
ロック発生回路と、少なくとも２つの入力と、入力の各
々に対して設けたメモリと、前記第２同期クロックと前
記メモリ内容と前記入力との論理積を演算する第１論理
積回路と、得られたこの論理積結果を前記メモリ内容に
応じて決められた２つのグループ毎に各々論理和を演算
する第１論理和回路と、得られたこの論理和結果をグル
ープ毎に計数するカウンタと、これらのカウンタによる
計数結果と前記第１同期クロックとの論理積を演算する
第２論理積回路と、得られた一方のグループの論理積結
果と他方のグループの論理積結果の否定との論理和を演
算する第２論理和回路とを有する回路ユニットを複数個
設け、これらの回路ユニットの出力を他の回路ユニット
の入力又は自己の回路ユニットの入力側に結合させたこ
とを特徴とする信号処理装置。