JPH04184667A - 信号処理方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、神経細胞回路網の情報処理機能を人工的に実
現することを目指した並列分散型情報処理装置なるニュ
ーラルコンピュータ用の信号処理方法及びその装置に関
する。

従来の技術 生体の情報処理の基本的な単位である神経細胞にューロ
ン）の機能を模倣し、さらに、この「神経細胞模倣素子
」をネットワークにし、情報の並列処理を目指したのが
、いわゆるニューラルネットワークである。文字認識や
連想記憶、運動制御等、生体ではいとも簡単に行われて
いても、従来のノイマン型コンピュータではなかなか達
成しないものが多い。生体の神経系、特に生体特有の機
能、即ち並列処理、自己学習等をニューラルネットワー
クにより模倣して、これらの問題を解決しようとする試
みが盛んに行われている。

まず、従来のニューラルネットワークのモデルについて
説明する。第７図はある１つの神経細胞ユニットＡを表
す図であり、第６図はこれをネットワークにしたもので
ある。Ａ、、Ａ、、Ａ、は各々神経細胞ユニットを表す
。１つの神経細胞ユニットは多数の他の神経細胞ユニッ
トと結合し信号を受け、それを処理して出力を出す。第
６図の場合、ネットワークは階層型であり、神経細胞ユ
ニットＡ、は１つ前（左側）の層の神経細胞ユニットＡ
３　より信号を受け、１つ後（右側）の層の神経細胞ユ
ニットＡ、へ出力する。

より詳細に説明する。まず、第７図の神経細胞ユニット
Ａにおいて、他の神経細胞ユニットと自分のユニットと
の結合の度合いを表すのが結合係数と呼ばれるもので、
ｉ番目の神経細胞ユニットとｊ番目の神経細胞ユニット
の結合係数を一般にＴＩＪで表す。いま、自分の神経細
胞ユニットがｊ番目のユニットであるとし、１番目の神
経細胞ユニットの出力をｙＩとするとこれに結合係数Ｔ
ＩＪを掛けたＴＩＪｙＩが、自分のユニットへの入力と
なる。前述したように、１つの神経細胞ユニット□　　
は多数の神経細胞ユニットと結合しているので、それら
のユニットに対するＴ　１１’Ｉ　＋　を足し合わせた
結果なるΣＴｘＶ＋が、ネットワーク内における自分の
神経細胞ユニットへの入力となる。これを内部電位とい
い、Ｕ、で表す。

ｕ、＝ΣＴＩＪｙ１　　　　　　・・・・・・・・・・
・・・・・・・・・・・・・・（１）次に、この入力に
対して非線形な処理をすることで、その神経細胞ユニッ
トの出力とする。この時に用いる関数を神経細胞応答関
数と呼び、非線形関数として、（２）式及び第８図に示
すようなシグモイド関数を用いる。

ｆ　（ｘ）−１／　（１＋ｅ−Ｘ）　　　　・・・・・
・・・・・・・・・・・・・・・・・・・（２）このよ
うな神経細胞ユニットを第６図に示すようにネットワー
クに構成した時には、各結合係数Ｔ　＋　ｔを与え、（
１）（２）式を次々と計算することにより、情報の並列
処理が可能となり、最終的な出力が得られるものである
。

このようなネットワークを電気回路により実現したもの
の一例として、第９図に示すようなものがある。これは
、特開昭６２−２９５１８８号公報中に示されるもので
、基本的には、Ｓ字形伝達関数を有する複数の増幅器１
と、各増幅器１の出力を他の層の増幅器の入力に一点鎖
線で示すように接続する抵抗性フィードバック回路網２
とが設けられている。各増幅器１の入力側には接地され
たコンデンサと接地された抵抗とによるＣＲ時定数回路
３が個別に接続されている。そして、入力電流Ｉ　Ｉｔ
　　Ｌ１〜．ＩＮが各増幅器１の入力に供給され、出力
はこれらの増幅器１の出力電圧の集合から得られる。

ここに、ネットワークへの入力や出力の信号強度を電圧
で表し、神経細胞ユニット間の結合の強さは、各細胞間
の入出カラインを結ぶ抵抗４　（抵抗性フィードバック
回路網２中の格子点）の抵抗値で表され、神経細胞応答
関数は各増幅器ｌの伝達関数で表される。即ち、第９図
において複数の増幅器１は反転出力及び非反転出力を有
し、かつ、各増幅器１の入力には入力電流供給手段なる
ＣＲ時定数回路３を有しており、予め選定された第１の
値、又は予め選定された第２の値である抵抗４（Ｔ、ｊ
）で増幅器３の各々の出力を入力に接続するフィードバ
ック回路網２とされている。抵抗４はｉ番目の増幅器出
力とｊ番目の増幅器入力との間の相互コンダクタンスを
表し、回路網が平衡する複数の極小値を作るように選定
され、複数の極小値を持ったエネルギー関数を最小にす
るようにしている。また、神経細胞間の結合には、興奮
性と抑制性とがあり数学的には結合係数の正負符号によ
り表されるが、回路上の定数で正負を実現するのは困難
であるので、ここでは、増幅器１の出力を２つに分け、
一方の出力を反転させることにより、正負の２つの信号
を生成し、これを適当に選択することにより実現するよ
うにしている。また、第８図に示したシグモイド関数に
相当するものとしては増幅器が用いられている。

しかしながら、このようなアナログ回路方式には、次の
ような問題点がある。

■　信号の強度を電位や電流などのアナログ値で表し、
内部の演算もアナログ的に行わせる場合、温度特性や電
源投入直後のドリフト等により、その値が変化する。

■　ネットワークであるので、素子の数も多く必要とす
るが、各々の特性を揃えることは困難である。

■　１つの素子の精度や安定性が問題となったとき、そ
れをネットワークにしたとき、新たな問題を生ずる可能
性があり、ネットワーク全体で見たときの動きが予想で
きない。

■　結合係数Ｔ、が固定であり、予めシミュレーション
などの他の方法で学習させた値を使うしかなく、自己学
習ができない。

一方、デジタル回路でニューラルネットを実現したもの
の例を第１０図ないし第１２図を参照して説明する。第
１０図は単一の神経細胞の回路構成を示し、各シナプス
回路６を樹状突起回路７を介して細胞体回路８に接続し
てなる。第１１図はその内のシナプス回路６の構成例を
示し、係数回路９を介して入力パルスｆに倍率ａ　（フ
ィードバック信号に掛ける倍率で１又は２）を掛けた値
が入力されるレートマルチプライヤ１０を設けてなり、
レートマルチプライヤ１０には重み付けの値Ｗを記憶し
たシナプス荷重レジスタ１１が接続されている。また、
第１２図は細胞体回路８の構成例を示し、制御回路１２
、アップ／ダウンカウンタ１３、レートマルチプライヤ
１４及びゲート１５を順に接続してなり、さらに、アッ
プ／ダウンメモリ１６が設けられている。

これは、神経細胞ユニットの入出力をパルス列で表し、
そのパルス密度で信号の量を表している。

結合係数は２進数で表し、メモリ１６上に保存しておく
。入力信号をレートマルチプライヤ１４のクロックへ入
力し、結合係数をレート値へ入力することによって、入
力信号のパルス密度をレート値に応じて減らしている。

これは、バックプロパゲーションモデルの式のＴ、、ｙ
、の部分に相当する。次に、ΣＴＩ　Ｊ　Ｖ　＋のΣの
部分は、樹状突起回路７によって示されるＯＲ回路で実
現している。

結合には興奮性、抑制性があるので、予めグループ分け
しておき、各々のグループ別にＯＲをとる。

この２つの出力をカウンタ１３のアップ側、ダウン側に
入力しカウントすることで出力が得られる。

この出力は２進数であるので、再びレートマルチプライ
ヤ１４を用いて、パルス密度に変換する。

このユニットをネットワークにすることによって、ニュ
ーラルネットワークが実現できる。学習については、最
終出力を外部のコンピュータに入力して、コンピュータ
内部で数値計算を行い、その結果を結合係数のメモリ１
６に書込むことにより実現している。従って、自己学習
機能は全くない。

また、回路構成もパルス密度の信号をカウンタを用いて
一旦数値（２進数）に変換し、その後、再びパルス密度
に変換しており、複雑なものになっている。

発明が解決しようとする課題 このように従来技術による場合、アナログ回路方式では
動作に確実性がなく、数値計算による学習方法も計算が
複雑であり、ハードウェア化に適さず、動作が確実なデ
ジタル方式のものは回路構成が複雑である。また、ハー
ドウェア上で自己学習ができないという欠点がある。

このような欠点を解消するため、デジタル方式のニュー
ロンモデルが本出願人により提案されているが、例えば
、神経細胞ユニットの内部の値が「１」以上であっても
取扱える、又は、「１」以上の値を生成することで、ネ
ットワークの柔軟性を高め、実際の応用環境に即した、
効率的で、より使いやすく、汎用性の高い信号処理方法
ないしは装置が要望される。

課題を解決するための手段 同期クロック発生手段とこの同期クロック発生手段によ
る第１同期クロックの少なくとも４倍の周波数の第２同
期クロックを発生させる第２同期クロック握生手段とを
設け、少なくとも２つの入力を有するとともに、入力の
各々に対してメモリを有し、前記メモリ内容と前記第２
同期クロックとの論理積を入力毎に演算し、得られたこ
の論理積結果と入力との論理積を演算し、又は、前記入
力と前記第２同期クロックとの論理積を入力毎に演算し
、得られたこの論理積結果と前記メモリ内容との論理積
を演算し、得られたこの論理積結果をカウンタにより計
数し、このカウンタによる計数結果と前記第１同期クロ
ックとの論理積を演算し、これらの論理積結果を前記メ
モリ内容に応じて決められた２つのグループ毎に各々論
理和を演算し、得られた一方のグループの論理和結果と
他方のグループの論理和結果の否定との論理積又は論理
和を演算し、この論理積結果又は論理和結果を、他のユ
ニット又は自己のユニットの入力に対して出力させるよ
うにした。

装置構成としては、同期クロック発生回路と、この同期
クロック発生回路による第１同期クロックの少なくとも
４倍の周波数の第２同期グロックを発生させる第２同期
クロック発生回路と、少なくとも２つの入力と、入力の
各々に対して設けたメモリと、前記メモリ内容と前記第
２同期クロックとの論理積、又は、入力と前記第２同期
クロックとの論理積を入力毎に演算する第１論理積回路
と、得られたこの論理積結果と入力との論理積、又は、
得られたこの論理積結果とメモリ内容との論理積を演算
する第２論理積回路と、得られたこの論理積結果を計数
するカウンタと、このカウンタによる計数結果と前記第
１同期クロックとの論理積を演算する第３論理積回路と
、これらの第３論理積回路による論理積結果を前記メモ
リ内容に応じて決められた２つのグループ毎に各々論理
和を演算する論理和回路（第１論理和回路）と、得られ
た一方のグループの論理和結果と他方のグループの論理
和結果の否定との論理積又は論理和を演算する第４論理
積回路又は論理和回路（第２論理和回路）とを有する回
路ユニットを複数個設け、これらの回路ユニットの出力
を他の回路ユニットの入力又は自己の回路ユニットの入
力側に結合させた。

作用 第１同期クロックよりも速い周期の第２同期クロックを
用いることにより、神経細胞ユニットなるユニット内部
、の演算に、結合係数を「１ノ以上の値として扱うこと
ができ、密度として扱う信号の上限がなくなり、ネット
ワークの柔軟性を確保でき、実際の応用環境に即した、
効率的で、より使いやすく、汎用性の高い信号処理方法
となる。

装置的にみても、入力信号を第２同期クロックにより２
倍以上に増幅して取り扱うことができ、演算精度を向上
させることができる。

実施例 本発明の一実施例を第１図ないし第５図に基づいて説明
する。

本実施例は、デジタル論理回路構成を前提とし、■　神
経細胞ユニットに関する入出力信号、中間信号、結合係
数、教師信号などは全て、「Ｏ」「１」の２値で表され
たパルス列で表す。

■　ネットワーク内部での信号の量は、パルス密度で表
す（ある一定時間内の「１」の数）６■　神経細胞ユニ
ット内での計算は、パルス列同士の論理演算で表す。

■　結合係数のパルス列はメモリ上に置く。

■　このような結合係数を用いた演算において、同期ク
ロックよりも速い周期の同期クロックを用いて、神経細
胞ユニット内で、「ｌ」以上の値を取扱う。

ようにしたものである。

以下、この思想を具体化した例に基づき説明する、まず
、第１図は１つのニューロン（回路ユニット）Ａに相当
する部分を示し、ネットワーク構成したものは例えば第
６図の場合のように階層型とされる。入出力は、全て、
ｒｌＪ　　ｒＱＪに２値化され、かつ、同期化されたも
のが用いられる。

２１はこのための同期クロック（第１同期クロック）を
発生させるための同期クロック発生回路である。入力信
号ｙ１の強度はパルス密度で表現し、例えば第２図に示
すパルス列のように、ある一定時間内にある、「１」の
状態数で表す。即ち、第２図例は、４／６を表すパルス
信号であり、同期パルス６個中に信号は「１」が４個、
「０」が２個である。このとき、「ｌ」とｒＱＪの並び
方は、ランダムであることが望ましい。

一方、結合係数Ｔ、も同様にパルス密度で表現し、「Ｏ
」と「ＩＪとのパルス列として予めメモリ２２上に用意
しておく６例えば、第３図図示例は、Ｎ　Ｏ１０１０Ｊ
　＝３／６を表すパルス列である。この場合も、「１」
と「０」の並び方はランダムであることが望ましい。

一方、同期クロックに対して４倍の周波数の第２同期ク
ロックを発生させる第２同期クロック発生回路２３が設
けられている。そして、この結合係数なるパルス列を同
期クロックに応じてメモリ２２上より順次読出し、この
第２同期クロック発生回路２３からの第２同期クロック
との論理積をＡＮＤゲート（第１論理積回路）２４によ
りとる。

第４図はこの様子を示す。この論理積結果によれば、結
合係数値を２倍にし得ることが分かる。

ついで、このＡＮＤゲート２４出力と入力との論理積を
ＡＮＤゲート（第２論理積回路）２５によりとり、この
結果をアップ／ダウンカウンタ（カウンタ）２６のアッ
プ端子に入力させる。このカウンタ２６の計数値は同期
クロック発生回路２１からの同期クロックとともにＡＮ
Ｄゲート（第３論理積回路）２７により論理積がとられ
る。

このＡＮＤゲート２７出力を神経細胞ユニットＡへの１
つの入力とする。また、一方では、ＡＮＤゲート２７出
力はインバータ２８を介して前記カウンタ２６のダウン
端子に入力されている。しかして、このようなＡＮＤゲ
ート２７出力は、例えば第５図に示すようなものとなる
。即ち、入力信号が入力された場合、これと同期してメ
モリ２２上より結合係数Ｔ１１のパルス列を読出し、同
期信号の４倍以上の周波数の第２同期信号と結合係数の
論理積をとり、この結果と入力信号との論理積を順次と
ることによって、神経細胞ユニットＡへの入力が得られ
る。このことは、結合係数Ｔ　＋　１がｒｌ」以上の値
をとり得ることを示している。

このような演算処理入力回路２９の出力パルス密度は、
近似的には、［入力信号のパルス密度」と「結合係数パ
ルス密度×２」の積となり、アナログ方式における場合
の信号の積と同様の機能を有する。これは、信号の列（
パルス列）が長いほど、また、「１」とｒＱＪの並び方
がランダムであるほど、数値の積に近い機能になる。ラ
ンダムでないとは、「ＩＪ　（又は、ｒｏ、７　）が密
集して（密接して）いることを意味する。入力パルス列
と比較して結合係数のパルス列が短く、読出すべきデー
タがなくなってしまった場合には、再び結合係数Ｔ８．
のパルス列の先頭に戻って、読出しを繰返せばよい。

なお、第２同期クロックは同期クロックの４倍のものに
限らず、４倍以上の周期のものであればよい。また、カ
ウンタ２６に対する入力としては、最初に結合係数と入
力との論理積をとり、この論理積結果と第２同期クロッ
クとの論理積をとったものとしてもよい。

ところで、１つの神経細胞ユニットＡは多くの入力を持
つので、前述した演算処理入力回路２９を各入力毎に持
つ。そして、各演算処理入力回路２９からの論理積結果
についてＯＲゲート（論理和回路＝第１論理和回路）３
０により論理和をとる。この処理は、アナログ方式にお
ける信号の和を求める計算及び非線形関数（シグモイド
関数）の部分に対応している。一般的なパルス列の演算
において、パルス密度が低い場合、ＯＲをとったものの
パルス密度は、各々のパルス密度の和に近似的に一致す
る。パルス密度が高くなるにつれて、ＯＲの出力は徐々
に飽和してくるので、パルス密度の和と結果とは一致せ
ず、非線形性が出てくる。

ＯＲの場合、パルス密度がｒｌＪより大きくなることが
なく、「０」より小さくなることもなく、また、単調増
加関数であるので、シグモイド関数と近似的に同等とな
る。

ところで、ニューラルネットワークの機能を実用的なも
のとするためには、結合係数を、正値だけでなく負値も
とれるようにすることが望ましい。

結合係数が正である結合を興奮性結合、負である結合を
抑制性結合と呼ぶ。アナログ回路では、抑制性結合の場
合、増幅器を用いて出力を反転させ、結合係数に相当す
る抵抗値で他のニューロンへ結合させている。パルス密
度は常に正であるが、本実施例では、次のように興奮性
／抑制性に対処している。即ち、メモリ２２の記憶させ
た結合係数Ｔ、の正負により、演算処理入力回路２９の
出力をグループ分けし、興奮性結合係数グループによる
演算処理入力回路２９はＯＲゲート３０ａ部分で論理和
をとり、抑制性結合係数グループによる演算処理入力回
路２９はＯＲゲート３０ｂ部分で論理和をとる。これら
のＯＲゲート３０ａ、３０ｂの論理和結果に基づき、［
興奮性結合グループの論理和結果がｆｆｌ、ｊの時」に
は神経細胞ユニットＡからはｒｌＪを出力し、「抑制性
結合グループの論理和結果が［ｒｌｌの時」には神経細
胞ユニットＡからはｒＱＪ　を出力するようにした。例
えば、［興奮性結合グループの論理和結果がＩｒ、！ｌ
」で、かつ、「抑制性結合グループの論理和結果がＩｒ
Ｏ，Ｑ　Ｊの時のみ、この神経細胞ユニットＡは「１」
を出力するようにした。この機能を実現するためには、
「抑制性結合グループの論理和結果の否定（ＮＯＴ３１
）Ｊと「興奮性結合グループの論理和結果Ｊとの論理積
を第４論理積回路３２でとればよい。また、この第４＃
１理積回路３２に代えて、論理和回路（第２論理和回路
）で、［興奮性結合グループの論理和結果がｆｆ’Ｊ　
Ｊで、がっ、［抑制性結合グループの論理和結果がｆｆ
’Ｊ　Ｊの時のみ、この神経細胞ユニットＡがｒＱＪを
出力するようにすることができる。

前述した説明は、神経細胞ユニット単体についての説明
であるが、本来の機能を持たせるためには、このような
回路ユニットを複数個設けてネットワーク構成する必要
がある。そのためには、前述したように例えば第６図の
ように階層型（３層）ネットワーク構造とし、ある回路
ユニットの出力は次の層の回路ユニットの入力側に結合
されている。又は、必要に応じて自己の回路ユニットの
入力側に結合させてもよい。何れにしても、ネットワー
ク全体を同期させておけば、次々と同じ機能で計算させ
ることができる。

また、上述したように信号をパルス密度で表現し処理す
る手法は、実際の回路のみならず、計算機上でシミュレ
ートする場合にも有用である。計算機上では演算は直列
的に行われるが、アナログ値を用いて計算するのに比し
て、ｒＱＪ　　ｒｌＪの２値の論理演算のみであるので
、計算速度が著しく向上する。一般に、実数値の四則演
算は１回の計算に多くのマシンサイクルを必要とするが
、論理演算では少なくて済む。また、論理演算のみであ
ると、高速処理向けの低水準言語が使用しやすいという
利点も持つ。

また、上述した方法を実施する上で、全部を回路化する
必要はなく、一部又は全部をソフトウェア化してもよく
、又は、回路自体を論理が等価な別の回路に置き換えて
もよく、さらには、図示例を負論理に置き換えてもよい
。

発明の効果 本発明は、上述したように構成したので、第１同期クロ
ックよりも速い周期の第２同期クロックを用いたため、
神経細胞ユニットなるユニット内部の演算に、結合係数
をｒｌＪ以上の値として扱うことができ、密度として扱
う信号の上限がなくなり、ネットワークの柔軟性を確保
でき、実際の応用環境に即した、効率的で、より使いや
すく、汎用性の高い信号処理が可能となり、装置的にみ
ても、入力信号を第２同期クロックにより２倍以上に増
幅して取り扱うことができ、演算精度を向上させること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図な
いし第５図はパルス密度信号処理例を示すタイミングチ
ャート、第６図はそのニューラルネットワーク構成の概
念図、第７図は従来例を示す１つのユニット構成を示す
概念図、第８図はシグモイド関数を示すグラフ、第９図
は１つのユニットの具体的回路図、第１０図はデジタル
構成例を示すブロック図、第１１図及び第１２図その一
部の回路図である。 ２１・・・第１同期クロック発生回路、２２・・・メモ
リ、２３・・・第２同期クロック発生回路、２４・・・
第１論理積回路、２５・・・第２論理積回路、２６・・
・カウンタ、２７・・・第３論理積回路、３ｏ・・・論
理和回路＝第１論理和回路、３２・・・第４論理積回路
、Ｊ−３Ｚ図 Ｕ３　図 Ｊは図 、Ｕ３５必 鴫り０ツク　　■−一り−」＝−１−−Ｊ−−■−一「
−二り−」−一１−一丁一一りｍ−，５６菌 Ｕ　７図

Claims (8)

【特許請求の範囲】
1. １．同期クロック発生手段とこの同期クロック発生手段
   による第１同期クロックの少なくとも４倍の周波数の第
   ２同期クロックを発生させる第２同期クロック発生手段
   とを設け、少なくとも２つの入力を有するとともに、入
   力の各々に対してメモリを有し、前記メモリ内容と前記
   第２同期クロックとの論理積を入力毎に演算し、得られ
   たこの論理積結果と入力との論理積を演算し、得られた
   この論理積結果をカウンタにより計数し、このカウンタ
   による計数結果と前記第１同期クロックとの論理積を演
   算し、これらの論理積結果を前記メモリ内容に応じて決
   められた２つのグループ毎に各々論理和を演算し、得ら
   れた一方のグループの論理和結果と他方のグループの論
   理和結果の否定との論理積を演算し、この論理積結果を
   、他のユニット又は自己のユニットの入力に対して出力
   させるようにしたことを特徴とする信号処理方法。
2. ２．同期クロック発生手段とこの同期クロック発生手段
   による第１同期クロックの少なくとも４倍の周波数の第
   ２同期クロックを発生させる第２同期クロック発生手段
   とを設け、少なくとも２つの入力を有するとともに、入
   力の各々に対してメモリを有し、前記入力と前記第２同
   期クロックとの論理積を入力毎に演算し、得られたこの
   論理積結果と前記メモリ内容との論理積を演算し、得ら
   れたこの論理積結果をカウンタにより計数し、このカウ
   ンタによる計数結果と前記第１同期クロツクとの論理積
   を演算し、これらの論理積結果を前記メモリ内容に応じ
   て決められた２つのグループ毎に各々論理和を演算し、
   得られた一方のグループの論理和結果と他方のグループ
   の論理和結果の否定との論理積を演算し、この論理積結
   果を、他のユニット又は自己のユニットの入力に対して
   出力させるようにしたことを特徴とする信号処理方法。
3. ３．同期クロック発生手段とこの同期クロック発生手段
   による第１同期クロックの少なくとも４倍の周波数の第
   ２同期クロックを発生させる第２同期クロック発生手段
   とを設け、少なくとも２つの入力を有するとともに、入
   力の各々に対してメモリを有し、前記メモリ内容と前記
   第２同期クロックとの論理積を入力毎に演算し、得られ
   たこの論理積結果と入力との論理積を演算し、得られた
   この論理積結果をカウンタにより計数し、このカウンタ
   による計数結果と前記第１同期クロックとの論理積を演
   算し、これらの論理積結果を前記メモリ内容に応じて決
   められた２つのグループ毎に各々論理和を演算し、得ら
   れた一方のグループの論理和結果と他方のグループの論
   理和結果の否定との論理和を演算し、この論理和結果を
   、他のユニット又は自己のユニットの入力に対して出力
   させるようにしたことを特徴とする信号処理方法。
4. ４．同期クロック発生手段とこの同期クロック発生手段
   による第１同期クロックの少なくとも４倍の周波数の第
   ２同期クロックを発生させる第２同期クロック発生手段
   とを設け、少なくとも２つの入力を有するとともに、入
   力の各々に対してメモリを有し、前記入力と前記第２同
   期クロックとの論理積を入力毎に演算し、得られたこの
   論理積結果と前記メモリ内容との論理積を演算し、得ら
   れたこの論理積結果をカウンタにより計数し、このカウ
   ンタによる計数結果と前記第１同期クロックとの論理積
   を演算し、これらの論理積結果を前記メモリ内容に応じ
   て決められた２つのグループ毎に各々論理和を演算し、
   得られた一方のグループの論理和結果と他方のグループ
   の論理和結果の否定との論理和を演算し、この論理和結
   果を、他のユニット又は自己のユニットの入力に対して
   出力させるようにしたことを特徴とする信号処理方法。
5. ５．同期クロック発生回路と、この同期クロック発生回
   路による第１同期クロックの少なくとも４倍の周波数の
   第２同期クロックを発生させる第２同期クロック発生回
   路と、少なくとも２つの入力と、入力の各々に対して設
   けたメモリと、前記メモリ内容と前記第２同期クロック
   との論理積を入力毎に演算する第１論理積回路と、得ら
   れたこの論理積結果と入力との論理積を演算する第２論
   理積回路と、得られたこの論理積結果を計数するカウン
   タと、このカウンタによる計数結果と前記第１同期クロ
   ックとの論理積を演算する第３論理積回路と、これらの
   第３論理積回路による論理積結果を前記メモリ内容に応
   じて決められた２つのグループ毎に各々論理和を演算す
   る論理和回路と、得られた一方のグループの論理和結果
   と他方のグループの論理和結果の否定との論理積を演算
   する第４論理積回路とを有する回路ユニットを複数個設
   け、これらの回路ユニットの出力を他の回路ユニットの
   入力又は自己の回路ユニットの入力側に結合させたこと
   を特徴とする信号処理装置。
6. ６．同期クロック発生回路と、この同期クロック発生回
   路による第１同期クロックの少なくとも４倍の周波数の
   第２同期クロックを発生させる第２同期クロック発生回
   路と、少なくとも２つの入力と、入力の各々に対して設
   けたメモリと、前記入力と前記第２同期クロックとの論
   理積を入力毎に演算する第１論理積回路と、得られたこ
   の論理積結果とメモリ内容との論理積を演算する第２論
   理積回路と、得られたこの論理積結果を計数するカウン
   タと、このカウンタによる計数結果と前記第１同期クロ
   ックとの論理積を演算する第３論理積回路と、これらの
   第３論理積回路による論理積結果を前記メモリ内容に応
   じて決められた２つのグループ毎に各々論理和を演算す
   る論理和回路と、得られた一方のグループの論理和結果
   と他方のグループの論理和結果の否定との論理積を演算
   する第４論理積回路とを有する回路ユニットを複数個設
   け、これらの回路ユニットの出力を他の回路ユニットの
   入力又は自己の回路ユニツトの入力側に結合させたこと
   を特徴とする信号処理装置。
7. ７．同期クロック発生回路と、この同期クロック発生回
   路による第１同期クロックの少なくとも４倍の周波数の
   第２同期クロックを発生させる第２同期クロック発生回
   路と、少なくとも２つの入力と、入力の各々に対して設
   けたメモリと、前記メモリ内容と前記第２同期クロック
   との論理積を入力毎に演算する第１論理積回路と、得ら
   れたこの論理積結果と入力との論理積を演算する第２論
   理積回路と、得られたこの論理積結果を計数するカウン
   タと、このカウンタによる計数結果と前記第１同期クロ
   ックとの論理積を演算する第３論理積回路と、これらの
   第３論理積回路による論理積結果を前記メモリ内容に応
   じて決められた２つのグループ毎に各々論理和を演算す
   る第１論理和回路と、得られた一方のグループの論理和
   結果と他方のグループの論理和結果の否定との論理和を
   演算する第２論理和回路とを有する回路ユニットを複数
   個設け、これらの回路ユニットの出力を他の回路ユニッ
   トの入力又は自己の回路ユニットの入力側に結合させた
   ことを特徴とする信号処理装置。
8. ８．同期クロック発生回路と、この同期クロック発生回
   路による第１同期クロックの少なくとも４倍の周波数の
   第２同期クロックを発生させる第２同期クロック発生回
   路と、少なくとも２つの入力と、入力の各々に対して設
   けたメモリと、前記入力と前記第２同期クロックとの論
   理積を入力毎に演算する第１論理積回路と、得られたこ
   の論理積結果とメモリ内容との論理積を演算する第２論
   理積回路と、得られたこの論理積結果を計数するカウン
   タと、このカウンタによる計数結果と前記第１同期クロ
   ックとの論理積を演算する第３論理積回路と、これらの
   第３論理積回路による論理積結果を前記メモリ内容に応
   じて決められた２つのグループ毎に各々論理和を演算す
   る第１論理和回路と、得られた一方のグループの論理和
   結果と他方のグループの論理和結果の否定との論理和を
   演算する第３論理和回路とを有する回路ユニットを複数
   個設け、これらの回路ユニットの出力を他の回路ユニッ
   トの入力又は自己の回路ユニットの入力側に結合させた
   ことを特徴とする信号処理装置。