JPH04318658A

JPH04318658A - 信号処理装置

Info

Publication number: JPH04318658A
Application number: JP11391391A
Authority: JP
Inventors: Toshiyuki Furuta; 俊之古田; Shuji Motomura; 本村　修二; Osamu Takehira; 修竹平; Hirotoshi Eguchi; 裕俊江口; Takashi Kitaguchi; 貴史北口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-04-17
Filing date: 1991-04-17
Publication date: 1992-11-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は、信号処理装置、より詳細には、
神経回路網を模倣したニューラルコンピュータに関し、
例えば、文字や図形の認識、ロボットなどの運動制御、
連想記憶等に応用して好適なものである。

【０００２】

【従来技術】生体の情報処理の基本的な単位である神経
細胞（ニューロン）の機能を模倣し、さらに、この「神
経細胞模倣素子」（神経細胞ユニット）をネットワーク
に構成することで情報の並列処理をめざしたものが、い
わゆる、ニューラルネットワークである。文字認識や連
想記憶、運動制御等、従来のノイマン型コンピュータで
は比較的困難である問題等に対して、生体の神経系を模
倣し、並列処理や学習の可能なニューラルネットワーク
の研究が行われ、さまざまなモデルが提案されている。一方、そのモデルをハードウェアで実現するためのもの
としていろいろ提案されており、アロナグ回路方式のニ
ューラルネットについてはアメリカを中心に何件か特許
が出されている。しかし、アナログ方式の場合、増幅器
等の温度特性や電源投入直後のドリフト等が問題となる
。また、回路の定数（結合係数）等の変更が容易でなく
汎用性にかける等の欠点がある。

【０００３】図１３は、ニューラルネットワークをアナ
ログ電気回路で実現したものの一例を示す図で、これは
、ネットワークへの入力や出力の信号強度を電圧で表し
、神経細胞間の結合の強さは各細胞間の入出力ラインを
結ぶ抵抗Ｔｉｊ（図の格子点）の値で表し、神経細胞応
答関数は増幅器で表している。神経細胞間の結合には抑
制性と興奮性があり、数学的には結合係数の符号で表さ
れる。しかし、回路上の定数で正負を表すのは困難であ
るので、図１３においては、出力を２つに分け、片方の
出力を反転させることによって、実現している。すなわ
ち、図１３において、複数の増幅器１は、反転出力１ａ
及び非反転出力１ｂを有し、かつ、各増幅器１の入力に
は入力電流を供給する手段（時定数回路）２を有してお
り、予め選ばれた第１の値又は予め選ばれた第２の値で
あるコンダクタンス３（Ｔｉｊ）で前記増幅器の各々の
出力を前記入力に接続する相互接続マトリックス４を有
している。前記コンダクタンスＴｉｊはｉ番目の増幅器
の出力とｊ番目の増幅器との入力との間の相互コンダク
タンスを表わし、前記コンダクタンスＴｉｊは、回路網
が平衡する複数の極小値を作るように選ばれ、複数の極
小値を持ったエネルギー関数を最小にするようにしてい
る。結合係数Ｔｉｊの場合、負の抵抗値は実現できない
ので、増幅器１を用いて出力を反転させることでこれを
実現している。また、シグモイド関数に相当する時定数
は、ＣＲ回路２を用いて実現している。図１４は、上記
回路を数学的解析に基づいて簡略化したもの（例えば、
特開昭６２−２９５１８８号公報）であるが、基本的に
は同じ考え方である。

【０００４】而して、上記の回路は基本的にはアナログ
方式である。すなわち、入出力量を電流値や電圧値で表
し、内部の演算も全てアナログ的に行われる。ところが
、アナログ方式の場合、前述のように、温度特性や電源
投入直後のドリフト等のため制度よく安定的に動作させ
るのは困難である。また、神経回路網の場合、増幅器の
数は少なくとも数百個程度必要であり、非線形な動作を
行わせるので、特に、安定性が求められる。

【０００５】このような理由から神経回路網をデジタル
方式で表現したものもあるが（信学技法ＩＣＤ８８−１
３０）、これは従来のアナログ方式をエミュレートした
もので、カウンターを使うなど、回路がやや複雑となっ
ている。一方、これらの問題点を解決するために、本出
願人は、先にデジタル方式のニューロンモデルを提案し
た（特願平２−６７９４２号）。ところがこのモデルは
、最終出力信号をカウントしてバイナリ信号やアナログ
信号を得るもので、カウントし終わるまで出力を得るこ
とができず、バイナリもしくはアナログの出力を得ると
きに、時間のロスがあり、特に、高速性を要求される場
合等では不都合な場合がある。

【０００６】

【目的】本発明は、上述のごとき実情に鑑みてなされた
もので、特に、カウントの仕方を工夫して、時間のロス
を少なくすることを目的としてなされたものである。

【０００７】

【構成】本発明は、上記目的を達成するために、（１）
２値化された情報の列を複数同時に処理する回路におい
て、少なくとも２つ以上の入力を持ち、入力に対して、
入力毎にメモリを有し、該メモリの内容を順次よみだす
機能を有し、読み出されたメモリの内容と第１の入力と
の論理積を入力毎に計算する機能を有し、前記演算結果
を、あらかじめ入力毎に設定された２つの組別に全入力
分論理和する機能を有し、前記演算結果同士を論理演算
した信号を出力する機能を有する装置を１つのユニット
とし、このユニットを少なくとも２つ以上有し、これら
を網状に接続したことを特徴とする装置において、アッ
プダウンカウンタ、最終出力結果を保存する手段、保存
された結果をある一定時間後に取り出す手段を有し、出
力結果信号と前記保存手段より取り出した結果により、
カウンタの動作を決定すること、或いは、（２）２値化
された情報の列を複数同時に処理する手段において、少
なくとも２つ以上の入力を持ち、入力に対して、入力毎
に第１のメモリと第２のメモリを有し、第１のメモリの
内容を順次よみだす機能を有し、読み出された第１のメ
モリの内容と入力との論理積を入力毎に計算する機能を
有し、前記第１のメモリに対する演算結果を、第２のメ
モリの内容別に全入力分論理和する機能を有し、前記演
算結果同士を論理演算した信号を出力する機能を有する
装置を１つのユニットとし、このユニットを少なくとも
２つ以上有し、これらを網状に接続したことを特徴とす
る装置において、アップダウンカウンタ、最終出力結果
を保存する手段、保存された結果をある一定時間後に取
り出す手段を有し、出力結果信号と前記保存手段より取
り出した結果により、カウンタの動作を決定すること、
或いは、（３）２値化された情報の列を複数同時に処理
する手段において、少なくとも２つ以上の入力を持ち、
入力に対して、入力毎に第１のメモリと第２のメモリを
有し、第１のメモリと第２のメモリの内容を順次よみだ
す機能を有し、読み出された第１のメモリの内容と入力
との論理積と、読み出された第２のメモリの内容と入力
との論理積を入力毎に計算する機能を有し、前記第１の
メモリに対する演算結果を全入力分論理和し、第２のメ
モリに対する演算結果を全入力分論理和する機能を有し
、前記演算結果同士を論理演算した信号を出力する機能
を有する装置を１つのユニットとし、このユニットを少
なくとも２つ以上有し、これらを網状に接続したことを
特徴とする装置において、アップダウンカウンタ、最終
出力結果を保存する手段、保存された結果をある一定時
間後に取り出す手段を有し、出力結果信号と前記保存手
段より取り出した結果により、カウンタの動作を決定す
ること、或いは、（４）２値化された情報の列を複数同
時に処理する回路において、少なくとも２つ以上の入力
を持ち、第１の入力に対して、入力毎にメモリを有し、
該メモリの内容を順次よみだす機能を有し、読み出され
たメモリの内容と第１の入力との論理積を入力毎に計算
する機能を有し、前記の演算結果を、あらかじめ入力毎
に設定された２つの組別に全入力分論理和する機能を有
し、前記演算結果が不一致の時はあらかじめ定めてある
方の組の信号を、一致の時は第２の入力、もしくは該入
力とそれに付随して設けられているメモリの内容との論
理積の結果を出力する機能を有する装置を１つのユニッ
トとし、このユニットを少なくとも２つ以上有し、これ
らを網状に接続したことを特徴とする装置において、ア
ップダウンカウンタ、最終出力結果を保存する手段、保
存された結果をある一定時間後に取り出す手段を有し、
出力結果信号と前記保存手段より取り出した結果により
、カウンタの動作を決定すること、或いは、（５）２値
化された情報の列を複数同時に処理する回路網において
、少なくとも２つ以上の入力を持ち、入力に対して、入
力毎に第１のメモリと第２のメモリを有し、第１のメモ
リの内容を順次よみだす機能を有し、読み出された第１
のメモリの内容と入力との論理積を入力毎に計算する機
能を有し、前記の第１のメモリに対する演算結果を、第
２のメモリの内容別に全入力分論理和する機能を有し、
前記演算結果が不一致の時はあらかじめ定めてある方の
組の信号を、一致の時は第２の入力、もしくは該入力と
それに付随して設けられているメモリの内容との論理積
の結果を出力する機能を有する装置を１つのユニットと
し、このユニットを少なくとも２つ以上有し、これらを
網状に接続したことを特徴とする装置において、アップ
ダウンカウンタ、最終出力結果を保存する手段、保存さ
れた結果をある一定時間後に取り出す手段を有し、出力
結果信号と前記保存手段より取り出した結果により、カ
ウンタの動作を決定すること、或いは、（６）２値化さ
れた情報の列を複数同時に処理する回路網において、少
なくとも２つ以上の入力を持ち、入力に対して、入力毎
に第１のメモリと第２のメモリとを有し、第１のメモリ
と第２のメモリの内容を順次よみだす機能を有し、読み
出された第１のメモリの内容と入力との論理積と、読み
出された第２のメモリの内容と入力との論理積を入力毎
に計算する機能を有し、前記第１のメモリに対する演算
結果を全入力分論理和し、第２のメモリに対する演算結
果を全入力分論理和する機能を有し、前記演算結果が不
一致の時はあらかじめ定めてある方の組の信号を、一致
の時は第２の入力、もしくは該入力とそれに付随して設
けられているメモリの内容との論理積の結果を出力する
機能を有する装置を１つのユニットとし、このユニット
を少なくとも２つ以上有し、これらを網状に接続したこ
とを特徴とする装置において、アップダウンカウンタ、
最終出力結果を保存する手段、保存された結果をある一
定時間後に取り出す手段を有し、出力結果信号と前記保
存手段より取り出した結果により、カウンタの動作を決
定することを特徴としたものである。以下、本発明の実施例に基づいて説明する。

【０００８】図１は、請求項１に相当する回路例、図２
は請求項２に相当する回路例、図３は請求項３に相当す
る回路例で、図４はニューラル素子の一例を示す図、図
５はこれらをネットワークにしたものの一例を示す図で
ある。本発明においては、入力（図１の１２、図２の２
０、図３の２８）及び、出力はすべて１，０に２値化さ
れ、さらに同期化されたものを用いる。ｉ番目の入力を
ｙｉとすると、入力信号の強度は、パルス密度で表現し
、例えば、式（１）に示すように、ある一定時間内にあ
る、１の状態数で表す。

【０００９】

【数１】

【００１０】これは「１０１１０１」＝４／６を表す信
号を示したもので、同期パルス６個中入力信号ｙｉは１
が４個、０が２個であることを示す。このとき、１と０
の並び方は後述するようにランダムであることが望まし
い。一方、ニューロンとニューロンの間の結合の度合い
を示す結合係数Ｔｉｊも同様にパルス密度で表現し、式
（２）に示すように０と１のビット列としてあらかじめ
メモリ上（図１の１３、図２の２１、図３の２９）に用
意しておく。

【００１１】

【数２】

【００１２】これは、「１０１０１０」＝３／６を表し
、このときも０と１の並び方はランダムである方が望ま
しい。具体的にどうやって決めるかは後述する。そして
、このビット列を同期クロックに応じてメモリより順次
読みだし、ＡＮＤ回路（図１の１４、図２の２３、図３
の３０）により入力パルス列とのＡＮＤをとる（ｙｉ∩
Ｔｉｊ）。これを神経細胞への入力とする。今までの例
を用いて説明すると、入力信号が「１０１１０１」と入
力したとき、これと同期してメモリ上よりビット列を呼
び出し、順次ＡＮＤをとることによって、次の式（３）

【００１３】

【数３】

【００１４】に示すような「１０１０００」が得られ、
これは入力ｙｉがＴｉｊにより変換され、パルス密度が
２／６となることを示している。ＡＮＤ回路の出力のパ
ルス密度は、近似的には入力信号のパルス密度と結合係
数のパルス密度の積となり、アナログ方式の結合係数と
同様の機能を有する。これは、信号の列が長いほど、ま
た、１と０の並び方がランダムであるほど、積に近い機
能になる。尚、入力パルス列に較べて、結合係数のパル
ス列が短く、読み出すべきデータがなくなってしまった
ら、再びデータの先頭に戻って、読みだしをくりかえせ
ばよい。

【００１５】１つの神経細胞ユニットは多入力であるの
で、先に説明した「入力信号と結合係数とのＡＮＤ」も
多数であり、次に、これらのＯＲ（図１〜図３の１５）
をとる。入力は同期化されているので、１番目のデータ
が「１０１０００」、２番目のデータが「０１００００
」の場合、両者のＯＲは「１１１０００」となる。これ
を多入力同時に計算し出力とする。入力数をｌ個とする
と、

【００１６】

【数４】

【００１７】となる。この部分はアナログ計算における
和の計算及び非線形関数（シグモイド関数）の部分に対
応している。パルス密度が低い場合、そのＯＲをとった
もののパルス密度は、それぞれのパルス密度の和に近似
的に一致する。パルス密度が高くなるにつれて、ＯＲの
出力はだんだん飽和してくるので、パルス密度の和とは
結果が一致せず、非線形性がでてくる。ＯＲの場合、パ
ルス密度は１より大きくなることがなく、０より小さく
なることもなく、また単調増加関数であり、シグモイド
関数と近似的に同様となる。

【００１８】さて、結合には興奮性と抑制性があり、数
値計算の場合には、結合係数の符号で表す。アナログ回
路では、Ｔｉｊが負となる場合（抑制性結合）は、増幅
器を用いて出力を反転させ、Ｔｉｊに相当する抵抗値で
他の神経細胞へ結合させている。一方、本発明のうち、
請求項１，２，４，５では、まず、結合の興奮性、抑制
性により各結合を興奮性結合と抑制性結合の２つのグル
ープに分け、ついで、「入力信号と結合係数のパルス列
のＡＮＤ」同士のＯＲを、興奮性グループと抑制性グル
ープ別に計算する（図１，図２の１５ａと１５ｂがそれ
ぞれに対応）。また、請求項１，４（図１）では、各入
力に対して、興奮性か抑制性かをあらかじめ設定してお
き、図１のａの入力が興奮性グループ、ｂが抑制性グル
ープの入力に対応する。また、請求項２，５（図２）で
は、各入力に、結合の興奮性、抑制性を表すメモリ（図
２の２２）を持ち、その内容によって、結合の興奮性、
抑制性を任意に設定できるようになっている。入力信号
と結合係数のＡＮＤを取ったものを、メモリの内容によ
ってグループの切り替えを行うのが図２の回路２４，２
５である。この回路により、興奮性グループのＯＲ回路
（図２の１５ａ）へ出力するか抑制性グループのＯＲ回
路（図２の１５ｂ）へ出力するかを切り替えている。

【００１９】さらに、請求項３，６（図３）では、興奮
性の結合係数を表すメモリ（図３の２９ａ）と、抑制性
の結合係数を表すメモリ（図３の２９ｂ）の２組のメモ
リを用いて、入力信号とのＡＮＤをそれぞれ演算し、そ
れぞれ興奮性グループのＯＲ（図３の１５ａ）、抑制性
グループのＯＲ（図３の１５ｂ）へ出力している。この
ようにして得られた興奮性グループの結果と抑制性グル
ープの結果が、不一致であれば興奮性の出力を出力する
。すなわち、興奮性グループの結果が０で、抑制性グル
ープの結果が１であれば、０を出力し、興奮性グループ
の結果が１で、抑制性グループの結果が０の時、１を出
力する。また、興奮性グループと抑制性グループの結果
が一致したとき、０を出力しても、１を出力しても（請
求項１〜３に対応）、あるいは別に用意された第２の入
力信号を出力しても、あるいはその第２の入力とその入
力に対して設けられたメモリの内容との論理積を演算し
たものを出力しても良い（請求項４〜６に対応）。図１〜図３の場合、回路１８により０を出力する。１を
出力するときは図１〜図３の回路１８の代わりにＯＲ回
路３２を用いた図６の回路１８を用いればよい。第２の
入力を用いて、これをそのまま出力するときは図７の回
路１８を、第２の入力とそれに対して設けられたメモリ
の内容との論理積をとって出力するときは図８の回路を
用いる。なお、図中、１９は第２の入力を、２０は第２
の入力に対して設けられたメモリである。

【００２０】今までは神経細胞ユニット単体の説明であ
ったが、機能をもたせるためには、これらをネットワー
クとする必要がある。このためには、先の方法で得られ
た出力をそのまま次の層へ入力する（図５）。あるいは
自分へ再び入力させても良い。ネットワーク全体を同期
させておけば、次々と同じ機能で計算することが可能で
ある。入力データは一般にアナログ値であることが多い
ので、これをパルス列に変換するには、先と同様に、乱
数発生機より乱数を発生させ、これと入力を比較し大小
判定により１又は０を発生させれば、所望のものが得ら
れる。

【００２１】一方、出力もパルス列で得られるので、場
合によっては、これをバイナリデータに直したり、アナ
ログ信号に直す必要がある。従来では出力のパルス列を
ある一定時間の間カウントして、バイナリデータを得て
いた。その例を図９及び図１１の（Ｉ）に示す。これは
基本クロック５個分の間、出力のパルス列を同期式のカ
ウンタでカウントする例である。パルス列６個おきにク
リア信号を発生させ、カウンタ４０のクリア端子（※Ｃ
ＬＲ，Ｌのときクリア）に入力してカウンタをクリアす
る。このシステムの基本クロックをカウンタ４０のクロ
ック（ＣＬＫ）端子へ入力し、出力のパルス列をカウン
タのイネーブル端子（ＥＮ，Ｈのときイネーブル）へ入
力すると、カウントされたバイナリデータが得られる。この方法の場合、バイナリデータが得られるタイミング
は図１１の（Ｉ）のようになり、基本クロックが複数個
入力する毎にしか（図１１の（Ｉ）のＡ，Ｂにしか）、
データが得られず、運動制御等、特に高速性を要求する
ものに対しては問題があった。例えば、Ｂ点の時は、■
の間のカウント値が得られる。

【００２２】そのため、本発明では、このカウンタ４０
の部分を図１０のようにした。まず、出力信号を一旦メ
モリ４１に蓄え、一定時間後に取り出す。例えば、シス
テムの基本クロックがある個数入力したときに取り出す
。このとき、この個数はあらかじめ、固定された数値で
も良いし、スイッチ等で設定された数値でも良いし、あ
るいはメモリ等から読み込んできた数値でも良い。また
、メモリとしてシフトレジスタやＦＩＦＯ、ＲＡＭ＋ア
ドレスコントローラ等が考えられる。このように、出力
信号をある一定時間後に取り出すということは、ある時
点では、以前の出力信号が得られるということである。この以前の出力信号と現在の出力信号を用い、両信号の
排他的論理和を同期式アップダウンカウンタ４２のイネ
ーブル端子（ＥＮ，Ｈのときイネーブル）に入力する。また、現在の出力信号は同期式アップダウンカウンタの
アップ／ダウン切り替え端子（Ｕ／※Ｄ，Ｈのとき、カ
ウントアップ、Ｌのときカウントダウン）に入力する。このときは、表１のような動作となり、図１１の（ＩＩ
）に示すような、カウントのタイミングとなり、システ
ムの基本クロックに合わせて、バイナリデータが得られ
る。つまり、図１１の（ＩＩ）のＣ，Ｄ，Ｅ点でデータ
が得られ、それぞれ■，■，■のあいだのカウント値が
得られる。したがって、高速動作が要求されるような場
合でも対応ができる。なお、図１０の回路は１例であっ
て、表１の、現在の出力信号、以前の出力信号、カウン
タの機能の関係が同じであれば他の回路であってもかま
わない。さらにアナログ信号が必要なときは、このよう
にして得られたバイナリデータをＤ／Ａ変換すれば良い
。

【００２３】

【表１】

【００２４】以上述べてきた信号をパルス密度で表現し
処理する手法は、実際の回路のみならず、計算機上でシ
ュミレートする場合にも有用である。計算機上では演算
は直列的に行われるが、アナログ値を用いて計算させる
のに較べて、０，１の２値の論理演算のみであるので、
計算スピードが著しく向上する。一般に、実数値の四則
演算は、１回の計算に多くのマシンサイクルを必要とす
るが、論理演算では少なくてすむ。又、論理演算のみで
あると高速処理向けの低水準言語が使用しやすいといっ
た特徴も持っている。また、いままで述べてきた方法の
全部を回路化する必要はなく、一部または全部をソフト
ウェアで行わせても良いし、回路自体も、論理が等価な
別の回路で置き換えても良いし、今までの論理を負論理
で置き換えても良いことは言うまでもない。

【００２５】次に、図３に対しての実施例について説明
する。各入力に対して、メモリ２９は１２８ビット分の
シフトレジスタを用い、中身はローテーションして用い
る。このユニットをネットワークにしたものを図５に示
す。３層構造とし、第１層目は２５６個、第２層目は２
０個、第３層目は５個の神経細胞ユニットからなり、１
〜２、２〜３層間はユニット同士がすべて結合している
。これに手書き文字を入力し文字認識を行わせた。この
ための結合係数（シフトレジスタの内容）はコンピュー
タシミュレーションにより次のようにして求めた。まず
、文字をスキャナーで読み取り、１６×１６のメッシュ
にわけ、文字部分のあるメッシュを１、ないメッシュを
０とした（図１２）。このデータ（２５６個）をネット
ワークに入力した。出力層の各ニューロンを「１」〜「
５」までの数字に対応させ、その数字が入力したとき、
対応するニューロンの出力が１でその他のニューロンの
出力が０になるように学習させた。こうして求めた結合
係数をパルス列に変換しシフトレジスタに書き込んだ。又結合係数は、興奮性、抑制性があるので、それに応じ
てこれを区別するためのメモリ（図３の２９ａ，２９ｂ
）に書き込んだ。また、学習にはＲｕｍｅｌｈａｒｔの
バックプロパゲーション法を用いた。この実施例では、
入力は０か１であるので、入力パルス列は常にＬＯＷレ
ベル、又はＨＩＧＨレベルの単純なものである。また、
入力（図７の１９）にはパルス密度０．５のパルス列を
入力した。又出力は図１０の回路を用い、それぞれの出
力層のニューロンからの出力信号をカウントした。認識
はどのニューロンからのカウント値がいちばん大きいか
で判断した。この回路により認識を行わせた結果、計算
機シュミレーションと同様の結果が得られた。

【００２６】

【効果】以上の説明から明らかなように、本発明による
と、デジタル方式を採用しているので、アナログ方式で
みられる温度特性、ドリフト等の問題がなくなる。また
、結合係数をメモリ上に配置してあるので書換が容易で
あり汎用性がある。また、この回路の機能を計算機上で
シミュレートするときも、アナログ方式では実数値を計
算するのに比べ単純２値の方が計算スピードが速く、高
速計算向きの低水準言語にも適している。さらに、本発
明では、出力信号をバイナリデータあるいはアナログ信
号に変換するときに非常に高速に行え、本出願人が先に
提案した（特願平２−６７９４２号）ものよりも処理能
力が高まった。

【図面の簡単な説明】

【図１】　　請求項１，４の発明に対応した回路例を示
す図である。

【図２】　　請求項２，５の発明に対応した回路例を示
す図である。

【図３】　　請求項３，６の発明に対応した回路例を示
す図である。

【図４】　　ニューロン素子の一例を示す図である。

【図５】　　ニューラルネットワークに構成した時の一
例を示す図である。

【図６】　　論理演算回路の一例を示す図である。

【図７】　　論理演算回路の他の例を示す図である。

【図８】　　論理演算回路の他の例を示す図である。

【図９】　　従来のカウンタの一例を説明するための図
である。

【図１０】　　本発明によるカウンタの一例を説明する
ための図である。

【図１１】　　カウンタの動作説明をするための図であ
る。

【図１２】　　本発明の一実施例を説明するための図で
ある。

【図１３】　　従来のアナログ式ニューラルネットワー
クの一例を示す図である。

【図１４】　　従来のアナログ式ニューラルネットワー
クの一例を示す図である。

【符号の説明】

１３，２０，２１，２２，２９…メモリ、１４，２３，
２４，３０…アンド回路、１５…ＯＲ回路、１８…演算
回路。

Claims

【特許請求の範囲】

【請求項１】　　２値化された情報の列を複数同時に処
理する回路において、少なくとも２つ以上の入力手段と
、各入力に対して各入力毎に設けられたメモリと、該メ
モリの内容を順次よみだす機能と、読み出されたメモリ
の内容と第１の入力との論理積を入力毎に演算する機能
と、その演算結果を、あらかじめ入力毎に設定された２
つの組別に全入力分論理和演算する機能と、この組別の
論理和演算結果同士を論理演算した信号を出力する機能
と、を有する装置を１つのユニットとし、このユニット
を少なくとも２つ以上有し、これらを網状に接続した装
置において、前記出力信号をカウントするアップダウン
カウンタと、最終出力結果を保存する手段と、保存され
た結果をある一定時間後に取り出す手段とを有し、出力
結果信号と前記保存手段より取り出した結果により、前
記カウンタの動作を決定することを特徴とする信号処理
装置装置。
【請求項２】　　２値化された情報の列を複数同時に処
理する手段において、少なくとも２つ以上の入力手段と
、各入力に対して各入力毎に設けられた第１のメモリ及
び第２のメモリと、第１のメモリの内容を順次よみだす
機能と、読み出された第１のメモリの内容と入力との論
理積を入力毎に計算する機能と、前記の第１のメモリに
対する演算結果を、第２のメモリの内容別に全入力分論
理和演算する機能と、前記論理和演算結果同士を論理演
算した信号を出力する機能と、を有する装置を１つのユ
ニットとし、このユニットを少なくとも２つ以上有し、
これらを網状に接続した装置において、前記出力信号を
カウントするアップダウンカウンタと、最終出力結果を
保存する手段と、保存された結果をある一定時間後に取
り出す手段とを有し、出力結果信号と前記保存手段より
取り出した結果により、前記カウンタの動作を決定する
ことを特徴とする信号処理装置。
【請求項３】　　２値化された情報の列を複数同時に処
理する手段において、少なくとも２つ以上の入力手段と
、各入力に対して各入力毎に設けられた第１のメモリ及
び第２のメモリと、第１のメモリと第２のメモリの内容
を順次よみだす機能と、読み出された第１のメモリの内
容と入力との論理積と、読み出された第２のメモリの内
容と入力との論理積を入力毎に演算する機能と、前記第
１のメモリに対する演算結果を全入力分論理和演算し、
第２のメモリに対する演算結果を全入力分論理和演算す
る機能と、前記論理和演算結果同士を論理演算した信号
を出力する機能と、を有する装置を１つのユニットとし
、このユニットを少なくとも２つ以上有し、これらを網
状に接続した装置において、前記出力信号をカウントす
るアップダウンカウンタと、最終出力結果を保存する手
段と、保存された結果をある一定時間後に取り出す手段
とを有し、出力結果信号と前記保存手段より取り出した
結果により、前記カウンタの動作を決定することを特徴
とする信号処理装置。
【請求項４】　　２値化された情報の列を複数同時に処
理する回路において、少なくとも２つ以上の入力手段と
、第１の入力に対して、入力毎に設けられたメモリと、
該メモリの内容を順次よみだす機能と、読み出されたメ
モリの内容と第１の入力との論理積を入力毎に演算する
機能と、前記の演算結果を、あらかじめ入力毎に設定さ
れた２つの組別に全入力分論理和演算する機能と、前記
論理和演算結果が不一致の時はあらかじめ定めてある方
の組の信号を、一致の時は第２の入力もしくは該入力と
それに付随して設けられているメモリの内容との論理積
の結果を出力する機能と、を有する装置を１つのユニッ
トとし、このユニットを少なくとも２つ以上有し、これ
らを網状に接続した装置において、前記出力信号をカウ
ントするアップダウンカウンタと、最終出力結果を保存
する手段と、保存された結果をある一定時間後に取り出
す手段とを有し、出力結果信号と前記保存手段より取り
出した結果により、前記カウンタの動作を決定すること
を特徴とする信号処理装置。
【請求項５】　　２値化された情報の列を複数同時に処
理する回路網において、少なくとも２つ以上の入力手段
と、各入力に対して、各入力毎に設けられた第１のメモ
リ及び第２のメモリと、第１のメモリの内容を順次よみ
だす機能と、読み出された第１のメモリの内容と入力と
の論理積を入力毎に計算する機能と、前記第１のメモリ
に対する演算結果を、第２のメモリの内容別に全入力分
論理和演算する機能と、前記論理和演算結果が不一致の
時はあらかじめ定めてある方の組の信号を、一致の時は
第２の入力もしくは該入力とそれに付随して設けられて
いるメモリの内容との論理積の結果を出力する機能と、
を有する装置を１つのユニットとし、このユニットを少
なくとも２つ以上有し、これらを網状に接続した装置に
おいて、前記出力信号をカウントするアップダウンカウ
ンタと、最終出力結果を保存する手段と、保存された結
果をある一定時間後に取り出す手段とを有し、出力結果
信号と前記保存手段より取り出した結果により、前記カ
ウンタの動作を決定することを特徴とする信号処理装置
。
【請求項６】　　２値化された情報の列を複数同時に処
理する回路網において、少なくとも２つ以上の入力手段
と、各入力に対して各入力毎に設けられた第１のメモリ
及び第２のメモリと、第１のメモリと第２のメモリの内
容を順次よみだす機能と、読み出された第１のメモリの
内容と入力との論理積と、読み出された第２のメモリの
内容と入力との論理積を入力毎に計算する機能と、前記
第１のメモリに対する演算結果を全入力分論理和し、第
２のメモリに対する演算結果を全入力分論理和する機能
と、前記演算結果が不一致の時はあらかじめ定めてある
方の組の信号を、一致の時は第２の入力もしくは該入力
とそれに付随して設けられているメモリの内容との論理
積の結果を出力する機能と、を有する装置を１つのユニ
ットとし、このユニットを少なくとも２つ以上有し、こ
れらを網状に接続した装置において、前記出力信号をカ
ウントするアップダウンカウンタと、最終出力結果を保
存する手段と、保存された結果をある一定時間後に取り
出す手段とを有し、出力結果信号と前記保存手段より取
り出した結果により、前記カウンタの動作を決定するこ
とを特徴とする信号処理装置。