JPH04236683A - 信号処理方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、神経細胞を模倣したニ
ューラルコンピュータ用の信号処理方法及びその装置に
関する。

【０００２】

【従来の技術】生体の情報処理の基本的な単位である神
経細胞（ニューロン）の機能を模倣し、さらに、この「
神経細胞模倣素子」をネットワークにし、情報の並列処
理を目指したのが、いわゆるニューラルネットワークで
ある。文字認識や連想記憶、運動制御等、生体ではいと
も簡単に行われていても、従来のノイマン型コンピュー
タではなかなか達成しないものが多い。生体の神経系、
特に生体特有の機能、即ち並列処理、自己学習等を模倣
して、これらの問題を解決しようとする試みが盛んに行
われている。これらの試みは、計算機シミュレーション
で行われているものが多く、本来の機能を発揮するには
、並列処理が必要であり、そのためにはニューラルネッ
トワークのハードウエア化が必要である。

【０００３】この内、電気回路で実現したものとして図
１２に示すようなものがある。これは、特開昭６２−２
９５１８８号公報中に示されるもので、神経細胞間の結
合の強さを各細胞間の入出力ラインを結ぶ抵抗Ｔｉｊ（
図中の格子点）の値で表し、神経細胞応答関数はＳ字形
伝達関数を有する増幅器１で表すようにしている。ここ
に、神経細胞間の結合には興奮性と抑制性とがあり、数
学的には結合係数の正負符号で表し得る。しかし、回路
上の定数で正負を表すのは困難であるので、各増幅器１
の出力を２つに分け、一方を反転させることで実現して
いる。また、時定数はＣＲ回路２で実現している。３は
各増幅器１の出力を他の層の増幅器の入力に一点鎖線で
示すように接続する抵抗性フィードバック回路網である
。図１３は上記公報提案による回路例を示すものである
が、図１２の改良として数学的解析に基づき回路（増幅
器４使用）を簡略化したもので考え方は基本的に同じで
ある。

【０００４】

【発明が解決しようとする課題】これらの回路は基本的
にはアナログ方式である。即ち、入出力量を電流値や電
圧値で表し、内部の演算も全てアナログ的に行うように
している。このようなアナログ方式の場合、例えば温度
特性や電源投入直後のドリフト等のため、精度よく安定
的に動作させるのは困難である。また、神経回路網の場
合、アンプ数は少なくとも数百個程度必要であり、非線
形な動作を行わせるので、特に安定性が求められる。

【０００５】このようなことから、神経回路網をデジタ
ル方式で表現したものが、信学技法ＩＣＤ８８−１３０
等において報告されているが、これは従来のアナログ方
式をエミュレートしたもので、カウンタを使う等、回路
がやや複雑となっている。

【０００６】このような欠点を解消するため、デジタル
方式のニューロンモデルが本出願人により提案されてい
るが、信号の伝達にパルスを用い、かつ、信号の値をパ
ルス密度で表現し、演算にそのまま用いているため、パ
ルス密度としては「１」以上の値をとり得ない。よって
、結合係数等も「１」以下に限定されてしまい、取扱え
る数値に限度があってネットワークの柔軟性に欠けるも
のとなってしまう。

【０００７】

【課題を解決するための手段】請求項１記載の発明では
、２値化された複数の情報列を同時に処理するようにし
た信号処理方法において、少なくとも２つ以上の入力を
有するとともに、各入力に対してメモリを有し、これら
のメモリから順次読出したメモリ内容と入力情報との論
理積を入力毎に演算し、得られたこれらの論理積結果又
は入力情報を基準クロックに同期させて遅延させこの遅
延させた結果と元の信号とを演算し、得られたこれらの
演算結果を予め入力毎に設定された２つの組別に全入力
分の論理和を演算し、得られた２組の論理和結果が不一
致の時には予め決められたほうの組の論理和結果を、他
のユニット又は自己のユニットの入力に対して出力させ
るようにした。

【０００８】請求項２記載の発明では、少なくとも２つ
以上の入力を有するとともに、各入力に対して第１メモ
リと第２メモリとを有し、これらの第１メモリから順次
読出したメモリ内容と入力情報との論理積を入力毎に演
算し、得られたこれらの論理積結果又は入力情報を基準
クロックに同期させて遅延させこの遅延させた結果と元
の信号とを演算し、得られたこれらの演算結果について
第２メモリの内容別に全入力分の論理和を演算し、得ら
れた内容別の論理和結果が不一致の時には予め決められ
たほうの組の論理和結果を、他のユニット又は自己のユ
ニットの入力に対して出力させるようにした。

【０００９】また、請求項３記載の発明では、少なくと
も２つ以上の入力を有するとともに、各入力に対して第
１メモリと第２メモリとを有し、これらの第１メモリか
ら順次読出したメモリ内容と入力情報との論理積を入力
毎に演算するとともに第２メモリから順次読出したメモ
リ内容と入力情報との論理積を入力毎に演算し、得られ
たこれらの論理積結果又は入力情報を基準クロックに同
期させて遅延させこの遅延させた結果と元の信号とを演
算し、得られたこれらの演算結果中の第１メモリ対応の
演算結果の全入力分の論理和を演算するとともに、第２
メモリ対応の演算結果の全入力分の論理和を演算し、こ
れらの論理和結果が不一致の時には予め決められたほう
の組の論理和結果を、他のユニット又は自己のユニット
の入力に対して出力させるようにした。

【００１０】これらの信号処理方法を実現するための装
置として、請求項４記載の発明では、少なくとも２つ以
上の入力と、各入力毎に設けたメモリと、これらのメモ
リからメモリ内容を順次読出す読出し手段と、メモリか
ら順次読出されたメモリ内容と入力情報との論理積を入
力毎に演算する論理積回路と、論理積回路により得られ
たこれらの論理積結果又は入力情報を基準クロックに同
期させて遅延させこの遅延させた結果と元の信号とを演
算する遅延演算回路と、遅延演算回路による演算結果を
予め入力毎に設定された２つの組別に全入力分の論理和
を演算する論理和回路と、これらの論理和回路により得
られた２組の論理和結果が不一致の時には予め決められ
たほうの組の論理和結果を出力するゲート回路とを有す
る回路ユニットを複数個設け、これらの回路ユニットの
出力を他の回路ユニットの入力又は自己の回路ユニット
の入力側に結合させた。

【００１１】請求項５記載の発明では、少なくとも２つ
以上の入力と、各入力に対して設けた第１メモリと第２
メモリと、これらのメモリからメモリ内容を順次読出す
読出し手段と、第１メモリから順次読出されたメモリ内
容と入力情報との論理積を入力毎に演算する論理積回路
と、論理積回路により得られたこれらの論理積結果又は
入力情報を基準クロックに同期させて遅延させこの遅延
させた結果と元の信号とを演算する遅延演算回路と、遅
延演算回路による演算結果を第２メモリの内容別に全入
力分の論理和を演算する論理和回路と、これらの論理和
回路により得られた内容別の論理和結果が不一致の時に
は予め決められたほうの組の論理和結果を出力するゲー
ト回路とを有する回路ユニットを複数個設け、これらの
回路ユニットの出力を他の回路ユニットの入力又は自己
の回路ユニットの入力側に結合させた。

【００１２】さらに、請求項６記載の発明では、少なく
とも２つ以上の入力と、各入力に対して設けた第１メモ
リと第２メモリと、これらのメモリからメモリ内容を順
次読出す読出し手段と、第１メモリから順次読出された
メモリ内容と入力情報との論理積を入力毎に演算する第
１論理積回路と、第２メモリから順次読出されたメモリ
内容と入力情報との論理積を入力毎に演算する第２論理
積回路と、得られたこれらの論理積結果又は入力情報を
基準クロックに同期させて遅延させこの遅延させた結果
と元の信号とを演算する遅延演算回路と、遅延演算回路
による演算結果中の第１メモリ対応の論理積結果につい
て全入力分の論理和を演算する第１論理和回路と、第２
メモリ対応の論理積結果について全入力分の論理和を演
算する第２論理和回路と、これらの第１論理和回路と第
２論理和回路との論理和結果が不一致の時には予め決め
られたほうの組の論理和結果を出力するゲート回路とを
有する回路ユニットを複数個設け、これらの回路ユニッ
トの出力を他の回路ユニットの入力又は自己の回路ユニ
ットの入力側に結合させた。

【００１３】

【作用】何れもデジタル方式によるため、アナログ方式
でみられるような温度特性、ドリフト等の問題がなくな
る。また、結合係数なる情報はメモリ上に格納されてい
るので、書換え変更が容易であり、汎用性を持つ方式と
なる。また、計算機上でシミュレートする時もアナログ
方式のように実数値を計算するのに比して、単純２値に
よるため計算速度の速いものとなり、高速計算向きの低
水準言語にも適したものとなる。特に、入力情報等を基
準クロックに同期させて遅延させて元の信号とを演算す
る遅延演算処理を行なうので、結合係数が「１」より大
きい値をとる場合の処理も可能となり、より汎用性、処
理能力が高まるものとなる。

【００１４】

【実施例】本発明の一実施例を図１ないし図１１に基づ
いて説明する。ここに、図１は請求項１及び４記載の発
明の実施例を示し、図２は請求項２及び５記載の発明の
実施例を示し、図３は請求項３及び６記載の発明の実施
例を示す。

【００１５】まず、基本として各ニューロンをなす回路
ユニットに関する入出力信号、中間信号、結合係数、教
師信号などは、全て、「０」「１」で２値化されたパル
ス列で表すものとする。これらの信号は全て同期化され
ている。

【００１６】ｉ番目の入力をｙｉとすると、入力ｙｉの
信号の強度はパルス密度で表現し、例えば次に示すパル
ス列のように、ある一定時間内にある、「１」の状態数
で表す。即ち、図４に示す例は、４／６を表し、同期パ
ルス６個中に信号は「１」が４個、「０」が２個である
。 このとき、「１」と「０」の並び方は、後述するように
ランダムであることが望ましい。

【００１７】一方、ニューロン間の結合の度合いを示す
結合係数Ｔｉｊも同様にパルス密度で表現し、「０」と
「１」とのパルス列として予めメモリ上に用意しておく
。図５に示す例は、「１０１０１０」＝３／６を表す。 この場合も、「１」と「０」の並び方はランダムである
ことが望ましい。具体的にどのように決定するかは後述
する。

【００１８】そして、このパルス列を同期クロックに応
じてメモリ上より順次読出し、各々入力信号パルス列と
の論理積をとる（ｙｉ　∩　Ｔｉｊ）。これを、ニュー
ロンｊへの入力とする。上例の場合で説明すると、入力
信号が「１０１１０１」として入力されたとき、これと
同期してメモリ上よりパルス列を呼出し、順次論理積を
とることにより、図６に示すような「１０１０００」が
得られ、これは入力ｙｉ　が結合係数Ｔｉｊにより変換
されパルス密度が２／６となることを示している。

【００１９】このような論理積結果のパルス密度は、近
似的には入力信号のパルス密度と結合係数とのパルス密
度との積となり、アナログ方式の結合係数と同様の機能
を有する。これは、信号の列が長いほど、また、「１」
と「０」との並び方がランダムであるほど、積に近い機
能を持つことになる。なお、入力パルス列に比べて結合
係数のパルス列が短く、読出すべきデータがなくなった
ら、再びデータの先頭に戻って読出しを繰返えせばよい
。

【００２０】ところで、上述した結合係数Ｔｉｊを表す
パルス密度は「１」以下である。一般的に考えた場合、
結合係数は「１」以下であるとは限らず、「１」より大
きい値が必要なこともある（入力信号ｙｉ　は一般的に
は「０」以上、「１」以下であるので支障ない）。「１
」以上の結合係数の場合を実現するためには、入力信号
のパルス密度を増やしたパルス列を作り、結合係数を表
すパルス列との論理積を演算すればよい。又は、入力信
号のパルス列と結合係数を表すパルス列との論理積を演
算した後で、そのパルス列の密度を増やすようにすれば
よい。パルス密度を増やすには、例えば図７に示すよう
にすればよい。即ち、元のパルス列に対し、これを右に
（パルス列は時間的に変化するので、時間を遅らせる方
向）、基準クロックに合わせてシフトし、シフトしたパ
ルス列を生成する。そして、元のパルス列とシフトした
パルス列との論理和をとれば、パルス密度の増えたパル
ス列が得られる。元のパルスの密度が小さい場合には、
近似的には、パルス密度は２倍となる。

【００２１】例えば、入力信号のパルス密度が０．１、
結合係数が１．８の場合を実現するためには、入力信号
のパルスを図７の方法で２倍にし、結合係数のパルス密
度を０．９（＝１．８／２）にしておけばよいし、或い
は、入力信号とパルス密度０．９の結合係数を表すパル
ス列との論理積をとった後で、この論理積結果について
図７の方法でパルス密度を２倍にするようにしてもよい
。さらには、パルス密度を３倍以上に設定してもよい。 この場合、倍数に応じて結合係数の密度を下げればよい
。

【００２２】このような機能を実現するための回路が、
図１〜図３の各々に示す遅延演算回路１１である。この
遅延演算回路１１はパルス密度を２倍にするためのもの
である。この遅延演算回路１１においては、基準クロッ
クに応じてパルスを１クロック分シフトさせるシフト回
路として、例えばＤ型フリップフロップ１２が設けられ
、このＤ型フリップフロップ１２によりシフトさせた遅
延パルス列と元のパルス列との論理和をとるＯＲゲート
１３が設けられている。３倍以上にしようとする場合に
は、これらを多段に設ければよい。結合係数が「１」以
下の場合であれば、このような遅延演算回路１１は設け
なくてもよい。さらには、遅延演算回路１１を使用する
か否かについて選択性を持たせるため、切換え機能を持
たせたほうが汎用性の高いものとなる。このような選択
性を持たせるためには、スイッチ切換え方式としてもよ
く、又は、後述する図２中の遅延演算回路１１後段に示
す回路構成としてもよい。

【００２３】ここに、１つの神経細胞ユニットは多入力
であるので、前述した「入力信号と結合係数との論理積
結果」も多数あり、次にＯＲ回路によりこれらの論理和
をとる。入力は同期化されているので、例えば１番目の
データが「１０１０００」、２番目のデータが「０１０
０００」の場合、両者のＯＲをとると、「１１１０００
」となる。これを多入力（入力数をｌとする）同時に計
算し出力とする。即ち、図８に示すようになる。これは
、アナログ計算における和の計算及び非線形関数（シグ
モイド関数）の部分に対応している。パルス密度が低い
場合、その論理和をとったもののパルス密度は、各々の
パルス密度の和に近似的に一致する。パルス密度が高く
なるにつれ、ＯＲ回路の出力は段々飽和してくるので、
パルス密度の和とは一致せず、非線形性が出てくる。論
理和の場合、パルス密度は１よりも大きくなることがな
く、かつ、０より小さくなることもなく、さらには、単
調増加関数であり、シグモイド関数と近似的に同様とな
る。

【００２４】また、結合には興奮性と抑制性があり、数
値計算の場合には、結合係数の符号で表し、アナログ回
路の場合は前述の如くＴｉｊが負となる場合（抑制性結
合）は増幅器を用いて出力を反転させてＴｉｊに相当す
る抵抗値で他の神経細胞に結合させる。この点、デジタ
ル方式の本実施例にあっては、パルス密度は常に正であ
るが、以下の３種類の何れかの方法を用いれば、結合係
数をパルス密度で表している場合でも結合の興奮性と抑
制性への対応が可能となる。

【００２５】まず、請求項１，４記載の発明に対応する
もので、各入力に対して予め興奮性か抑制性かを設定し
ておき、興奮性の入力グループと抑制性の入力グループ
で別々に論理和をとる。例えば図１に示すように入力段
階では予め興奮性結合グループ１４ａと抑制性結合グル
ープ１４ｂとに組分けしておき、各入力（第１入力）１
５に対し結合係数Ｔｉｊを記憶したメモリ１６ａ，１６
ｂを設ければよい。入力信号と結合係数Ｔｉｊのパルス
列の論理積はＡＮＤゲート（論理積回路）１７ａ，１７
ｂによりとられる。そして、ＡＮＤゲート１７ａ，１７
ｂ出力を各々前述した遅延演算回路１１ａ，１１ｂによ
る演算処理を行なった後、グループ１４ａ，１４ｂ別に
ＯＲゲート（論理和回路）１８ａ，１８ｂにより論理和
がとられる。

【００２６】このようにして得られた興奮性グループ１
４ａの論理和結果（ＯＲゲート１８ａ出力）と抑制性グ
ループ１４ｂの論理和結果（ＯＲゲート１８ｂ出力）と
を、ゲート回路１９により以下のように組合せることに
より、ニューロン（回路ユニット２０）からの出力値（
出力２１）を算出する。まず、両ＯＲゲート１８ａ，１
８ｂの論理和結果が不一致であれば、興奮性グループ１
４ａのＯＲゲート１８ａ出力をニューロン、即ちゲート
回路１９からの出力値とする。つまり、興奮性グループ
１４ａの論理和結果が「０」で抑制性グループ１４ｂの
論理和結果が「１」であれば「０」を出力し、興奮性グ
ループ１４ａの論理和結果が「１」で抑制性グループ１
４ｂの論理和結果が「０」であれば「１」を出力する。 また、両ＯＲゲート１８ａ，１８ｂの論理和結果が一致
した場合には、別に用意された第２入力２２による第２
信号と、この第２入力２２に対して設けられたメモリ２
３の情報とのＡＮＤゲート２４による論理積をゲート回
路１９によりそのまま出力する。第２入力２２をそのま
ま出力させてもよいが、メモリ２３の内容を書換えるこ
とで第２入力２２のパルス密度が一定であっても実質的
にパルス密度を変化させることができ、より汎用性の高
いものとなる。

【００２７】或いは、興奮性グループと抑制性グループ
の結果が不一致のときには、「１」又は「０」の何れか
を出力するように固定してもよい。この場合には、ゲー
ト回路１９に代えて、図９（ａ）に示すように一方の入
力にインバータ２５を介在させたＡＮＤゲート２６から
なるゲート回路２７、又は、同図（ｂ）に示すように一
方の入力にインバータ２８を介在させたＯＲゲート２９
からなるゲート回路３０を用いればよい。

【００２８】次に、請求項２，４記載の発明に対応する
場合を説明する。図２に示すように、結合毎に、その結
合が興奮性であるか抑制性であるかを表すメモリ（第２
メモリ）３１を持ち、その内容によって結合の興奮性、
抑制性をゲート回路３２により任意に設定できるように
する。このようなゲート回路３２を通すことにより、こ
のメモリ３１の内容によって決まる興奮性の結合のグル
ープと抑制性の結合のグループとでＯＲゲート３３ａ，
３３ｂにより別々に論理和をとる。このようにして得ら
れたグループ別の論理和結果を、図１の場合と同様にゲ
ート回路１９による処理を経てニューロンからの出力と
する。

【００２９】さらに、請求項３，６記載の発明に対応す
る場合を説明する。これは、結合毎に興奮性の結合係数
と抑制性の結合係数とを持たせ、図３に示すように、両
者を各々メモリ（第１メモリ）３４とメモリ（第２メモ
リ）３５上に置く。これは、結合係数を正の量と負の量
との和の形に分解して表したことに相当する。そして、
全ての入力信号とメモリ３４に記憶された興奮性の結合
係数との論理積をＡＮＤゲート（第１論理積回路）３６
によりとり、これらのＡＮＤゲート３６出力を遅延演算
回路１１により処理した後の出力同士の論理和をＯＲゲ
ート（第１論理和回路）３７によりとる。一方、全ての
入力信号とメモリ３５に記憶された抑制性の結合係数と
の論理積をＡＮＤゲート（第２論理積回路）３８により
とり、これらのＡＮＤゲート３８出力を遅延演算回路１
１により処理した後の出力同士の論理和をＯＲゲート（
第２論理和回路）３９によりとる。このように得られた
ＯＲゲート３７，３９の論理和結果を、図１の場合と同
様にゲート回路１９により処理を経てニューロンからの
出力とする。

【００３０】前述した説明は、神経細胞ユニット（回路
ユニット２０）単体についての説明であるが、本来の機
能を持たせるためには、このような回路ユニット２０を
複数個設けてネットワーク構成する必要がある。図１０
はそのための階層型（３層）ネットワーク構成例を示し
、ある回路ユニット２０の出力は次の層の回路ユニット
２０の入力側に結合されている。又は、必要に応じて自
己の回路ユニット２０の入力側に結合させてもよい。 何れにしても、ネットワーク全体を同期させておけば、
次々と同じ機能で計算させることができる。

【００３１】ところで、入力データは一般にアナログ値
であることが多いので、これをパルス列に変換するには
、乱数発生機により乱数を発生させ、これと入力とを比
較し、その大小判定により、「１」又は「０」を発生さ
せれば、所望のものが得られる。また、出力もパルス列
で出力されるが、これはカウンタを用いればその値を求
めることができる。また、用途によっては、そのまま用
いることも可能である。

【００３２】上述したように信号をパルス密度で表現し
処理する手法は、実際の回路のみならず、計算機上でシ
ミュレートする場合にも有用である。計算機上では演算
は直列的に行われるが、アナログ値を用いて計算するの
に比して、「０」「１」の２値の論理演算のみであるの
で、計算速度が著しく向上する。一般に、実数値の四則
演算は１回の計算に多くのマシンサイクルを必要とする
が、論理演算では少なくて済む。また、論理演算のみで
あると、高速処理向けの低水準言語が使用しやすいとい
う利点も持つ。

【００３３】また、上述した方法を実施する上で、全部
を回路化する必要はなく、一部又は全部をソフトウエア
化してもよく、又は、回路自体を論理が等価な別の回路
に置き換えてもよく、さらには、図示例を負論理に置き
換えてもよい。

【００３４】ところで、図２方式を用いた具体例を説明
する。各入力に対しメモリ１６としては１２８ビット分
のシフトレジスタを用い、中身はローテションして用い
る。このような回路ユニット２０を図１０のように３層
構造にネットワーク構成し、第１層は２５６個、第２層
は２０個、第３層は５個の回路ユニット２０とした。こ
こに、第１，２層間、第２，３層間は回路ユニット２０
同士が全て結合されている。このようなネットワークに
対して手書き文字を入力し、文字認識を行わせた。この
ための結合係数（シフトレジスタ＝メモリ１６の内容）
はコンピュータシミュレーションにより次のように求め
た。まず、手書き文字をスキャナで読取り、図１１に示
すように１６×１６のメッシュに分け、文字部分のある
メッシュを「１」、ないメッシュを「０」とした。この
２５６個のデータをネットワーク（第１層）に入力させ
た。出力層の５個の各回路ユニット２０（ニューロン）
を「１」〜「５」までに対応させ、その数字が入力した
時に対応するニューロンの出力が「１」でその他のニュ
ーロンの出力が「０」になるように学習させた。こうし
て求めた結合係数をメモリ１６に書込んだ。ここに、結
合係数には興奮性と抑制性とがあるので、これを区別す
るための情報をメモリ３１に書込んだ。また、学習には
Ｒｕｍｅｌｈａｒｔのバックプロパゲーション法を用い
た。ここに、入力は、「１」か「０」であるので、入力
パルス列は常にＬレベル又はＨレベルなる単調なもので
ある。また、第２入力２２にはパルス密度０．５のパル
ス列を入力させた。また、出力２１はトランジスタを介
してＬＥＤと結び、Ｌレベルの時には消灯、Ｈレベルの
時には点灯するようにした。同期クロックを１０００ｋ
Ｈｚとしたので、パルス密度に応じて、人間の目にはＬ
ＥＤの明るさが変って見え、従って、一番明るいＬＥＤ
部分が答えとなる。計算機シミュレーションで十分学習
させた文字に対して、このネットワークにより認識を行
わせた結果、計算機シミュレーションと同様の結果が得
られたものである。

【００３５】

【発明の効果】本発明は、上述したように構成し、デジ
タル方式によるため、アナログ方式でみられるような温
度特性、ドリフト等の問題がなくなり、結合係数なる情
報もメモリ上に格納されているので、書換え変更が容易
であり、汎用性を持つ方式となり、また、計算機上でシ
ミュレートする時もアナログ方式のように実数値を計算
するのに比して、単純２値によるため計算速度の速いも
のとなり、高速計算向きの低水準言語にも適したものと
なり、特に、入力情報等を基準クロックに同期させて遅
延させて元の信号とを演算する遅延演算処理を行なうの
で、結合係数が「１」より大きい値をとる場合の処理も
可能となり、より汎用性、処理能力を高めることできる
。

【図面の簡単な説明】

【図１】請求項１及び４記載の発明に対応する実施例の
回路図である。

【図２】請求項２及び５記載の発明に対応する実施例の
回路図である。

【図３】請求項３及び６記載の発明に対応する実施例の
回路図である。

【図４】パルス密度信号処理例を示すタイミングチャー
トである。

【図５】パルス密度信号処理例を示すタイミングチャー
トである。

【図６】パルス密度信号処理例を示すタイミングチャー
トである。

【図７】パルス密度信号処理例を示すタイミングチャー
トである。

【図８】パルス密度信号処理例を示すタイミングチャー
トである。

【図９】ゲート回路の変形例を示す回路図である。

【図１０】ネットワーク構成例を示す結線図である。

【図１１】手書き文字例を示す説明図である。

【図１２】従来例を示す回路図である。

【図１３】異なる従来例を示す回路図である。

【符号の説明】

１１　　　　遅延演算回路 １５　　　　入力 １６ａ，１６ｂ　　　　メモリ １６　　　　第１メモリ １７ａ，１７ｂ　　　　論理積回路 １８ａ，１８ｂ　　　　論理和回路 １９　　　　ゲート回路 ２１　　　　出力 ２７，３０　　　　ゲート回路 ３１　　　　第２メモリ ３２　　　　論理積回路 ３３ａ，３３ｂ　　　　論理和回路 ３４　　　　第１メモリ ３５　　　　第２メモリ ３６　　　　第１論理積回路 ３７　　　　第１論理和回路 ３８　　　　第２論理積回路 ３９　　　　第２論理和回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　２値化された複数の情報列を同時に処
   理するようにした信号処理方法において、少なくとも２
   つ以上の入力を有するとともに、各入力に対してメモリ
   を有し、これらのメモリから順次読出したメモリ内容と
   入力情報との論理積を入力毎に演算し、得られたこれら
   の論理積結果又は入力情報を基準クロックに同期させて
   遅延させこの遅延させた結果と元の信号とを演算し、得
   られたこれらの演算結果を予め入力毎に設定された２つ
   の組別に全入力分の論理和を演算し、得られた２組の論
   理和結果が不一致の時には予め決められたほうの組の論
   理和結果を、他のユニット又は自己のユニットの入力に
   対して出力させるようにしたことを特徴とする信号処理
   方法。
2. 【請求項２】　　２値化された複数の情報列を同時に処
   理するようにした信号処理方法において、少なくとも２
   つ以上の入力を有するとともに、各入力に対して第１メ
   モリと第２メモリとを有し、これらの第１メモリから順
   次読出したメモリ内容と入力情報との論理積を入力毎に
   演算し、得られたこれらの論理積結果又は入力情報を基
   準クロックに同期させて遅延させこの遅延させた結果と
   元の信号とを演算し、得られたこれらの演算結果につい
   て第２メモリの内容別に全入力分の論理和を演算し、得
   られた内容別の論理和結果が不一致の時には予め決めら
   れたほうの組の論理和結果を、他のユニット又は自己の
   ユニットの入力に対して出力させるようにしたことを特
   徴とする信号処理方法。
3. 【請求項３】　　２値化された複数の情報列を同時に処
   理するようにした信号処理方法において、少なくとも２
   つ以上の入力を有するとともに、各入力に対して第１メ
   モリと第２メモリとを有し、これらの第１メモリから順
   次読出したメモリ内容と入力情報との論理積を入力毎に
   演算するとともに第２メモリから順次読出したメモリ内
   容と入力情報との論理積を入力毎に演算し、得られたこ
   れらの論理積結果又は入力情報を基準クロックに同期さ
   せて遅延させこの遅延させた結果と元の信号とを演算し
   、得られたこれらの演算結果中の第１メモリ対応の演算
   結果の全入力分の論理和を演算するとともに、第２メモ
   リ対応の演算結果の全入力分の論理和を演算し、これら
   の論理和結果が不一致の時には予め決められたほうの組
   の論理和結果を、他のユニット又は自己のユニットの入
   力に対して出力させるようにしたことを特徴とする信号
   処理方法。
4. 【請求項４】　　２値化された複数の情報列を同時に処
   理するようにした信号処理装置において、少なくとも２
   つ以上の入力と、各入力毎に設けたメモリと、これらの
   メモリからメモリ内容を順次読出す読出し手段と、メモ
   リから順次読出されたメモリ内容と入力情報との論理積
   を入力毎に演算する論理積回路と、論理積回路により得
   られたこれらの論理積結果又は入力情報を基準クロック
   に同期させて遅延させこの遅延させた結果と元の信号と
   を演算する遅延演算回路と、遅延演算回路による演算結
   果を予め入力毎に設定された２つの組別に全入力分の論
   理和を演算する論理和回路と、これらの論理和回路によ
   り得られた２組の論理和結果が不一致の時には予め決め
   られたほうの組の論理和結果を出力するゲート回路とを
   有する回路ユニットを複数個設け、これらの回路ユニッ
   トの出力を他の回路ユニットの入力又は自己の回路ユニ
   ットの入力側に結合させたことを特徴とする信号処理装
   置。
5. 【請求項５】　　２値化された複数の情報列を同時に処
   理するようにした信号処理装置において、少なくとも２
   つ以上の入力と、各入力に対して設けた第１メモリと第
   ２メモリと、これらのメモリからメモリ内容を順次読出
   す読出し手段と、第１メモリから順次読出されたメモリ
   内容と入力情報との論理積を入力毎に演算する論理積回
   路と、論理積回路により得られたこれらの論理積結果又
   は入力情報を基準クロックに同期させて遅延させこの遅
   延させた結果と元の信号とを演算する遅延演算回路と、
   遅延演算回路による演算結果を第２メモリの内容別に全
   入力分の論理和を演算する論理和回路と、これらの論理
   和回路により得られた内容別の論理和結果が不一致の時
   には予め決められたほうの組の論理和結果を出力するゲ
   ート回路とを有する回路ユニットを複数個設け、これら
   の回路ユニットの出力を他の回路ユニットの入力又は自
   己の回路ユニットの入力側に結合させたことを特徴とす
   る信号処理装置。
6. 【請求項６】　　２値化された複数の情報列を同時に処
   理するようにした信号処理装置において、少なくとも２
   つ以上の入力と、各入力に対して設けた第１メモリと第
   ２メモリと、これらのメモリからメモリ内容を順次読出
   す読出し手段と、第１メモリから順次読出されたメモリ
   内容と入力情報との論理積を入力毎に演算する第１論理
   積回路と、第２メモリから順次読出されたメモリ内容と
   入力情報との論理積を入力毎に演算する第２論理積回路
   と、得られたこれらの論理積結果又は入力情報を基準ク
   ロックに同期させて遅延させこの遅延させた結果と元の
   信号とを演算する遅延演算回路と、遅延演算回路による
   演算結果中の第１メモリ対応の論理積結果について全入
   力分の論理和を演算する第１論理和回路と、第２メモリ
   対応の論理積結果について全入力分の論理和を演算する
   第２論理和回路と、これらの第１論理和回路と第２論理
   和回路との論理和結果が不一致の時には予め決められた
   ほうの組の論理和結果を出力するゲート回路とを有する
   回路ユニットを複数個設け、これらの回路ユニットの出
   力を他の回路ユニットの入力又は自己の回路ユニットの
   入力側に結合させたことを特徴とする信号処理装置。