JPH04336657A - 信号処理回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、神経細胞を模倣したニ
ューラルコンピュータ用の信号処理回路網に関する。

【０００２】

【従来の技術】生体の情報処理の基本的な単位である神
経細胞（ニューロン）の機能を模倣し、さらに、この「
神経細胞模倣素子」をネットワークにし、情報の並列処
理を目指したのが、いわゆるニューラルネットワークで
ある。文字認識や連想記憶、連動制御等、生体ではいと
も簡単に行われていても、従来のノイマン型コンピュー
タではなかなか達成しないものが多い。生体の神経系、
特に生体特有の機能、即ち並列処理、自己学習等を模倣
して、これらの問題を解決しようとする試みが盛んに行
われている。これらの試みは、計算機シミュレーション
で行われているものが多く、本来の機能を発揮するには
、並列処理が必要であり、そのためにはニューラルネッ
トワークのハードウエア化が必要である。

【０００３】その内、電気回路により実現したものの一
例として、図１４に示すようなものがある。これは、特
開昭６２−２９５１８８号公報中に示されるもので、基
本的には、Ｓ字形伝達関数を有する複数の増幅器１と、
各増幅器１の出力を他の層の増幅器の入力に一点鎖線で
示すように接続する抵抗性フィードバック回路網２とが
設けられている。各増幅器１の入力側には接地されたコ
ンデンサと接地された抵抗とによるＣＲ時定数回路３が
個別に接続されている。そして、入力電流Ｉ１，Ｉ２，
〜，ＩＮが各増幅器１の入力に供給され、出力はこれら
の増幅器１の出力電圧の集合から得られる。

【０００４】ここに、神経細胞間の結合の強さは、各細
胞間の入出力ラインを結ぶ抵抗４（抵抗性フィードバッ
ク回路網２中の格子点）の抵抗値で表され、神経細胞応
答関数は各増幅器１の伝達関数で表される。また、神経
細胞間の結合には、周知のように興奮性と抑制性とがあ
り数学的には結合係数の正負符号により表される。しか
し、回路上の定数で正負を実現するのは困難であるので
、ここでは、増幅器１の出力を２つに分け、一方の出力
を反転させることにより、正負の２つの信号を生成し、
これを適当に選択することにより実現するようにしてい
る。

【０００５】また、図１５は特開昭６２−２９５１８８
号公報提案内容を示し、図１４のものを改良したもので
ある。これは、数学的解析に基づき回路を簡素化したも
のであり、増幅器１に代えて単一の出力を持つ負利得増
幅器５を用い、抵抗性フィードバック回路網２に代えて
クリップドＴマトリックス回路６を用いて構成したもの
である。

【０００６】何れにしてもこれらの回路は基本的にはア
ナログ方式のものである。即ち、入出力量を電流値や電
圧値で表し、内部の演算処理も全てアナログ的に行うも
のである。ところが、アナログ方式の場合、例えば増幅
器等の温度特性や電源投入後のドリフト等のため、精度
よく安定させて動作させるのは困難である。特に、神経
回路網の場合、増幅器の数は少なくとも数百個程度必要
であり、かつ、非線形な動作を行わせるので、動作の安
定性は重要である。また、例えば抵抗値等の回路定数の
変更も容易ではなく、汎用性に乏しい。

【０００７】

【発明が解決しようとする課題】このようなことから、
神経回路網をデジタル方式により表現したものが、例え
ば電子情報通信学会技術研究報告、ＩＣＤ８８−１３０
中の「完全ディジタルニューロチップの構成」により報
告されている。しかし、これは従来のアナログ方式のも
のをエミュレートしたもので、アップダウンカウンタを
用いる等、回路がやや複雑なものとなっている。

【０００８】このような欠点を解決するため、デジタル
方式のニューロンモデルが本出願人により特願平１−１
７９６２９号等として既に提案され、さらには、このよ
うなニューロンモデルにおいて最終出力層より得られる
デジタル信号をパルス密度に変換し、適宜アナログ出力
に変換するようにしたものも提案されている。しかし、
このような提案例によると、デジタル信号をパルス密度
として扱うことに限定されてしまい、汎用性ないしは処
理能力に欠けるものとなる。

【０００９】

【課題を解決するための手段】請求項１記載の発明では
、２値化された複数の情報列を同時に処理するようにし
た信号処理回路網において、少なくとも２つ以上の入力
と、各入力毎に設けたメモリと、これらのメモリからメ
モリ内容を順次読出す読出し手段と、メモリから順次読
出されたメモリ内容と入力情報との論理積を入力毎に演
算する論理積回路と、論理積回路により得られたこれら
の論理積結果について予め入力毎に設定された２つの組
別に全入力分の論理和を演算する論理和回路と、これら
の論理和回路により得られた２組の論理和結果同士を論
理演算して出力する出力回路とを有する回路ユニットを
複数個設け、これらの回路ユニットの出力を他の回路ユ
ニット又は自己の回路ユニットの入力側に結合させて階
層型網状に接続し、最終出力層に位置する回路ユニット
の出力回路から得られた出力を計数するカウンタを有し
て予め設定された所定値と比較する計数比較回路と、比
較結果に応じて異なる情報を出力する選択出力回路と、
前記カウンタの計数値をある値に設定し直すリセット手
段とを設けた。

【００１０】請求項２記載の発明では、各入力毎に第１
メモリと第２メモリとを設け、論理積回路では第１メモ
リから順次読出されたメモリ内容と入力情報との論理積
を入力毎に演算するものとし、論理和回路では論理積回
路により得られたこれらの論理積結果について前記第２
メモリの内容別に全入力分の論理和を演算するものとし
、出力回路ではこれらの論理和回路により得られた内容
別の論理和結果同士を論理演算して出力するものとし、
さらに、請求項１記載の発明と同様に、最終出力層の出
力回路に対して計数比較回路と選択出力回路とリセット
手段とを設けた。

【００１１】請求項３記載の発明では、各入力毎に第１
メモリと第２メモリとを設ける他、第１メモリから順次
読出されたメモリ内容と入力情報との論理積を入力毎に
演算する第１論理積回路と、第１論理積回路により得ら
れたこれらの論理積結果について全入力分の論理和を演
算する第１論理和回路と、第２メモリから順次読出され
たメモリ内容と入力情報との論理積を入力毎に演算する
第２論理積回路と、第２論理積回路により得られたこれ
らの論理積結果について全入力分の論理和を演算する第
２論理和回路とを設け、さらに、請求項１記載の発明と
同様に、最終出力層の出力回路に対して計数比較回路と
選択出力回路とリセット手段とを設けた。

【００１２】請求項４ないし６記載の発明では、請求項
１ないし３記載の発明において、出力回路を論理和回路
により得られた２組の論理和結果が不一致の時には予め
決められたほうの組の論理和結果を出力し、一致する時
には前記入力と別の外部入力又はこの外部入力に付随し
て設けた別のメモリ内容とこの外部入力との論理積結果
を出力するものとした。

【００１３】さらに、請求項７記載の発明では、これら
の発明において、全部又は一部の最終出力層の内の一つ
のみ異なった出力を出す異出力規制手段を設けた。

【００１４】

【作用】何れもデジタル方式によるため、アナログ方式
でみられるような温度特性、ドリフト等の問題がなくな
る。また、結合係数なる情報はメモリ上に格納されてい
るので、書換え変更が容易であり、汎用性を持つ装置と
なる。ここに、最終出力層に位置するユニット回路の出
力回路から得られる出力について、計数比較回路で計数
して予め設定された所定値と比較し、比較結果に応じて
選択出力回路により異なる情報を出力する一方、計数す
るカウンタの計数値をリセット手段によりある所定値に
設定し直すようにしたので、出力がパルス密度として扱
うものに限定されず、より汎用性及び処理能力の高いデ
ジタル信号出力が得られるものとなる。加えて、請求項
７記載の発明のように異出力規制手段により全部又は一
部の最終出力層の内の一つのみ異なった出力を出すよう
にすることで、認識といった選択的動作に対して有効な
出力結果が得られるものとなる。

【００１５】

【実施例】本発明の一実施例を図１ないし図１３に基づ
いて説明する。まず、基本として各ニューロンをなす回
路ユニットに関する入出力信号、中間信号、結合係数、
教師信号などは、全て、「０」「１」で２値化されたパ
ルス列で表すものとする。これらの信号は全て同期化さ
れている。いま、ｉ番目の入力をｙｉ　とすると、入力
ｙｉ　の信号の強度はパルス密度で表現し、例えば図２
に示すパルス列のように、ある一定時間内にある、「１
」の状態数で表す。即ち、図２の例は、４／６を表すも
のであり、同期パルス６個中に信号は「１」が４個、「
０」が２個である。このとき、「１」と「０」の並び方
は、後述するようにランダムであることが望ましい。

【００１６】一方、ニューロン間の結合の度合いを示す
結合係数Ｔｉｊも同様にパルス密度で表現し、「０」と
「１」とのパルス列として予めメモリ上に用意しておく
。図３に示す例は、「１０１０１０」＝３／６を表す。 この場合も、「１」と「０」の並び方はランダムである
ことが望ましい。具体的にどのように決定するかは後述
する。

【００１７】そして、このパルス列を同期クロックに応
じてメモリ上より順次読出し、各々入力信号パルス列と
の論理積をとる（ｙｉ　∩　Ｔｉｊ）。これを、ニュー
ロンｊへの入力とする。上例の場合で説明すると、入力
信号が「１０１１０１」として入力されたとき、これと
同期してメモリ上よりパルス列を呼出し、順次論理積を
とることにより、図４に示すような「１０１０００」が
得られ、これは入力ｙｉ　が結合係数Ｔｉｊにより変換
されパルス密度が２／６となることを示している。

【００１８】このような論理積結果のパルス密度は、近
似的には入力信号のパルス密度と結合係数とのパルス密
度との積となり、アナログ方式の結合係数と同様の機能
を有する。これは、信号の列が長いほど、また、「１」
と「０」との並び方がランダムであるほど、積に近い機
能を持つことになる。なお、入力パルス列に比べて結合
係数のパルス列が短く、読出すべきデータがなくなった
ら、再びデータの先頭に戻って読出しを繰返えせばよい
。

【００１９】ここに、１つの神経細胞ユニットは多入力
であるので、「入力信号と結合係数との論理積結果」も
多数あり、次にＯＲ回路によりこれらの論理和をとる。 入力は同期化されているので、例えば１番目のデータが
「１０１０００」、２番目のデータが「０１００００」
の場合、両者のＯＲをとると、「１１１０００」となる
。これを多入力（入力数をｍとする）同時に計算し出力
とする。即ち、図５に示すようになる。これは、アナロ
グ計算における和の計算及び非線形関数（シグモイド関
数）の部分に対応している。

【００２０】パルス密度が低い場合、その論理和をとっ
たもののパルス密度は、各々のパルス密度の和に近似的
に一致する。パルス密度が高くなるにつれ、ＯＲ回路の
出力は段々飽和してくるので、パルス密度の和とは一致
せず、非線形性が出てくる。論理和の場合、パルス密度
は１よりも大きくなることがなく、かつ、０より小さく
なることもなく、さらには、単調増加関数であり、シグ
モイド関数と近似的に同様となる。

【００２１】ところで、結合には興奮性と抑制性があり
、数値計算の場合には、結合係数の符号で表し、アナロ
グ回路の場合は前述の如くＴｉｊが負となる場合（抑制
性結合）は増幅器を用いて出力を反転させてＴｉｊに相
当する抵抗値で他の神経細胞に結合させる。この点、デ
ジタル方式の本実施例にあっては、パルス密度は常に正
であるが、以下の３種類の何れかの方法を用いれば、結
合係数をパルス密度で表している場合でも結合の興奮性
と抑制性への対応が可能となる。

【００２２】まず、請求項１，４対応の構成を図６に示
す。ここでは、各結合に対して興奮性か抑制性かを予め
設定しておき、興奮性結合グループと抑制性結合グルー
プとで別々に上述した論理和をとる。又は、各入力に対
して予め興奮性か抑制性かを設定しておき、興奮性の入
力グループと抑制性の入力グループとで別々に論理和を
とる。例えば、図６に示すように入力段階では予め興奮
性結合グループ１１ａと抑制性結合グループ１１ｂとに
組分けしておき、各入力１２に対して結合係数Ｔｉｊを
記憶したメモリ１３ａ，１３ｂを設ければよい。入力信
号と結合係数Ｔｉｊのパルス列の論理積はＡＮＤゲート
（論理積回路）１４ａ，１４ｂによりとられる。そして
、グループ１１ａ，１１ｂ別にＯＲゲート（論理和回路
）１５ａ，１５ｂにより論理和がとられ、興奮性グルー
プ１１ａの論理和結果（ＯＲゲート１５ａ出力）１６ａ
と抑制性グループ１１ｂの論理和結果（ＯＲゲート１５
ｂ出力）１６ｂとを得る。

【００２３】一方、請求項２，５対応の構成を図７に示
す。この方式では、結合毎に、その結合が興奮性である
か抑制性であるかを表すメモリ（第２メモリ）１７を持
ち、その内容によって結合の興奮性、抑制性をゲート回
路１８により任意に設定できるようにする。このような
ゲート回路１８を通すことにより、このメモリ１７の内
容によって決まる興奮性の結合のグループと抑制性の結
合のグループとでＯＲゲート１５ａ，１５ｂにより別々
に論理和をとり、グループ別の論理和結果１６ａ，１６
ｂを得る。

【００２４】さらに、請求項３，６対応の構成を図８に
示す。この方式では、結合毎に興奮性の結合係数と抑制
性の結合係数とを持たせ、図８に示すように、両者を各
々メモリ（第１メモリ）１９とメモリ（第２メモリ）２
０上に置く。これは、結合係数を正の量と負の量との和
の形に分解して表したことに相当する。そして、全ての
入力信号とメモリ１９に記憶された興奮性の結合係数と
の論理積をＡＮＤゲート（第１論理積回路）２１により
とり、これらのＡＮＤゲート２１の出力同士の論理和を
ＯＲゲート（第１論理和回路）１５ａによりとる。一方
、全ての入力信号とメモリ２０に記憶された抑制性の結
合係数との論理積をＡＮＤゲート（第２論理積回路）２
２によりとり、これらのＡＮＤゲート２２の出力同士の
論理和をＯＲゲート（第２論理和回路）１５ｂによりと
る。このようにして、興奮性／抑制性別の論理和結果１
６ａ，１６ｂを得る。

【００２５】ついで、このように得られた論理和結果１
６ａ，１６ｂは出力回路２３による論理演算処理を経て
出力される。ここに、出力回路２３による処理としては
、興奮性グループの論理和結果と抑制性グループの論理
和結果とが不一致であれば興奮性グループの論理和結果
を出力する（即ち、興奮性グループの論理和結果が「０
」で抑制性グループの論理和結果が「１」であれば、「
０」を出力し、逆に、興奮性グループの論理和結果が「
１」で抑制性グループの論理和結果が「０」であれば、
「１」を出力する）。また、両グループの論理和結果が
一致した時には「０」又は「１」を出力する。

【００２６】このための請求項１，２，３記載の発明対
応の出力回路２３は例えば図９又は図１０に示すように
構成される。図９は抑制性グループの論理和結果１６ｂ
はインバータ２４を通し、興奮性グループの論理和結果
１６ａは直接、ＡＮＤゲート２５に入力させて論理積を
とり、ユニット出力２６とするようにしたものである。 図１０はＡＮＤゲート２５に代えて、ＯＲゲート２７を
用い、論理和をとるようにしたものである。

【００２７】また、請求項４，５，６記載の発明対応の
出力回路２３は例えば図１１に示すように構成される。 この方式は、まず、入力１２とは別個に設定された入力
２８とこの入力に付随させてメモリ２９も設け、この入
力２８とメモリ２９の内容との論理積をＡＮＤゲート３
０によりとる。そして、両方の論理和結果１６ａ，１６
ｂを排他的ＯＲゲート３１に入力させ、両者が不一致の
時にはＡＮＤゲート３２，ＯＲゲート３３による処理を
経て予め決められた結果１６ａ側をユニット出力２６と
して出力させる。一方、両者が一致する時には排他的Ｏ
Ｒゲート３１のインバータ３４により反転させた出力と
ＡＮＤゲート３０出力との論理積をＡＮＤゲート３５に
よりとり、ＯＲゲート３３を介してユニット出力２６と
して出力させる。或いは、一致する時には入力２８を直
接的にユニット出力２６として出力させるようにしても
よい。

【００２８】上述した説明は、神経細胞模倣ユニット（
回路ユニット）３６単体についてであるが、実際に機能
させるためには複数の神経細胞模倣ユニット３６を設け
てネットワークとする必要がある。このためには、例え
ば図１２に示すように入力層、中間層、出力層（最終出
力層）というように階層型ネットワーク構造とし、ある
神経細胞模倣ユニット３６の出力を次層の各神経細胞模
倣ユニット３６の入力に結合させる。そしてネットワー
ク全体を同期させておけば、次々と同じ機能で計算する
ことが可能となる。

【００２９】ここに、入力１２のデータは一般にアナロ
グ値であることが多いので、これをパルス列に変換する
には、乱数発生機より乱数を発生させ、これと入力とを
比較し、その大小判定により「１」又は「０」を発生さ
せれば、所望の値が得られるものとなる。一方、ユニッ
ト出力２６もパルス列で出力されるが、これは、カウン
タ等を用いれば値を求めることができる。もっとも、用
途によっては、パルス列そのままで用いることも可能で
ある。

【００３０】しかして、本実施例ではこのような前提的
な構成において、特に、ネットワークにおける最終出力
層に位置する神経細胞模倣ユニット３６からのユニット
出力２６Ｅ　の処理を工夫したものである。前述したよ
うに、最終出力層に位置する神経細胞模倣ユニット３６
からのユニット出力２６Ｅ　もパルス列で出力されるが
、本実施例ではこのパルス列を計数し、予め設定された
所定値Ｎに達するまでは、カウントＯＦＦ出力をこのネ
ットワークの出力とし、所定値Ｎに達した後はカウント
ＯＮ出力をネットワークの出力とするものである。例え
ば、Ｎ＝８、パルス列に対する計数値をｎとすると、図
１（ｂ）に示すようにｎ＝１〜８まではカウントＯＦＦ
出力をネットワーク出力とし、ｎ＝８（＝Ｎ）となった
次の基準クロックからはカウントＯＮ出力をネットワー
ク出力とする。

【００３１】図１（ａ）はこのために最終出力層の神経
細胞模倣ユニット３６のユニット出力２６Ｅ　を処理す
るための回路構成を示し、まず、カウンタ３７とコンパ
レータ３８とを有する計数比較回路３９が設けられてい
る。 カウンタ３７は最終出力層のユニット出力２６Ｅ　のパ
ルス列のパルス数を計数し、その結果をバイナリ値とし
てコンパレータ３８に送出するものである。また、コン
パレータ３８はメモリ４０に予め設定登録された所定値
Ｎとカウンタ３７から得られる計数値ｎとを比較し、そ
の大小に応じた出力を出すものである。この比較出力４
１はｎ＜Ｎであれば、「０」とされ、ｎ≧Ｎであれば「
１」を出力する。

【００３２】このコンパレータ３８の出力側には選択出
力回路４２が接続されている。ここに、選択出力回路４
２においては、まず、カウントＯＦＦ出力を格納したメ
モリ４３と、カウントＯＮ出力を格納したメモリ４４と
が用意されている。メモリ４３側はコンパレータ３８出
力が「０」の時に選択されるようにインバータ４５を伴
ってＡＮＤゲート４６に入力され、メモリ４４側はコン
パレータ３８出力が「１」の時に選択されるようにＡＮ
Ｄゲート４７に入力され、これらのＡＮＤゲート４６，
４７の出力がＯＲゲート４８に入力されている。このＯ
Ｒゲート４８からの出力４９が図１（ｂ）中の出力に相
当する。このＯＲゲート４８の出力を最終出力層に位置
するその神経細胞模倣ユニット３６の最終出力５０とし
てもよい。又は、図示の如く、このＯＲゲート４８から
の出力４９と最終出力層のユニット出力２６Ｅ　との論
理積をＡＮＤゲート５１によりとり（或いは、ＯＲゲー
トにより論理和をとるようにしてもよい）、その結果を
最終出力５０とするようにしてもよい。或いは、メモリ
４３，４４を省略し、コンパレータ３８の出力４１とユ
ニット出力２６Ｅ　とを論理演算して最終出力５０とし
てもよい。さらには、コンパレータ３８の出力４１をそ
のまま最終出力５０としてもよい。

【００３３】しかして、前述した説明は、最終出力層の
ある一つの神経細胞模倣ユニット３６の出力に対するも
のであるが、これらの相互間の出力関係について説明す
る。最終出力層の各出力（カウントＯＮ・ＯＦＦ出力）
は各々独立している。また、各々のカウンタ３７のリセ
ットは外部からの信号により、全部のカウンタ３７に対
して、或いはグルーピングされたカウンタ３７に対して
のみ行われる。図１（ｃ）は例えば３つの最終出力層の
出力Ａ，Ｂ，Ｃ（出力２６Ｅ　に相当）の関係を示す。 まず、タイミングＴ１より各出力Ａ，Ｂ，Ｃのパルス数
を計数し始め、出力Ａの計数値ｎＡ　が最初に所定値Ｎ
に達した時、カウントＯＮ出力を出す。次に、出力Ｃの
計数値ｎＣ　が所定値Ｎに達したらカウントＯＮ出力を
出す。 さらに、出力Ｂの計数値ｎＢ　が所定値Ｎに達したらカ
ウントＯＮ出力を出す。このような動作において、各出
力は独立しているため、カウントＯＮ出力状態のままで
ある。カウンタ３７のリセットはある一定時間間隔、或
いは、ネットワーク外部からの任意の入力により、図１
（ｃ）中にタイミングＴ２、Ｔ３で示すように、最終出
力層の全神経細胞模倣ユニット３６、或いは最終出力層
中でグルーピングされた神経細胞模倣ユニット３６に対
して行われる。即ち、計数値のある値への設定は、図１
（ａ）中に示すようにカウンタ３７のリセット端子に入
力されるリセット手段となるリセット信号５２により行
われる。

【００３４】ところで、最終出力層の複数の神経細胞模
倣ユニット３６相互の出力関係については、最終出力層
の内の全部又はグルーピングされたものの内で、カウン
ト値ｎが所定値Ｎに最初に到達した神経細胞模倣ユニッ
ト３６のみをカウントＯＮ出力にし、残りの神経細胞模
倣ユニット３６では全てカウントＯＦＦ出力にするよう
にしてもよい。これは、ある一定時間内又は外部からリ
セット信号５２が入力されるまで維持される。図１３（
ｂ）はその様子を示すものである。タイミングＴ４より
各出力Ａ，Ｂ，Ｃのパルス数を計数し始め、出力Ａの計
数値ｎＡ　が最初に所定値Ｎに達した時（タイミングＴ
５）、カウントＯＮ出力を出す。ある一定時間間隔或い
は外部からリセット信号５２が入力されるタイミングＴ
６までこの状態が維持される。リセット信号５２が入力
されると、各カウンタ３７がリセットされ、新たにカウ
ントし始める。

【００３５】図１３（ａ）はこのような機能を実現させ
るための回路構成を示し、最終出力層の内で、全部又は
グルーピングされた神経細胞模倣ユニット３６に付随す
るコンパレータ３８からの出力群４１ＡＬＬ　を入力と
するＯＲゲート５３を有するゲート回路５４が、全部又
はグルーピングされた最終出力層に対して最低１つ設け
られている。このようなゲート回路５４による出力５５
と自己のコンパレータ３８からの出力４１とを入力とす
る排他的ＯＲゲート５６と、この排他的ＯＲゲート５６
出力とリセット信号５２とを入力とするＯＲゲート５７
とによる異出力規制手段となるゲート回路５８が設けら
れている。

【００３６】このような構成において、コンパレータ３
８からの出力４１とゲート回路５４からの出力５３とが
ともに「１」又は「０」で一致する時には、排他的ＯＲ
ゲート５６の出力が「０」であるので、カウンタ３７に
リセットがかからずカウントが続けられる。このため、
コンパレータ３８の出力４１が「１」の時には常にカウ
ントＯＮ出力が出力され続ける。一方、このコンパレー
タ３８の出力４１が「０」で他の神経細胞模倣ユニット
３６中の一つでもそのカウントがカウントＯＮ出力にな
ると一致せず排他的ＯＲゲート５６の出力が「１」とな
るので、カウンタ３７は強制的にリセットされカウント
ＯＦＦ出力が出され続け、リセット信号５２が入力され
るまでこの状態が維持される。

【００３７】ところで、上述したように信号をパルス密
度で表現し処理する手法は、実際の回路のみならず、計
算機上でシミュレートする場合にも有用である。即ち、
計算機上では演算は直列的に行われるが、アナログ値を
用いて計算するのに比べ、「０」「１」の２値の論理演
算のみであるので、計算スピードが著しく向上する。ま
た、一般に実数値の四則演算は、１回の計算に多くのマ
シンサイクルを必要とするが、論理計算では少なくて済
む。さらには、論理演算のみであると、高速処理向けの
低水準言語が使用しやすいメリットもある。

【００３８】なお、上述した処理を実現するための構成
として、その全てを回路化する必要はなく、一部又は全
部をソフトウエアにより行わせるようにしてもよい。ま
た、回路構成も例示したものに限らず、論理が等価な別
の回路に置換えてもよく、或いは上述した論理を負論理
に置換えたものでもよい。

【００３９】

【発明の効果】本発明は、上述したように構成したので
、全てデジタル的な処理によるため、アナログ方式でみ
られるような温度特性、ドリフト等の問題がなくなり、
安定した動作を行わせることができ、また、結合係数な
る情報についてもメモリ上に格納されているので、書換
え変更が容易であり、汎用性を持たせることができ、さ
らに、最終出力層に位置するユニット回路の出力回路か
ら得られる出力について、そのパルス数を計数比較回路
で計数し予め設定された所定値と比較し、比較結果に応
じて選択出力回路により異なる情報を出力する一方、カ
ウンタの計数値をリセット手段によりある所定値に設定
し直すようにしたので、出力がパルス密度として扱うも
のに限定されず、より汎用性及び処理能力の高いデジタ
ル信号出力が得られるネットワークとすることができ、
加えて、請求項７記載の発明によれば、異出力規制手段
により全部又は一部の最終出力層の内の一つのみ異なっ
た出力を出すようにしたので、認識といった選択的動作
に対して有効な出力結果を得ることができる。

【図面の簡単な説明】

【図１】請求項１ないし６記載の発明の要旨を示すもの
で、（ａ）は回路図、（ｂ）（ｃ）はタイミングチャー
トである。

【図２】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図３】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図４】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図５】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図６】請求項１，４記載の発明対応の構成を示す回路
図である。

【図７】請求項２，５記載の発明対応の構成を示す回路
図である。

【図８】請求項３，６記載の発明対応の構成を示す回路
図である。

【図９】請求項１，２，３記載の発明対応の出力回路の
構成の一例を示す回路図である。

【図１０】請求項１，２，３記載の発明対応の出力回路
の構成の他例を示す回路図である。

【図１１】請求項４，５，６記載の発明対応の出力回路
の構成の一例を示す回路図である。

【図１２】ネットワーク構成を示す概念図である。

【図１３】請求項７記載の発明の要旨を示すもので、（
ａ）は回路図、（ｂ）はタイミングチャートである。

【図１４】従来例を示す回路図である。

【図１５】従来例を示す回路図である。

【符号の説明】

１２　　　　入力 １３　　　　メモリ １４　　　　論理積回路 １５　　　　論理和回路 １６　　　　論理和出力 １７　　　　第２メモリ １９　　　　第１メモリ ２０　　　　第２メモリ ２１　　　　第１論理積回路 ２２　　　　第２論理積回路 ２３　　　　出力回路 ２８　　　　外部入力 ２９　　　　メモリ ３６　　　　回路ユニット ３９　　　　計数比較回路 ４２　　　　選択出力回路 ５２　　　　リセット手段 ５８　　　　異出力規制手段

Claims (7)

【特許請求の範囲】
1. 【請求項１】　　２値化された複数の情報列を同時に処
   理するようにした信号処理回路網において、少なくとも
   ２つ以上の入力と、各入力毎に設けたメモリと、これら
   のメモリからメモリ内容を順次読出す読出し手段と、メ
   モリから順次読出されたメモリ内容と入力情報との論理
   積を入力毎に演算する論理積回路と、論理積回路により
   得られたこれらの論理積結果について予め入力毎に設定
   された２つの組別に全入力分の論理和を演算する論理和
   回路と、これらの論理和回路により得られた２組の論理
   和結果同士を論理演算して出力する出力回路とを有する
   回路ユニットを複数個設け、これらの回路ユニットの出
   力を他の回路ユニット又は自己の回路ユニットの入力側
   に結合させて階層型網状に接続し、最終出力層に位置す
   る回路ユニットの出力回路から得られた出力を計数する
   カウンタを有して予め設定された所定値と比較する計数
   比較回路と、比較結果に応じて異なる情報を出力する選
   択出力回路と、前記カウンタの計数値をある値に設定し
   直すリセット手段とを設けたことを特徴とする信号処理
   回路網。
2. 【請求項２】　　２値化された複数の情報列を同時に処
   理するようにした信号処理回路網において、少なくとも
   ２つ以上の入力と、各入力毎に設けた第１メモリと第２
   メモリと、これらのメモリからメモリ内容を順次読出す
   読出し手段と、第１メモリから順次読出されたメモリ内
   容と入力情報との論理積を入力毎に演算する論理積回路
   と、論理積回路により得られたこれらの論理積結果につ
   いて前記第２メモリの内容別に全入力分の論理和を演算
   する論理和回路と、これらの論理和回路により得られた
   内容別の論理和結果同士を論理演算して出力する出力回
   路とを有する回路ユニットを複数個設け、これらの回路
   ユニットの出力を他の回路ユニット又は自己の回路ユニ
   ットの入力側に結合させて階層型網状に接続し、最終出
   力層に位置する回路ユニットの出力回路から得られた出
   力を計数するカウンタを有して予め設定された所定値と
   比較する計数比較回路と、比較結果に応じて異なる情報
   を出力する選択出力回路と、前記カウンタの計数値をあ
   る値に設定し直すリセット手段とを設けたこの計数比較
   回路の所定値をある値に設定し直す所定値入力手段とを
   設けたことを特徴とする信号処理回路網。
3. 【請求項３】　　２値化された複数の情報列を同時に処
   理するようにした信号処理回路網において、少なくとも
   ２つ以上の入力と、各入力毎に設けた第１メモリと第２
   メモリと、これらのメモリからメモリ内容を順次読出す
   読出し手段と、第１メモリから順次読出されたメモリ内
   容と入力情報との論理積を入力毎に演算する第１論理積
   回路と、第１論理積回路により得られたこれらの論理積
   結果について全入力分の論理和を演算する第１論理和回
   路と、第２メモリから順次読出されたメモリ内容と入力
   情報との論理積を入力毎に演算する第２論理積回路と、
   第２論理積回路により得られたこれらの論理積結果につ
   いて全入力分の論理和を演算する第２論理和回路と、こ
   れらの論理和回路により得られた２組の論理和結果同士
   を論理演算して出力する出力回路とを有する回路ユニッ
   トを複数個設け、これらの回路ユニットの出力を他の回
   路ユニット又は自己の回路ユニットの入力側に結合させ
   て階層型網状に接続し、最終出力層に位置する回路ユニ
   ットの出力回路から得られた出力を計数するカウンタを
   有して予め設定された所定値と比較する計数比較回路と
   、比較結果に応じて異なる情報を出力する選択出力回路
   と、前記カウンタの計数値をある値に設定し直すリセッ
   ト手段とを設けたこの計数比較回路の所定値をある値に
   設定し直す所定値入力手段とを設けたことを特徴とする
   信号処理回路網。
4. 【請求項４】　　２値化された複数の情報列を同時に処
   理するようにした信号処理回路網において、少なくとも
   ２つ以上の入力と、各入力毎に設けたメモリと、これら
   のメモリからメモリ内容を順次読出す読出し手段と、メ
   モリから順次読出されたメモリ内容と入力情報との論理
   積を入力毎に演算する論理積回路と、論理積回路により
   得られたこれらの論理積結果について予め入力毎に設定
   された２つの組別に全入力分の論理和を演算する論理和
   回路と、これらの論理和回路により得られた２組の論理
   和結果が不一致の時には予め決められたほうの組の論理
   和結果を出力し、一致する時には前記入力と別の外部入
   力又はこの外部入力に付随して設けた別のメモリ内容と
   この外部入力との論理積結果を出力する出力回路とを有
   する回路ユニットを複数個設け、これらの回路ユニット
   の出力を他の回路ユニット又は自己の回路ユニットの入
   力側に結合させて階層型網状に接続し、最終出力層に位
   置する回路ユニットの出力回路から得られた出力を計数
   するカウンタを有して予め設定された所定値と比較する
   計数比較回路と、比較結果に応じて異なる情報を出力す
   る選択出力回路と、前記カウンタの計数値をある値に設
   定し直すリセット手段とを設けたこの計数比較回路の所
   定値をある値に設定し直す所定値入力手段とを設けたこ
   とを特徴とする信号処理回路網。
5. 【請求項５】　　２値化された複数の情報列を同時に処
   理するようにした信号処理回路網において、少なくとも
   ２つ以上の入力と、各入力毎に設けた第１メモリと第２
   メモリと、これらのメモリからメモリ内容を順次読出す
   読出し手段と、第１メモリから順次読出されたメモリ内
   容と入力情報との論理積を入力毎に演算する論理積回路
   と、論理積回路により得られたこれらの論理積結果につ
   いて前記第２メモリの内容別に全入力分の論理和を演算
   する論理和回路と、これらの論理和回路により得られた
   これらの論理和結果が不一致の時には予め決められたほ
   うの論理和結果を出力し、一致する時には前記入力と別
   の外部入力又はこの外部入力に付随して設けた別のメモ
   リ内容とこの外部入力との論理積結果を出力する出力回
   路とを有する回路ユニットを複数個設け、これらの回路
   ユニットの出力を他の回路ユニット又は自己の回路ユニ
   ットの入力側に結合させて階層型網状に接続し、最終出
   力層に位置する回路ユニットの出力回路から得られた出
   力を計数するカウンタを有して予め設定された所定値と
   比較する計数比較回路と、比較結果に応じて異なる情報
   を出力する選択出力回路と、前記カウンタの計数値をあ
   る値に設定し直すリセット手段とを設けたこの計数比較
   回路の所定値をある値に設定し直す所定値入力手段とを
   設けたことを特徴とする信号処理回路網。
6. 【請求項６】　　２値化された複数の情報列を同時に処
   理するようにした信号処理回路網において、少なくとも
   ２つ以上の入力と、各入力毎に設けた第１メモリと第２
   メモリと、これらのメモリからメモリ内容を順次読出す
   読出し手段と、第１メモリから順次読出されたメモリ内
   容と入力情報との論理積を入力毎に演算する第１論理積
   回路と、第１論理積回路により得られたこれらの論理積
   結果について全入力分の論理和を演算する第１論理和回
   路と、第２メモリから順次読出されたメモリ内容と入力
   情報との論理積を入力毎に演算する第２論理積回路と、
   第２論理積回路により得られたこれらの論理積結果につ
   いて全入力分の論理和を演算する第２論理和回路と、こ
   れらの論理和回路により得られた２組の論理和結果が不
   一致の時には予め決められたほうの組の論理和結果を出
   力し、一致する時には前記入力と別の外部入力又はこの
   外部入力に付随して設けた別のメモリ内容とこの外部入
   力との論理積結果を出力する出力回路とを有する回路ユ
   ニットを複数個設け、これらの回路ユニットの出力を他
   の回路ユニット又は自己の回路ユニットの入力側に結合
   させて階層型網状に接続し、最終出力層に位置する回路
   ユニットの出力回路から得られた出力を計数するカウン
   タを有して予め設定された所定値と比較する計数比較回
   路と、比較結果に応じて異なる情報を出力する選択出力
   回路と、前記カウンタの計数値をある値に設定し直すリ
   セット手段とを設けたこの計数比較回路の所定値をある
   値に設定し直す所定値入力手段とを設けたことを特徴と
   する信号処理回路網。
7. 【請求項７】　　全部又は一部の最終出力層の内の一つ
   のみ異なった出力を出す異出力規制手段を設けたことを
   特徴とする請求項１，２，３，４，５又は６記載の信号
   処理回路網。