JPH056352A

JPH056352A - 信号処理回路網

Info

Publication number: JPH056352A
Application number: JP3154247A
Authority: JP
Inventors: Osamu Takehira; 竹平　　修; Hirotoshi Eguchi; 裕俊江口; Shuji Motomura; 修二本村; Toshiyuki Furuta; 俊之古田; Takashi Kitaguchi; 貴史北口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-06-26
Filing date: 1991-06-26
Publication date: 1993-01-14

Abstract

(57)【要約】【目的】デジタル方式のニューラルネットワークの最
終出力層より得られるデジタル信号をパルス密度表現の
ものに限定されないようにし、汎用性及び処理能力を向
上させる。【構成】階層型網状のデジタル方式のニューロンモデ
ルをベースとして、最終出力層に位置する回路ユニット
の出力回路から得られた出力２６_Eをカウンタ３７によ
り計数しコンパレータ３８で予め設定された所定値と比
較する計数比較回路３９を設け、この比較結果に応じて
異なる情報を出力する選択出力回路４２を設け、このよ
うな異なる情報の出力状態を予め設定された一定時間持
続させる持続回路５２を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、神経細胞を模倣したニ
ューラルコンピュータ用の信号処理回路網に関する。

【０００２】

【従来の技術】生体の情報処理の基本的な単位である神
経細胞（ニューロン）の機能を模倣し、さらに、この
「神経細胞模倣素子」をネットワークにし、情報の並列
処理を目指したのが、いわゆるニューラルネットワーク
である。文字認識や連想記憶、連動制御等、生体ではい
とも簡単に行われていても、従来のノイマン型コンピュ
ータではなかなか達成しないものが多い。生体の神経
系、特に生体特有の機能、即ち並列処理、自己学習等を
模倣して、これらの問題を解決しようとする試みが盛ん
に行われている。これらの試みは、計算機シミュレーシ
ョンで行われているものが多く、本来の機能を発揮する
には、並列処理が必要であり、そのためにはニューラル
ネットワークのハードウエア化が必要である。

【０００３】その内、電気回路により実現したものの一
例として、図１３に示すようなものがある。これは、特
開昭６２−２９５１８８号公報中に示されるもので、基
本的には、Ｓ字形伝達関数を有する複数の増幅器１と、
各増幅器１の出力を他の層の増幅器の入力に一点鎖線で
示すように接続する抵抗性フィードバック回路網２とが
設けられている。各増幅器１の入力側には接地されたコ
ンデンサと接地された抵抗とによるＣＲ時定数回路３が
個別に接続されている。そして、入力電流Ｉ₁,I₂，〜，
Ｉ_Nが各増幅器１の入力に供給され、出力はこれらの増
幅器１の出力電圧の集合から得られる。

【０００４】ここに、神経細胞間の結合の強さは、各細
胞間の入出力ラインを結ぶ抵抗４（抵抗性フィードバッ
ク回路網２中の格子点）の抵抗値で表され、神経細胞応
答関数は各増幅器１の伝達関数で表される。また、神経
細胞間の結合には、周知のように興奮性と抑制性とがあ
り数学的には結合係数の正負符号により表される。しか
し、回路上の定数で正負を実現するのは困難であるの
で、ここでは、増幅器１の出力を２つに分け、一方の出
力を反転させることにより、正負の２つの信号を生成
し、これを適当に選択することにより実現するようにし
ている。

【０００５】また、図１４は特開昭６２−２９５１８８
号公報提案内容を示し、図１３のものを改良したもので
ある。これは、数学的解析に基づき回路を簡素化したも
のであり、増幅器１に代えて単一の出力を持つ負利得増
幅器５を用い、抵抗性フィードバック回路網２に代えて
クリップドＴマトリックス回路６を用いて構成したもの
である。

【０００６】何れにしてもこれらの回路は基本的にはア
ナログ方式のものである。即ち、入出力量を電流値や電
圧値で表し、内部の演算処理も全てアナログ的に行うも
のである。ところが、アナログ方式の場合、例えば増幅
器等の温度特性や電源投入後のドリフト等のため、精度
よく安定させて動作させるのは困難である。特に、神経
回路網の場合、増幅器の数は少なくとも数百個程度必要
であり、かつ、非線形な動作を行わせるので、動作の安
定性は重要である。また、例えば抵抗値等の回路定数の
変更も容易ではなく、汎用性に乏しい。

【０００７】

【発明が解決しようとする課題】このようなことから、
神経回路網をデジタル方式により表現したものが、例え
ば電子情報通信学会技術研究報告、ＩＣＤ８８−１３０
中の「完全ディジタルニューロチップの構成」により報
告されている。しかし、これは従来のアナログ方式のも
のをエミュレートしたもので、アップダウンカウンタを
用いる等、回路がやや複雑なものとなっている。

【０００８】このような欠点を解決するため、デジタル
方式のニューロンモデルが本出願人により特願平１−１
７９６２９号等として既に提案され、さらには、このよ
うなニューロンモデルにおいて最終出力層より得られる
デジタル信号をパルス密度に変換し、適宜アナログ出力
に変換するようにしたものも提案されている。しかし、
このような提案例によると、デジタル信号をパルス密度
として扱うことに限定されてしまい、汎用性ないしは処
理能力に欠けるものとなる。

【０００９】

【課題を解決するための手段】請求項１記載の発明で
は、２値化された複数の情報列を同時に処理するように
した信号処理回路網において、少なくとも２つ以上の入
力と、各入力毎に設けたメモリと、これらのメモリから
メモリ内容を順次読出す読出し手段と、メモリから順次
読出されたメモリ内容と入力情報との論理積を入力毎に
演算する論理積回路と、論理積回路により得られたこれ
らの論理積結果について予め入力毎に設定された２つの
組別に全入力分の論理和を演算する論理和回路と、これ
らの論理和回路により得られた２組の論理和結果同士を
論理演算して出力する出力回路とを有する回路ユニット
を複数個設け、これらの回路ユニットの出力を他の回路
ユニット又は自己の回路ユニットの入力側に結合させて
階層型網状に接続し、最終出力層に位置する回路ユニッ
トの出力回路から得られた出力を計数するカウンタを有
して予め設定された所定値と比較する計数比較回路と、
比較結果に応じて異なる情報を出力する選択出力回路
と、異なる情報出力を一定時間持続させる持続回路とを
設けた。

【００１０】請求項２記載の発明では、各入力毎に第１
メモリと第２メモリとを設け、論理積回路では第１メモ
リから順次読出されたメモリ内容と入力情報との論理積
を入力毎に演算するものとし、論理和回路では論理積回
路により得られたこれらの論理積結果について前記第２
メモリの内容別に全入力分の論理和を演算するものと
し、出力回路ではこれらの論理和回路により得られた内
容別の論理和結果同士を論理演算して出力するものと
し、さらに、請求項１記載の発明と同様に、最終出力層
の出力回路に対して計数比較回路と選択出力回路と持続
回路とを設けた。

【００１１】請求項３記載の発明では、各入力毎に第１
メモリと第２メモリとを設ける他、第１メモリから順次
読出されたメモリ内容と入力情報との論理積を入力毎に
演算する第１論理積回路と、第１論理積回路により得ら
れたこれらの論理積結果について全入力分の論理和を演
算する第１論理和回路と、第２メモリから順次読出され
たメモリ内容と入力情報との論理積を入力毎に演算する
第２論理積回路と、第２論理積回路により得られたこれ
らの論理積結果について全入力分の論理和を演算する第
２論理和回路とを設け、さらに、請求項１記載の発明と
同様に、最終出力層の出力回路に対して計数比較回路と
選択出力回路と持続回路とを設けた。

【００１２】請求項４ないし６記載の発明では、請求項
１ないし３記載の発明において、出力回路を論理和回路
により得られた２組の論理和結果が不一致の時には予め
決められたほうの組の論理和結果を出力し、一致する時
には前記入力と別の外部入力又はこの外部入力に付随し
て設けた別のメモリ内容とこの外部入力との論理積結果
を出力するものとした。

【００１３】

【作用】何れもデジタル方式によるため、アナログ方式
でみられるような温度特性、ドリフト等の問題がなくな
る。また、結合係数なる情報はメモリ上に格納されてい
るので、書換え変更が容易であり、汎用性を持つ装置と
なる。ここに、最終出力層に位置するユニット回路の出
力回路から得られる出力について、計数比較回路で計数
して予め設定された所定値と比較し、比較結果に応じて
選択出力回路により異なる情報を出力する一方、このよ
うな異なる新たな情報の出力状態を持続回路により一定
時間持続させることにより、安定した出力となり、出力
がパルス密度として扱うものに限定されず、より汎用性
及び処理能力の高いデジタル信号出力が得られるものと
なる。

【００１４】

【実施例】本発明の一実施例を図１ないし図１２に基づ
いて説明する。まず、基本として各ニューロンをなす回
路ユニットに関する入出力信号、中間信号、結合係数、
教師信号などは、全て、「０」「１」で２値化されたパ
ルス列で表すものとする。これらの信号は全て同期化さ
れている。いま、ｉ番目の入力をｙ_i とすると、入力ｙ
_i の信号の強度はパルス密度で表現し、例えば図２に示
すパルス列のように、ある一定時間内にある、「１」の
状態数で表す。即ち、図２の例は、４／６を表すもので
あり、同期パルス６個中に信号は「１」が４個、「０」
が２個である。このとき、「１」と「０」の並び方はラ
ンダムであることが望ましい。

【００１５】一方、ニューロン間の結合の度合いを示す
結合係数Ｔ_ijも同様にパルス密度で表現し、「０」と
「１」とのパルス列として予めメモリ上に用意してお
く。図３に示す例は、「１０１０１０」＝３／６を表
す。この場合も、「１」と「０」の並び方はランダムで
あることが望ましい。

【００１６】そして、このパルス列を同期クロックに応
じてメモリ上より順次読出し、各々入力信号パルス列と
の論理積をとる（ｙ_i ∩ Ｔ_ij)。これを、ニューロンｊ
への入力とする。上例の場合で説明すると、入力信号が
「１０１１０１」として入力されたとき、これと同期し
てメモリ上よりパルス列を呼出し、順次論理積をとるこ
とにより、図４に示すような「１０１０００」が得ら
れ、これは入力ｙ_i が結合係数Ｔ_ijにより変換されパル
ス密度が２／６となることを示している。

【００１７】このような論理積結果のパルス密度は、近
似的には入力信号のパルス密度と結合係数とのパルス密
度との積となり、アナログ方式の結合係数と同様の機能
を有する。これは、信号の列が長いほど、また、「１」
と「０」との並び方がランダムであるほど、積に近い機
能を持つことになる。なお、入力パルス列に比べて結合
係数のパルス列が短く、読出すべきデータがなくなった
ら、再びデータの先頭に戻って読出しを繰返えせばよ
い。

【００１８】ここに、１つの神経細胞ユニットは多入力
であるので、「入力信号と結合係数との論理積結果」も
多数あり、次にＯＲ回路によりこれらの論理和をとる。
入力は同期化されているので、例えば１番目のデータが
「１０１０００」、２番目のデータが「０１００００」
の場合、両者のＯＲをとると、「１１１０００」とな
る。これを多入力（入力数をｍとする）同時に計算し出
力とする。即ち、図５に示すようになる。これは、アナ
ログ計算における和の計算及び非線形関数（シグモイド
関数）の部分に対応している。

【００１９】パルス密度が低い場合、その論理和をとっ
たもののパルス密度は、各々のパルス密度の和に近似的
に一致する。パルス密度が高くなるにつれ、ＯＲ回路の
出力は段々飽和してくるので、パルス密度の和とは一致
せず、非線形性が出てくる。論理和の場合、パルス密度
は１よりも大きくなることがなく、かつ、０より小さく
なることもなく、さらには、単調増加関数であり、シグ
モイド関数と近似的に同様となる。

【００２０】ところで、結合には興奮性と抑制性があ
り、数値計算の場合には、結合係数の符号で表し、アナ
ログ回路の場合は前述の如くＴ_ijが負となる場合（抑制
性結合）は増幅器を用いて出力を反転させてＴ_ijに相当
する抵抗値で他の神経細胞に結合させる。この点、デジ
タル方式の本実施例にあっては、パルス密度は常に正で
あるが、以下の３種類の何れかの方法を用いれば、結合
係数をパルス密度で表している場合でも結合の興奮性と
抑制性への対応が可能となる。

【００２１】まず、請求項１，４対応の構成を図６に示
す。ここでは、各結合に対して興奮性か抑制性かを予め
設定しておき、興奮性結合グループと抑制性結合グルー
プとで別々に上述した論理和をとる。又は、各入力に対
して予め興奮性か抑制性かを設定しておき、興奮性の入
力グループと抑制性の入力グループとで別々に論理和を
とる。例えば、図６に示すように入力段階では予め興奮
性結合グループ１１ａと抑制性結合グループ１１ｂとに
組分けしておき、各入力１２に対して結合係数Ｔ_ijを記
憶したメモリ１３ａ，１３ｂを設ければよい。入力信号
と結合係数Ｔ_ijのパルス列の論理積はＡＮＤゲート（論
理積回路）１４ａ，１４ｂによりとられる。そして、グ
ループ１１ａ，１１ｂ別にＯＲゲート（論理和回路）１
５ａ，１５ｂにより論理和がとられ、興奮性グループ１
１ａの論理和結果（ＯＲゲート１５ａ出力）１６ａと抑
制性グループ１１ｂの論理和結果（ＯＲゲート１５ｂ出
力）１６ｂとを得る。

【００２２】一方、請求項２，５対応の構成を図７に示
す。この方式では、結合毎に、その結合が興奮性である
か抑制性であるかを表すメモリ（第２メモリ）１７を持
ち、その内容によって結合の興奮性、抑制性をゲート回
路１８により任意に設定できるようにする。このような
ゲート回路１８を通すことにより、このメモリ１７の内
容によって決まる興奮性の結合のグループと抑制性の結
合のグループとでＯＲゲート１５ａ，１５ｂにより別々
に論理和をとり、グループ別の論理和結果１６ａ，１６
ｂを得る。

【００２３】さらに、請求項３，６対応の構成を図８に
示す。この方式では、結合毎に興奮性の結合係数と抑制
性の結合係数とを持たせ、図８に示すように、両者を各
々メモリ（第１メモリ）１９とメモリ（第２メモリ）２
０上に置く。これは、結合係数を正の量と負の量との和
の形に分解して表したことに相当する。そして、全ての
入力信号とメモリ１９に記憶された興奮性の結合係数と
の論理積をＡＮＤゲート（第１論理積回路）２１により
とり、これらのＡＮＤゲート２１の出力同士の論理和を
ＯＲゲート（第１論理和回路）１５ａによりとる。一
方、全ての入力信号とメモリ２０に記憶された抑制性の
結合係数との論理積をＡＮＤゲート（第２論理積回路）
２２によりとり、これらのＡＮＤゲート２２の出力同士
の論理和をＯＲゲート（第２論理和回路）１５ｂにより
とる。このようにして、興奮性／抑制性別の論理和結果
１６ａ，１６ｂを得る。

【００２４】ついで、このように得られた論理和結果１
６ａ，１６ｂは出力回路２３による論理演算処理を経て
出力される。ここに、出力回路２３による処理として
は、興奮性グループの論理和結果と抑制性グループの論
理和結果とが不一致であれば興奮性グループの論理和結
果を出力する（即ち、興奮性グループの論理和結果が
「０」で抑制性グループの論理和結果が「１」であれ
ば、「０」を出力し、逆に、興奮性グループの論理和結
果が「１」で抑制性グループの論理和結果が「０」であ
れば、「１」を出力する）。また、両グループの論理和
結果が一致した時には「０」又は「１」を出力する。

【００２５】このための請求項１，２，３記載の発明対
応の出力回路２３は例えば図９又は図１０に示すように
構成される。図９は抑制性グループの論理和結果１６ｂ
はインバータ２４を通し、興奮性グループの論理和結果
１６ａは直接、ＡＮＤゲート２５に入力させて論理積を
とり、ユニット出力２６とするようにしたものである。
図１０はＡＮＤゲート２５に代えて、ＯＲゲート２７を
用い、論理和をとるようにしたものである。

【００２６】また、請求項４，５，６記載の発明対応の
出力回路２３は例えば図１１に示すように構成される。
この方式は、まず、入力１２とは別個に設定された入力
２８とこの入力に付随させてメモリ２９も設け、この入
力２８とメモリ２９の内容との論理積をＡＮＤゲート３
０によりとる。そして、両方の論理和結果１６ａ，１６
ｂを排他的ＯＲゲート３１に入力させ、両者が不一致の
時にはＡＮＤゲート３２，ＯＲゲート３３による処理を
経て予め決められた結果１６ａ側をユニット出力２６と
して出力させる。一方、両者が一致する時には排他的Ｏ
Ｒゲート３１のインバータ３４により反転させた出力と
ＡＮＤゲート３０出力との論理積をＡＮＤゲート３５に
よりとり、ＯＲゲート３３を介してユニット出力２６と
して出力させる。或いは、一致する時には入力２８を直
接的にユニット出力２６として出力させるようにしても
よい。

【００２７】上述した説明は、神経細胞模倣ユニット
（回路ユニット）３６単体についてであるが、実際に機
能させるためには複数の神経細胞模倣ユニット３６を設
けてネットワークとする必要がある。このためには、例
えば図１２に示すように入力層、中間層、出力層（最終
出力層）というように階層型ネットワーク構造とし、あ
る神経細胞模倣ユニット３６の出力を次層の各神経細胞
模倣ユニット３６の入力に結合させる。そしてネットワ
ーク全体を同期させておけば、次々と同じ機能で計算す
ることが可能となる。

【００２８】ここに、入力１２のデータは一般にアナロ
グ値であることが多いので、これをパルス列に変換する
には、乱数発生機より乱数を発生させ、これと入力とを
比較し、その大小判定により「１」又は「０」を発生さ
せれば、所望の値が得られるものとなる。一方、ユニッ
ト出力２６もパルス列で出力されるが、これは、カウン
タ等を用いれば値を求めることができる。もっとも、用
途によっては、パルス列そのままで用いることも可能で
ある。

【００２９】しかして、本実施例ではこのような前提的
な構成において、特に、ネットワークにおける最終出力
層に位置する神経細胞模倣ユニット３６からのユニット
出力２６_Eの処理を工夫したものである。前述したよう
に、最終出力層に位置する神経細胞模倣ユニット３６か
らのユニット出力２６_Eもパルス列で出力されるが、本
実施例ではこのパルス列を計数し、予め設定された所定
値Ｎ₁ に達するまでは、カウントＯＦＦ出力をこのネッ
トワークの出力とし、所定値Ｎ₁ に達した後はカウント
ＯＮ出力をネットワークの出力とするものである。例え
ば、Ｎ₁ ＝５、パルス列に対する計数値をｎ₁ とする
と、図１(ｂ)に示すようにｎ₁ ＝１〜５まではカウント
ＯＦＦ出力をネットワーク出力とし、ｎ₁ ＝５（＝Ｎ
₁ ）となった次の基準クロックからはカウントＯＮ出力
をネットワーク出力とする。このカウントＯＮ出力状態
は、予め設定されたパルスＮ₂ 分の基準クロックが発生
される時間内で維持される。図１(ｂ)はＮ₂ ＝５の場合
の動作例を示し、カウントＯＮ出力が終了した後、出力
層からのカウントｎ₁ はリセットされ、再度カウントし
始める。

【００３０】図１(ａ)はこのために最終出力層の神経細
胞模倣ユニット３６のユニット出力２６_Eを処理するた
めの回路構成を示し、まず、カウンタ３７とコンパレー
タ３８とを有する計数比較回路３９が設けられている。
カウンタ３７は最終出力層のユニット出力２６_Eのパル
ス列のパルス数を計数し、その結果をバイナリ値として
コンパレータ３８に送出するものである。また、コンパ
レータ３８はメモリ４０に予め設定登録された所定値Ｎ
₁ とカウンタ３７から得られる計数値ｎ₁ とを比較し、
その大小に応じた出力を出すものである。この比較出力
４１はｎ₁＜Ｎ₁であれば、「０」とされ、ｎ₁≧Ｎ₁であ
れば「１」を出力する。

【００３１】このコンパレータ３８の出力側には選択出
力回路４２が接続されている。ここに、選択出力回路４
２においては、まず、カウントＯＦＦ出力を格納したメ
モリ４３と、カウントＯＮ出力を格納したメモリ４４と
が用意されている。メモリ４３側はコンパレータ３８出
力が「０」の時に選択されるようにインバータ４５を伴
ってＡＮＤゲート４６に入力され、メモリ４４側はコン
パレータ３８出力が「１」の時に選択されるようにＡＮ
Ｄゲート４７に入力され、これらのＡＮＤゲート４６，
４７の出力がＯＲゲート４８に入力されている。このＯ
Ｒゲート４８からの出力４９が図１(ｂ)中の出力に相当
する。このＯＲゲート４８の出力を最終出力層に位置す
るその神経細胞模倣ユニット３６の最終出力５０として
もよい。又は、図示の如く、このＯＲゲート４８からの
出力４９と最終出力層のユニット出力２６_Eとの論理積
をＡＮＤゲート５１によりとり（或いは、ＯＲゲートに
より論理和をとるようにしてもよい）、その結果を最終
出力５０とするようにしてもよい。或いは、メモリ４
３，４４を省略し、コンパレータ３８の出力４１とユニ
ット出力２６_Eとを論理演算して最終出力５０としても
よい。さらには、コンパレータ３８の出力４１をそのま
ま最終出力５０としてもよい。

【００３２】さらに、本実施例ではカウントＯＮ出力を
一定時間内で持続させるための持続回路５２が設けられ
ている。まず、コンパレータ３８からの比較出力４１の
パルス（１）を計数するカウンタ５３が設けられ、ｎ₂
なるバイナリ値５４に変換されてコンパレータ５５に出
力される。このコンパレータ５５はメモリ５６に予め設
定格納された所定値Ｎ₂ とこのバイナリ値５４なるｎ₂
とを比較する。Ｎ₂ ＞ｎ₂ であれば「０」を、Ｎ₂ ≦ｎ
₂ であれば「１」を出力する。これを、カウンタ３７，
５３にリセット入力として入力させることにより、図１
(ｂ)に示したような動作制御が可能となる。

【００３３】なお、カウンタ３７，５３のリセット信号
としては、ＯＲゲート５７により外部からの任意のリセ
ット信号５８と前記コンパレータ５６からの出力とのＯ
Ｒをとったものとしてもよい。

【００３４】ところで、上述したように信号をパルス密
度で表現し処理する手法は、実際の回路のみならず、計
算機上でシミュレートする場合にも有用である。即ち、
計算機上では演算は直列的に行われるが、アナログ値を
用いて計算するのに比べ、「０」「１」の２値の論理演
算のみであるので、計算スピードが著しく向上する。ま
た、一般に実数値の四則演算は、１回の計算に多くのマ
シンサイクルを必要とするが、論理計算では少なくて済
む。さらには、論理演算のみであると、高速処理向けの
低水準言語が使用しやすいメリットもある。

【００３５】なお、上述した処理を実現するための構成
として、その全てを回路化する必要はなく、一部又は全
部をソフトウエアにより行わせるようにしてもよい。ま
た、回路構成も例示したものに限らず、論理が等価な別
の回路に置換えてもよく、或いは上述した論理を負論理
に置換えたものでもよい。

【００３６】

【発明の効果】本発明は、上述したように構成したの
で、全てデジタル的な処理によるため、アナログ方式で
みられるような温度特性、ドリフト等の問題がなくな
り、安定した動作を行わせることができ、また、結合係
数なる情報についてもメモリ上に格納されているので、
書換え変更が容易であり、汎用性を持たせることがで
き、さらに、最終出力層に位置するユニット回路の出力
回路から得られる出力について、そのパルス数を計数比
較回路で計数し予め設定された所定値と比較し、比較結
果に応じて選択出力回路により異なる情報を出力する一
方、このような異なる新たな情報の出力状態を持続回路
により一定時間持続させるようにしたので、安定した出
力となり、出力がパルス密度として扱うものに限定され
ず、より汎用性及び処理能力の高いデジタル信号出力が
得られるネットワークとすることができる。

【図面の簡単な説明】

【図１】請求項１ないし６記載の発明の要旨を示すもの
で、(ａ)は回路図、(ｂ)はタイミングチャートである。

【図２】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図３】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図４】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図５】基本動作を説明するためのパルス列を示すタイ
ミングチャートである。

【図６】請求項１，４記載の発明対応の構成を示す回路
図である。

【図７】請求項２，５記載の発明対応の構成を示す回路
図である。

【図８】請求項３，６記載の発明対応の構成を示す回路
図である。

【図９】請求項１，２，３記載の発明対応の出力回路の
構成の一例を示す回路図である。

【図１０】請求項１，２，３記載の発明対応の出力回路
の構成の他例を示す回路図である。

【図１１】請求項４，５，６記載の発明対応の出力回路
の構成の一例を示す回路図である。

【図１２】ネットワーク構成を示す概念図である。

【図１３】従来例を示す回路図である。

【図１４】従来例を示す回路図である。

【符号の説明】

１２入力１３メモリ１４論理積回路１５論理和回路１６論理和出力１７第２メモリ１９第１メモリ２０第２メモリ２１第１論理積回路２２第２論理積回路２３出力回路２８外部入力２９メモリ３６回路ユニット３９計数比較回路４２選択出力回路５２持続回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者古田俊之東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者北口貴史東京都大田区中馬込１丁目３番６号株式会社リコー内

Claims

【特許請求の範囲】

【請求項１】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けたメモリと、これらの
メモリからメモリ内容を順次読出す読出し手段と、メモ
リから順次読出されたメモリ内容と入力情報との論理積
を入力毎に演算する論理積回路と、論理積回路により得
られたこれらの論理積結果について予め入力毎に設定さ
れた２つの組別に全入力分の論理和を演算する論理和回
路と、これらの論理和回路により得られた２組の論理和
結果同士を論理演算して出力する出力回路とを有する回
路ユニットを複数個設け、これらの回路ユニットの出力
を他の回路ユニット又は自己の回路ユニットの入力側に
結合させて階層型網状に接続し、最終出力層に位置する
回路ユニットの出力回路から得られた出力を計数するカ
ウンタを有して予め設定された所定値と比較する計数比
較回路と、比較結果に応じて異なる情報を出力する選択
出力回路と、異なる情報出力を一定時間持続させる持続
回路とを設けたことを特徴とする信号処理回路網。
【請求項２】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けた第１メモリと第２メ
モリと、これらのメモリからメモリ内容を順次読出す読
出し手段と、第１メモリから順次読出されたメモリ内容
と入力情報との論理積を入力毎に演算する論理積回路
と、論理積回路により得られたこれらの論理積結果につ
いて前記第２メモリの内容別に全入力分の論理和を演算
する論理和回路と、これらの論理和回路により得られた
内容別の論理和結果同士を論理演算して出力する出力回
路とを有する回路ユニットを複数個設け、これらの回路
ユニットの出力を他の回路ユニット又は自己の回路ユニ
ットの入力側に結合させて階層型網状に接続し、最終出
力層に位置する回路ユニットの出力回路から得られた出
力を計数するカウンタを有して予め設定された所定値と
比較する計数比較回路と、比較結果に応じて異なる情報
を出力する選択出力回路と、異なる情報出力を一定時間
持続させる持続回路とを設けたことを特徴とする信号処
理回路網。
【請求項３】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けた第１メモリと第２メ
モリと、これらのメモリからメモリ内容を順次読出す読
出し手段と、第１メモリから順次読出されたメモリ内容
と入力情報との論理積を入力毎に演算する第１論理積回
路と、第１論理積回路により得られたこれらの論理積結
果について全入力分の論理和を演算する第１論理和回路
と、第２メモリから順次読出されたメモリ内容と入力情
報との論理積を入力毎に演算する第２論理積回路と、第
２論理積回路により得られたこれらの論理積結果につい
て全入力分の論理和を演算する第２論理和回路と、これ
らの論理和回路により得られた２組の論理和結果同士を
論理演算して出力する出力回路とを有する回路ユニット
を複数個設け、これらの回路ユニットの出力を他の回路
ユニット又は自己の回路ユニットの入力側に結合させて
階層型網状に接続し、最終出力層に位置する回路ユニッ
トの出力回路から得られた出力を計数するカウンタを有
して予め設定された所定値と比較する計数比較回路と、
比較結果に応じて異なる情報を出力する選択出力回路
と、異なる情報出力を一定時間持続させる持続回路とを
設けたことを特徴とする信号処理回路網。
【請求項４】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けたメモリと、これらの
メモリからメモリ内容を順次読出す読出し手段と、メモ
リから順次読出されたメモリ内容と入力情報との論理積
を入力毎に演算する論理積回路と、論理積回路により得
られたこれらの論理積結果について予め入力毎に設定さ
れた２つの組別に全入力分の論理和を演算する論理和回
路と、これらの論理和回路により得られた２組の論理和
結果が不一致の時には予め決められたほうの組の論理和
結果を出力し、一致する時には前記入力と別の外部入力
又はこの外部入力に付随して設けた別のメモリ内容とこ
の外部入力との論理積結果を出力する出力回路とを有す
る回路ユニットを複数個設け、これらの回路ユニットの
出力を他の回路ユニット又は自己の回路ユニットの入力
側に結合させて階層型網状に接続し、最終出力層に位置
する回路ユニットの出力回路から得られた出力を計数す
るカウンタを有して予め設定された所定値と比較する計
数比較回路と、比較結果に応じて異なる情報を出力する
選択出力回路と、異なる情報出力を一定時間持続させる
持続回路とを設けたことを特徴とする信号処理回路網。
【請求項５】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けた第１メモリと第２メ
モリと、これらのメモリからメモリ内容を順次読出す読
出し手段と、第１メモリから順次読出されたメモリ内容
と入力情報との論理積を入力毎に演算する論理積回路
と、論理積回路により得られたこれらの論理積結果につ
いて前記第２メモリの内容別に全入力分の論理和を演算
する論理和回路と、これらの論理和回路により得られた
これらの論理和結果が不一致の時には予め決められたほ
うの論理和結果を出力し、一致する時には前記入力と別
の外部入力又はこの外部入力に付随して設けた別のメモ
リ内容とこの外部入力との論理積結果を出力する出力回
路とを有する回路ユニットを複数個設け、これらの回路
ユニットの出力を他の回路ユニット又は自己の回路ユニ
ットの入力側に結合させて階層型網状に接続し、最終出
力層に位置する回路ユニットの出力回路から得られた出
力を計数するカウンタを有して予め設定された所定値と
比較する計数比較回路と、比較結果に応じて異なる情報
を出力する選択出力回路と、異なる情報出力を一定時間
持続させる持続回路とを設けたことを特徴とする信号処
理回路網。
【請求項６】２値化された複数の情報列を同時に処理
するようにした信号処理回路網において、少なくとも２
つ以上の入力と、各入力毎に設けた第１メモリと第２メ
モリと、これらのメモリからメモリ内容を順次読出す読
出し手段と、第１メモリから順次読出されたメモリ内容
と入力情報との論理積を入力毎に演算する第１論理積回
路と、第１論理積回路により得られたこれらの論理積結
果について全入力分の論理和を演算する第１論理和回路
と、第２メモリから順次読出されたメモリ内容と入力情
報との論理積を入力毎に演算する第２論理積回路と、第
２論理積回路により得られたこれらの論理積結果につい
て全入力分の論理和を演算する第２論理和回路と、これ
らの論理和回路により得られた２組の論理和結果が不一
致の時には予め決められたほうの組の論理和結果を出力
し、一致する時には前記入力と別の外部入力又はこの外
部入力に付随して設けた別のメモリ内容とこの外部入力
との論理積結果を出力する出力回路とを有する回路ユニ
ットを複数個設け、これらの回路ユニットの出力を他の
回路ユニット又は自己の回路ユニットの入力側に結合さ
せて階層型網状に接続し、最終出力層に位置する回路ユ
ニットの出力回路から得られた出力を計数するカウンタ
を有して予め設定された所定値と比較する計数比較回路
と、比較結果に応じて異なる情報を出力する選択出力回
路と、異なる情報出力を一定時間持続させる持続回路と
を設けたことを特徴とする信号処理回路網。