JPH04336658A

JPH04336658A - 信号処理装置

Info

Publication number: JPH04336658A
Application number: JP3109076A
Authority: JP
Inventors: Toshiyuki Furuta; 俊之古田; Takashi Kitaguchi; 貴史北口; Hirotoshi Eguchi; 裕俊江口; Shuji Motomura; 本村　修二; Osamu Takehira; 修竹平
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-05-14
Filing date: 1991-05-14
Publication date: 1992-11-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、文字や図形認識、或い
はロボットなどの運動制御、さらには、連想記憶などに
適用可能な、神経回路網を模倣したニューラルコンピュ
ータ等の信号処理装置に関する。

【０００２】

【従来の技術】近年、文字認識や連想記憶、運動制御等
の従来のノイマン型コンピュータでは比較的困難な問題
に対応するため、生体の神経系を模倣し、並列処理や学
習の可能なニューラルコンピュータの研究が行われ、様
々なモデルが提案されている。同時に、そのモデルをハ
ードウエアで実現するものも種々考えられている。その
内、電気回路により実現したものの一例として、図１４
に示すようなものがある。これは、特開昭６２−２９５
１８８号公報中に示されるもので、基本的には、Ｓ字形
伝達関数を有する複数の増幅器１と、各増幅器１の出力
を他の層の増幅器の入力に一点鎖線で示すように接続す
る抵抗性フィードバック回路網２とが設けられている。各増幅器１の入力側には接地されたコンデンサと接地さ
れた抵抗とによるＣＲ時定数回路３が個別に接続されて
いる。そして、入力電流Ｉ１，Ｉ２，〜，ＩＮ　が各増
幅器１の入力に供給され、出力はこれらの増幅器１の出
力電圧の集合から得られる。

【０００３】ここに、神経細胞間の結合の強さは、各細
胞間の入出力ラインを結ぶ抵抗４（抵抗性フィードバッ
ク回路網２中の格子点）の抵抗値で表され、神経細胞応
答関数は各増幅器１の伝達関数で表される。また、神経
細胞間の結合には、周知のように興奮性と抑制性とがあ
り数学的には結合係数の正負符号により表される。しか
し、回路上の定数で正負を実現するのは困難であるので
、ここでは、増幅器１の出力を２つに分け、一方の出力
を反転させることにより、正負の２つの信号を生成し、
これを適当に選択することにより実現するようにしてい
る。

【０００４】また、図１５は特開昭６２−２９５１８８
号公報提案内容を示し、図１４のものを改良したもので
ある。これは、数学的解析に基づき回路を簡素化したも
のであり、増幅器１に代えて単一の出力を持つ負利得増
幅器５を用い、抵抗性フィードバック回路網２に代えて
クリップドＴマトリックス回路６を用いて構成したもの
である。

【０００５】何れにしてもこれらの回路は基本的にはア
ナログ方式のものである。即ち、入出力量を電流値や電
圧値で表し、内部の演算処理も全てアナログ的に行うも
のである。

【０００６】ここに、アナログ方式の場合、例えば増幅
器等の温度特性や電源投入後のドリフト等のため、精度
よく安定させて動作させるのは困難である。特に、神経
回路網の場合、増幅器の数は少なくとも数百個程度必要
であり、かつ、非線形な動作を行わせるので、動作の安
定性は重要である。また、例えば抵抗値等の回路定数の
変更も容易ではなく、汎用性に乏しい。

【０００７】このようなことから、神経回路網をデジタ
ル方式により表現したものが、例えば電子情報通信学会
技術研究報告、ＩＣＤ８８−１３０中の「完全ディジタ
ルニューロチップの構成」により報告されている。しか
し、これは従来のアナログ方式のものをエミュレートし
たもので、アップダウンカウンタを用いる等、回路がや
や複雑なものとなっている。

【０００８】また、このようなデジタル方式の欠点を解
決したニューロンモデルも、例えば本出願人により特願
平２−１７８７８４号等として提案されている。

【０００９】

【発明が解決しようとする課題】このような改良された
提案例ないしは公知のニューロンを用い、１つのパッケ
ージ上に複数のニューロンを集積してネットワーク構成
する場合、その層の数や、各層におけるニューロン数を
決定しなければならない。ここに、ネットワーク構造は
応用するものによって違うので、ネットワーク構造を一
旦固定してしまうと、限定された用途にしか応用できず
、汎用性のないネットワーク構造となってしまう。

【００１０】

【課題を解決するための手段】請求項１記載の発明では
、複数の神経細胞模倣ユニットを１つのパッケージに納
めて回路網を形成するようにした信号処理装置において
、各神経細胞模倣ユニットの入出力間を接続・非接続自
在なプログラマブル結合手段により接続した。

【００１１】請求項２ないし７記載の発明では、改良さ
れた構造の神経細胞模倣ユニットにより回路網を形成す
るものについて、請求項１記載の発明のように、各神経
細胞模倣ユニットの入出力間を接続・非接続自在なプロ
グラマブル結合手段により接続した。

【００１２】これらの発明において、プログラマブル結
合手段を、請求項８記載の発明では、紫外線照射により
消去自在なものとし、請求項９記載の発明では、電気的
処理により消去自在なものとした。

【００１３】

【作用】請求項１記載の発明によれば、各神経細胞模倣
ユニットの入出力間をプログラマブル結合手段により接
続しているので、予め形成されている回路網構造におい
て接続箇所を選択又は変更すれば、所望の構造に変更で
きるものとなり、汎用性の高い信号処理装置となる。

【００１４】特に、請求項２ないし７記載の発明によれ
ば、神経細胞模倣ユニット自体が全てデジタル的に信号
を処理するものであり、アナログ方式のような温度特性
、ドリフト等の問題のないものとなり、結合係数なる情
報もメモリ上に格納されているので書換えが容易であり
、汎用性を持つものとなり、回路網構造の汎用性と相俟
って優れた信号処理装置となる。

【００１５】また、このようなプログラマブル結合手段
は、請求項８又は９記載の発明のように、紫外線照射利
用又は電気的処理利用により、イレーザブルプログラマ
ブルＲＯＭやエレクトリカルイレーザブルプログラマブ
ルＲＯＭの場合と同様に、実現できるものとなり、一層
、汎用性の高いものとなる。

【００１６】

【実施例】本発明の一実施例を図１ないし図１３に基づ
いて説明する。本発明における神経細胞模倣ユニット（
ニューロン）単体としては、公知のものでよいが、特に
前述した既提案例による構成・作用を持つものが好適で
あるので、図３ないし図１２によりその構成・作用から
説明する。

【００１７】まず、図３ないし図５は、何れもｉ番目の
ある１つの神経細胞模倣ユニット１１の単体構成を示し
、図３は請求項２記載の発明に相当する神経細胞模倣ユ
ニット、図４は請求項３記載の発明に相当する神経細胞
模倣ユニット例を示し、図５は請求項４記載の発明に相
当する神経細胞模倣ユニット例を示す。

【００１８】図３の場合、神経細胞模倣ユニット１１は
、興奮性と抑制性とで２つのグループａ，ｂに分けられ
た複数の入力線１２ａｊ，１２ｂｊと、入力に対して個
別に設けられて結合係数Ｔｉｊを記憶した少なくとも２
ビット以上のメモリとしてのシフトレジスタ１３ａｊ，
１３ｂｊと、これらのシフトレジスタ１３に記憶された
内容（結合係数）を同期クロックに同期して順次読出す
ための読出し手段（図示せず）と、読出されたシフトレ
ジスタ１３の内容と入力内容との論理積を順次計算する
論理積手段としてのＡＮＤゲート１４ａｊ，１４ｂｊと
、複数の論理積の結果同士の論理和をグループ別に順次
計算する論理和手段としての２つのＯＲゲート１５ａ，
１５ｂと、一方のグループａについてのＯＲゲート１５
ａの論理和出力と他方のグループｂについてのＯＲゲー
ト１５ｂの論理和出力のインバータ１６による否定との
論理積を順次計算するＡＮＤゲート１７とにより形成さ
れている。ここに、インバータ１６とＡＮＤゲート１７
とにより論理演算手段１８が構成されている。

【００１９】図４の場合、神経細胞模倣ユニット１１は
、複数の入力線２０ｉｊと、各入力に対して個別に設け
られて結合係数Ｔｉｊとグループ分け用の１ビット情報
とを記憶した少なくとも３ビット以上の第１メモリとし
てのシフトレジスタ２１ｉｊ及び第２メモリとしての１
ビットメモリ２２ｉｊと、グループ分け用のメモリ２２
ｉｊの１ビット情報を除いてこれらのシフトレジスタ２
１ｉｊの内容を順次読出す読出し手段（図示せず）と、
読出されたシフトレジスタ２１ｉｊの内容と入力内容と
の論理積を順次計算する論理積手段としてのＡＮＤゲー
ト２３ｉｊと、メモリ２２ｉｊ中の１ビット情報に応じ
て入力を興奮性と抑制性の２グループに分けるＡＮＤゲ
ート２４ａｉｊ，２４ｂｉｊ（一方のグループについて
はインバータ２５ｂｉｊが介在）による切換え論理回路
と、複数の論理積の結果同士の論理和をグループ別に順
次計算する論理和手段としての２つのＯＲゲート１５ａ
，１５ｂと、一方のグループについてのＯＲゲート１５
ａの論理和出力と他方のグループについてのＯＲゲート
１５ｂの論理和出力のインバータ１６による否定との論
理積を順次計算するＡＮＤゲート１７とにより形成され
ている。

【００２０】図５の場合、神経細胞模倣ユニット１１は
、複数の入力線２８ｉｊと、各入力に対して個別に２組
ずつ設けられて結合係数Ｔｉｊを記憶した第１，２メモ
リとしてのシフトレジスタ２９ａｉｊ，２９ｂｉｊと、
これらのシフトレジスタ２９ａｉｊ，２９ｂｉｊの内容
を順次読出す読出し手段（図示せず）と、読出されたシ
フトレジスタ２９ａｉｊ，２９ｂｉｊの内容と入力内容
との論理積を順次計算する論理積手段としてのＡＮＤゲ
ート３０ａｉｊ，３０ｂｉｊと、これらのＡＮＤゲート
３０ａｉｊ，３０ｂｉｊ出力なる複数の論理積の結果同
士の論理和を組別に分けられたグループ別に順次計算す
る論理和手段としての２つのＯＲゲート１５ａ，１５ｂ
と、一方のグループについてのＯＲゲート１５ａの論理
和出力と他方のグループについてのＯＲゲート１５ｂの
論理和出力のインバータ１６による否定との論理積を順
次計算するＡＮＤゲート１７とにより形成されている。即ち、図５方式では、１つの入力に対してシフトレジス
タ２９ａｉｊ，２９ｂｉｊにより結合係数が２組用意さ
れている。この場合、シフトレジスタ２９ａｉｊ，２９
ｂｉｊの内容は異なっていてもよいが、ここでは、一方
のシフトレジスタ２９ａｉｊには興奮性の結合係数Ｔｉ
ｊが格納され、他方のシフトレジスタ２９ｂｉｊには抑
制性の結合係数Ｔｉｊが格納されている。

【００２１】なお、これらの構成において、論理演算手
段１８はいずれの場合も、図６に示すようにＡＮＤゲー
ト１７に代えて、ＯＲゲート３２を用いた構成とし、最
終段で論理和をとるようにしてもよい。

【００２２】何れの回路構成による場合も、入出力信号
は全て２値化され、かつ、同期化されたものが用いられ
る。例えば、「１」と「０」との２値とする。ある入力
ｊの信号の量は、パルス密度で表現するものとし、例え
ばある一定期間内にある「１」の状態数で表わされる。図７は同期クロックと０．５なる情報を表す信号を示し
た図であり、同期パルス１０個中に入力信号としては「
１」が５個、「０」が５個存在する。この時、「１」と
「０」との並び方はランダムであることが望ましい。

【００２３】一方、結合係数Ｔｉｊも同様にパルス密度
で表現し、「０」と「１」とのビット列として予めメモ
リ（シフトレジスタ１３，１９，２９）上に用意してお
く。例えば、「１００１０１０１１０」は０．５を表す
が、この時、「０」と「１」の並び方は入力と同様にラ
ンダムである方が望ましい。このような２値のビット列
を同期クロックに応じてメモリ（シフトレジスタ１３，
１９，２９）上より順次読出し、ＡＮＤゲート１４，２
３又は３０により、入力パルス列との論理積をとる。こ
れにより、あるｉ番目の神経細胞である神経細胞模倣ユ
ニット１１への入力を定義する。即ち、上例を用いて説
明すると、図８に示すように、入力信号が「１０１００
０１０１１」で入力した時、これと同期してメモリ上よ
り結合係数Ｔｉｊのビット列「１００１０１０１１０」
を呼出し、順次論理積をとることにより、結果「１００
０００００１０」が得られ、これは入力が結合係数Ｔｉ
ｊにより変換されパルス密度が０．２となることを示し
ている。この部分は近似的には、出力のパルス密度が、
入力信号のパルス密度と結合係数Ｔｉｊのパルス密度と
の積となり、アナログ方式の結合係数と同様の機能を有
することを意味する。これは、信号の列が長い程、また
、「１」と「０」の並び方がランダムである程、積に近
い機能となる。なお、入力パルス列に比べて結合係数Ｔ
ｉｊのパルス列が短く読出すべきデータがなくなってし
まった場合には、再びデータの先頭に戻って、読出しを
繰返すようにすればよい。

【００２４】ところで、１つの神経細胞模倣ユニット１
１は多入力であるので、上述した入力信号と結合係数Ｔ
ｉｊとの論理積も多数あるので、次にＯＲゲート１５に
よりこれらの論理和をとる。この時、各入力は同期化さ
れているので、例えば１番目のデータが「１０００００
００１０」、２番目のデータが「０１１０１００１００
」の場合、両者の論理和は図９に示すように「１１１０
１００１１０」となる。これを多入力同時に計算し、出
力とする。この部分の処理は、アナログ計算における和
の計算及び非線形関数（シグモイド関数）の部分の処理
に対応する。パルス密度が低い場合、その論理和をとっ
たもののパルス密度は各々のパルス密度の和に近似的に
一致する。パルス密度が高くなるにつれて、論理和の出
力はだんだん飽和してくるので、パルス密度の和とは結
果が一致せず、非線形性が出てくる。論理和の場合、パ
ルス密度は１より大きくなることはなく、かつ、０より
小さくなることもなく、また、単調増加でありシグモイ
ド関数と近似的に同様となる。

【００２５】また、結合には興奮性と抑制性とがあり、
数値計算の場合には、結合係数の正負符号で表し、アナ
ログ回路の場合であれば結合係数Ｔｉｊが負となる場合
（抑制性結合）には反転増幅器を用いて出力を反転させ
Ｔｉｊに相当する抵抗値で他の神経細胞に結合させるよ
うにしている。この点、図３ないし図５に示す方式にあ
っては、まず、結合係数Ｔｉｊの正負により各結合を興
奮性結合と抑制性結合との２つのグループに分け、次い
で、各々入力信号と結合係数のパルス列との論理和をと
る部分までの計算をグループ毎に行い、その後で、興奮
性結合グループの出力が「１」で、抑制性結合グループ
の出力が「０」の時のみ神経細胞模倣ユニット１１から
出力「１」を出すようにすればよい。この機能を実現す
るためには、図１０に示すように、抑制性結合グループ
の出力の否定と興奮性結合グループの出力との論理積を
とればよい。これによりデジタル方式にあっても興奮性
結合と抑制性結合との両方を実現できる。図では、メモ
リとしてシフトレジスタ１３，２１又は２９を用いてい
るが、市販のメモリとコントローラとを組合せたもので
もよい。

【００２６】この時、入力線１２ａｊ，１２ｂｊなる入
力段階で予め興奮性結合と抑制性結合とを２つのグルー
プに分け、どの入力が何れの結合であるかを予め固定し
てグループ毎に論理積計算、論理和計算まで行うように
したのが図３方式である。また、興奮性結合、抑制性結
合を表す１ビット情報を別にメモリ２２に用意し（どち
らの結合が「０」でも「１」でもよい）、このメモリ２
２の内容に応じて切換え可能に構成したのが図４方式で
ある。この切換え機能については、例えば図４中に示す
ようにインバータ２５、ＡＮＤゲート２４等による論理
回路により簡単に実現できる他、リレー等を用いて構成
することもできる。さらに、各入力毎に興奮性結合、抑
制性結合を示す結合係数を格納するためのメモリを２組
ずつ用意しておくようにしたのが図５方式である。

【００２７】なお、図６に示したようにＯＲゲート３２
を用いた論理演算手段１８とし、両グループとも「０」
又は「１」のときは「１」を出力するようにさせてもよ
い。

【００２８】ここに、論理演算手段１８による出力をみ
ると、興奮性グループの論理和結果と抑制性グループの
論理和結果とが不一致であれば、興奮性グループの論理
和結果が出力として出力される。即ち、興奮性グループ
の論理和結果が「０」で抑制性グループの論理和結果が
「１」であれば、「０」を出力し、興奮性グループの論
理和結果が「１」で抑制性グループの論理和結果が「０
」であれば、「１」を出力する。また、興奮性グループ
の論理和結果と抑制性グループの論理和結果とが一致す
る場合には、「０」を出力しても（図２〜図４）、「１
」を出力してもよい（図６）。

【００２９】あるいは、図２ないし図４に示した論理演
算手段１８に代えて、図１１及び図１２に示すように、
ＯＲゲート１５ａ，１５ｂによる論理和結果を入力とす
る排他的ＯＲゲート３３と、インバータ３４と、２つの
ＡＮＤゲート３５，３６と、これらのＡＮＤゲート３５
，３６の出力が入力されるＯＲゲート３７とによる論理
演算手段３８を設け、ＡＮＤゲート３５には排他的ＯＲ
ゲート３３出力と興奮性グループのＯＲゲート１５ａ出
力とを入力させ、ＡＮＤゲート３６には排他的ＯＲゲー
ト３３出力の否定と、別に用意した第２入力３９（従っ
て、入力１２ｉｊ，２０ｉｊ，２８ｉｊ等が第１入力と
なる）とを入力させたものであってもよい。この場合、
第２入力３９は図１２に示すようにこの第２入力３９に
付随して設けた別のメモリ４０との論理積をＡＮＤゲー
ト４１によりとったものとしてもよい。よって、興奮性
グループの論理和結果と抑制性グループの論理和結果と
が一致する場合、第２入力３９又はＡＮＤゲート４１出
力が論理演算手段３８から出力される。図３に対して図
１１又は図１２の論理演算手段３８を設けたものが請求
項５記載の発明の神経細胞模倣ユニット１１に相当し、
図４に対して図１１又は図１２の論理演算手段３８を設
けたものが請求項６記載の発明の神経細胞模倣ユニット
１１に相当し、図５に対して図１１又は図１２の論理演
算手段３８を設けたものが請求項５記載の発明の神経細
胞模倣ユニット１１に相当する。

【００３０】上述した説明は、神経細胞模倣ユニット１
１単体についてであるが、実際に機能させるためには複
数の神経細胞模倣ユニット１１を設けてネットワークと
する必要がある。このためには、例えば図１３に示すよ
うに階層型ネットワーク構造とし、ある神経細胞模倣ユ
ニット１１の出力を次層の各神経細胞模倣ユニット１１
の入力に結合させる。そしてネットワーク全体を同期さ
せておけば、次々と同じ機能で計算することが可能とな
る。また、入力データは一般にアナログ値であることが
多いので、これをパルス列に変換するには、乱数発生機
により乱数を発生させ、これと入力とを比較し、その大
小判定により、「１」又は「０」を発生させることによ
り、所望のものが得られる。

【００３１】しかして、上述したような複数の神経細胞
模倣ユニット１１（或いは、公知の神経細胞模倣ユニッ
ト）を、１つのデバイス（パッケージ）上に集積し、図
１３に示すようにネットワーク構成する場合、予めネッ
トワーク構造、即ち、層数や各層における神経細胞模倣
ユニット１１の数を決定しなければならない。そこで、
本実施例では、各結合をプログラマブルなものとし、ネ
ットワーク構造自体をプログラマブルとしたものである
。

【００３２】例えば、図１（ａ）は６個の神経細胞模倣
ユニット１１（＃１〜＃６）が搭載されて、各神経細胞
模倣ユニット１１間の結合をプログラマブルとしたデバ
イスを示す概念図である。まず、各神経細胞模倣ユニッ
ト１１は複数の入力信号線５１と１本の出力信号線５２
とを有する多入力１出力素子であり、相互の神経細胞模
倣ユニット１１間における入力信号線５１と出力信号線
５２との接続・非接続を各格子点でプログラムできるプ
ログラマブル結合手段としてのマトリクス回路５３が設
けられている。このマトリクス回路５３にはデバイス外
部からの入力信号を受ける入力信号線５４と、デバイス
外部へ出力信号を出力する出力信号線５５とが含まれて
いる。ここに、マトリクス回路５３における各格子点は
例えばヒューズにより構成されており、初期状態では全
て接続された状態とされている。

【００３３】そこで、外部より特殊な信号（図示せず）
を与え、不要箇所のヒューズを切断することにより、任
意の結合状態をプログラムできるものである。これは、
従来のプログラムＲＯＭと全く同じようなものでよく、
容易に実現できる。例えば、従来から知られているイレ
ーザブルプログラマブルＲＯＭと同様なものを用いれば
、紫外線により消去可能となり、紫外線照射によりプロ
グラムされていたネットワーク構造を消去し、再プログ
ラム化することができる。また、エレクトリカルイレー
ザブルプログラマブルＲＯＭと同様なものを用いれば、
電気的な処理により消去可能となり、ネットワーク構造
の変更・設定が一層容易となる。

【００３４】図１（ａ）において、マトリクス回路５３
中、×点で示す格子点を接続点、その他の無印の格子点
を非接続点とすると、図１（ａ）によるネットワークは
同図（ｂ）に示すように、入力層及び中間層の神経細胞
模倣ユニット１１が４個ずつ、出力層の神経細胞模倣ユ
ニット１１が２個なる３層構造のネットワーク構造と等
価となる（入力層の神経細胞模倣ユニット１１は１入力
であるので、デバイスとしては不要である）。また、図
２（ａ）に示すように各結合をプログラムすると、同図
（ｂ）に示すように、入力層、中間層、出力層がともに
３個ずつの３層構造のネットワークが形成されることに
なる。

【００３５】従って、同一のデバイスで様々なネットワ
ーク構造をとることができ、非常に汎用性のあるデバイ
スとなる。なお、マトリクス回路５３は必ずしも図１（
ａ）等に示すような完全なマトリクスでなくてもよく、
可能な結合範囲を想定して一部を省略したものであって
もよい。

【００３６】また、上述した方式を実施するに当り、そ
の全部を回路化する必要はなく、一部又は全部をソフト
ウエアで行わせるようにしてもよい。また、回路構成自
体も例示したものに限らず、論理が等価な別の回路で置
き換えるようにしてもよく、さらには、負論理に置き換
えるようにしてもよい。

【００３７】いま、具体例について説明する。まず、図
３に示したような構成の神経細胞模倣ユニット１１を６
個分だけ１つのチップ上に作製した。ついで、各神経細
胞模倣ユニット１１の入力信号線５１と出力信号線５２
とにより図１（ａ）等に示したようなマトリクス回路５
３を形成し、その格子点部分を通常のイレーザブルプロ
グラマブルＲＯＭ（ＥＰＲＯＭ）構造とした。ここに、
図３に示したシフトレジスタ２１として１２８ビット分
のものを用い、中身はローテションして用いるものとし
た。また、チップ外部へは図１（ａ）等に示したような
入力信号線５４，出力信号線５５を設けた。さらに、電
源やシフトレジスタのシフト用のクロック入力端子等を
設けた。このようなチップを通常のＬＳＩのプロセスで
作製したものである。

【００３８】

【発明の効果】本発明は、上述したように構成したので
、請求項１記載の発明によれば、各神経細胞模倣ユニッ
トの入出力間をプログラマブル結合手段により接続して
いるので、予め形成されている回路網構造において接続
箇所をプログラマブルに選択又は変更するだけで所望の
回路網構造を形成又は変更できるものとなり、汎用性の
高い信号処理装置とすることができる。

【００３９】特に、請求項２ないし７記載の発明によれ
ば、神経細胞模倣ユニット自体が全てデジタル的に信号
を処理するものであり、アナログ方式のような温度特性
、ドリフト等の問題のないものとなり、結合係数なる情
報もメモリ上に格納されているので書換えが容易であり
、汎用性を持つものとなり、プログラマブル結合手段に
よる回路網構造の汎用性と相俟って優れた信号処理装置
とすることができる。

【００４０】また、請求項８又は９記載の発明によれば
、このようなプログラマブル結合手段を、紫外線照射利
用又は電気的処理利用によるものとしたので、イレーザ
ブルプログラマブルＲＯＭやエレクトリカルイレーザブ
ルプログラマブルＲＯＭの場合と同様に、容易に実現で
きるとともに、書換えが容易であり、回路網構造の再プ
ログラムが可能で、一層、汎用性の高いものとすること
ができる。

【図面の簡単な説明】

【図１】請求項１記載の発明対応の一実施例の一例を示
すもので、（ａ）はデバイス概念図、（ｂ）は等価結線
図である。

【図２】請求項１記載の発明対応の一実施例の他例を示
すもので、（ａ）はデバイス概念図、（ｂ）は等価結線
図である。

【図３】請求項２記載の発明対応の神経細胞模倣ユニッ
ト単体構成を示す回路図である。

【図４】請求項３記載の発明対応の神経細胞模倣ユニッ
ト単体構成を示す回路図である。

【図５】請求項４記載の発明対応の神経細胞模倣ユニッ
ト単体構成を示す回路図である。

【図６】変形例を示す回路図である。

【図７】動作を示すパルス列のタイミングチャートであ
る。

【図８】動作を示すパルス列のタイミングチャートであ
る。

【図９】動作を示すパルス列のタイミングチャートであ
る。

【図１０】動作を示すパルス列のタイミングチャートで
ある。

【図１１】請求項５ないし７記載の発明対応の論理演算
手段を示す回路図である。

【図１２】請求項５ないし７記載の発明対応の論理演算
手段を示す別の回路図である。

【図１３】ネットワーク構成例を示す概念図である。

【図１４】従来例を示す回路図である。

【図１５】従来例を示す回路図である。

【符号の説明】

１１　　　　神経細胞模倣ユニット１２，２０，２８，５１　　　　入力（＝第１入力）１
３，２１，２２，２９，４０　　　　メモリ１４，２３
，３０　　　　論理積回路１５　　　　論理和回路１８，３８　　　　論理演算手段３９　　　　第２入力５２　　　　出力５３　　　　プログラマブル結合手段

Claims

【特許請求の範囲】

【請求項１】　　複数の神経細胞模倣ユニットを１つの
パッケージに納めて回路網を形成するようにした信号処
理装置において、各神経細胞模倣ユニットの入出力間を
接続・非接続自在なプログラマブル結合手段により接続
したことを特徴とする信号処理装置。
【請求項２】　　複数の神経細胞模倣ユニットを１つの
パッケージに納めて回路網を形成し、２値化された複数
の情報列を同時に処理するようにした信号処理装置にお
いて、各神経細胞模倣ユニットを、少なくとも２つ以上
の入力と、各入力毎に設けたメモリと、このメモリから
メモリ内容を順次読出す読出し手段と、前記メモリから
順次読出されたメモリ内容と前記入力情報との論理積を
入力毎に演算する論理積回路と、これらの論理積回路に
より得られた論理積結果について予め入力毎に設定され
た２つの組別に全入力分の論理和を演算する論理和回路
と、これらの論理和回路により得られた２組の論理和結
果同士を論理演算処理して出力する論理演算回路とによ
り形成し、これらの各神経細胞模倣ユニットの入出力間
を接続・非接続自在なプログラマブル結合手段により接
続したことを特徴とする信号処理装置。
【請求項３】　　複数の神経細胞模倣ユニットを１つの
パッケージに納めて回路網を形成し、２値化された複数
の情報列を同時に処理するようにした信号処理装置にお
いて、各神経細胞模倣ユニットを、少なくとも２つ以上
の入力と、各入力毎に設けた第１メモリ及び第２メモリ
と、これらのメモリからメモリ内容を順次読出す読出し
手段と、前記第１メモリから順次読出されたメモリ内容
と前記入力情報との論理積を入力毎に演算する論理積回
路と、これらの論理積回路により得られた論理積結果に
ついて前記第２メモリの内容別に全入力分の論理和を演
算する論理和回路と、これらの論理和回路により得られ
た論理和結果同士を論理演算処理して出力する論理演算
回路とにより形成し、これらの各神経細胞模倣ユニット
の入出力間を接続・非接続自在なプログラマブル結合手
段により接続したことを特徴とする信号処理装置。
【請求項４】　　複数の神経細胞模倣ユニットを１つの
パッケージに納めて回路網を形成し、２値化された複数
の情報列を同時に処理するようにした信号処理装置にお
いて、各神経細胞模倣ユニットを、少なくとも２つ以上
の入力と、各入力毎に設けた第１メモリ及び第２メモリ
と、これらのメモリからメモリ内容を順次読出す読出し
手段と、前記第１メモリから順次読出されたメモリ内容
と前記入力情報との論理積を入力毎に演算する第１論理
積回路と、これらの第１論理積回路により得られた論理
積結果について全入力分の論理和を演算する第１論理和
回路と、前記第２メモリから順次読出されたメモリ内容
と前記入力情報との論理積を入力毎に演算する第２論理
積回路と、これらの第２論理積回路により得られた論理
積結果について全入力分の論理和を演算する第２論理和
回路と、これらの第１論理和回路と第２論理和回路とに
より得られた２組の論理和結果同士を論理演算処理して
出力する論理演算回路とにより形成し、これらの各神経
細胞模倣ユニットの入出力間を接続・非接続自在なプロ
グラマブル結合手段により接続したことを特徴とする信
号処理装置。
【請求項５】　　複数の神経細胞模倣ユニットを１つの
パッケージに納めて回路網を形成し、２値化された複数
の情報列を同時に処理するようにした信号処理装置にお
いて、各神経細胞模倣ユニットを、少なくとも２つ以上
の第１入力と１つの第２入力と、各第１入力毎に設けた
メモリと、このメモリからメモリ内容を順次読出す読出
し手段と、前記メモリから順次読出されたメモリ内容と
前記第１入力情報との論理積を入力毎に演算する論理積
回路と、これらの論理積回路により得られた論理積結果
について予め入力毎に設定された２つの組別に全入力分
の論理和を演算する論理和回路と、これらの論理和回路
により得られた２組の論理和結果同士が不一致の時には
予め決められたほうの組の論理和結果を出力し一致する
時には前記第２入力情報又はこの第２入力情報に付随し
て設けたメモリ内容とこの第２入力情報との論理積結果
を出力する論理演算回路とにより形成し、これらの各神
経細胞模倣ユニットの入出力間を接続・非接続自在なプ
ログラマブル結合手段により接続したことを特徴とする
信号処理装置。
【請求項６】　　複数の神経細胞模倣ユニットを１つの
パッケージに納めて回路網を形成し、２値化された複数
の情報列を同時に処理するようにした信号処理装置にお
いて、各神経細胞模倣ユニットを、少なくとも２つ以上
の第１入力と１つの第２入力と、各第１入力毎に設けた
第１メモリ及び第２メモリと、これらのメモリからメモ
リ内容を順次読出す読出し手段と、前記第１メモリから
順次読出されたメモリ内容と前記第１入力情報との論理
積を入力毎に演算する論理積回路と、これらの論理積回
路により得られた論理積結果について前記第２メモリの
内容別に全入力分の論理和を演算する論理和回路と、こ
れらの論理和回路により得られた論理和結果同士が不一
致の時には予め決められたほうの組の論理和結果を出力
し一致する時には前記第２入力情報又はこの第２入力情
報に付随して設けたメモリ内容とこの第２入力情報との
論理積結果を出力する論理演算回路とにより形成し、こ
れらの各神経細胞模倣ユニットの入出力間を接続・非接
続自在なプログラマブル結合手段により接続したことを
特徴とする信号処理装置。
【請求項７】　　複数の神経細胞模倣ユニットを１つの
パッケージに納めて回路網を形成し、２値化された複数
の情報列を同時に処理するようにした信号処理装置にお
いて、各神経細胞模倣ユニットを、少なくとも２つ以上
の第１入力と１つの第２入力と、各第１入力毎に設けた
第１メモリ及び第２メモリと、これらのメモリからメモ
リ内容を順次読出す読出し手段と、前記第１メモリから
順次読出されたメモリ内容と前記第１入力情報との論理
積を入力毎に演算する第１論理積回路と、これらの第１
論理積回路により得られた論理積結果について全入力分
の論理和を演算する第１論理和回路と、前記第２メモリ
から順次読出されたメモリ内容と前記第１入力情報との
論理積を入力毎に演算する第２論理積回路と、これらの
第２論理積回路により得られた論理積結果について全入
力分の論理和を演算する第２論理和回路と、これらの第
１論理和回路と第２論理和回路とにより得られた２組の
論理和結果同士が不一致の時には予め決められたほうの
組の論理和結果を出力し一致する時には前記第２入力情
報又はこの第２入力情報に付随して設けたメモリ内容と
この第２入力情報との論理積結果を出力する論理演算回
路とにより形成し、これらの各神経細胞模倣ユニットの
入出力間を接続・非接続自在なプログラマブル結合手段
により接続したことを特徴とする信号処理装置。
【請求項８】　　プログラマブル結合手段を、紫外線照
射により消去自在なものとしたことを特徴とする請求項
１，２，３，４，５，６又は７記載の信号処理装置。
【請求項９】　　プログラマブル結合手段を、電気的処
理により消去自在なものとしたことを特徴とする請求項
１，２，３，４，５，６又は７記載の信号処理装置。