CN111046617A - 基于忆阻器的三值数字逻辑门电路 - Google Patents

基于忆阻器的三值数字逻辑门电路 Download PDF

Info

Publication number
CN111046617A
CN111046617A CN201911335581.3A CN201911335581A CN111046617A CN 111046617 A CN111046617 A CN 111046617A CN 201911335581 A CN201911335581 A CN 201911335581A CN 111046617 A CN111046617 A CN 111046617A
Authority
CN
China
Prior art keywords
memristor
value
logic
gate circuit
memristors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911335581.3A
Other languages
English (en)
Other versions
CN111046617B (zh
Inventor
王晓媛
周鹏飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Dianzi University
Original Assignee
Hangzhou Dianzi University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Dianzi University filed Critical Hangzhou Dianzi University
Priority to CN201911335581.3A priority Critical patent/CN111046617B/zh
Publication of CN111046617A publication Critical patent/CN111046617A/zh
Application granted granted Critical
Publication of CN111046617B publication Critical patent/CN111046617B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本发明涉及一种三值数字逻辑门电路。它包括一个三值与门电路，一个三值或门电路，一个三值非门电路。三值与门电路由两个忆阻器构成。其中第一忆阻器M1负极作为第一输入端，第二忆阻器M2负极作为第二输入端。第一忆阻器M1的正极与第二忆阻器M2的正极相连，并作为输出端。三值或门电路由两个忆阻器构成。其中第三忆阻器M3正极作为第一输入端，第四忆阻器M4正极作为第二输入端。第三忆阻器M3的负极与第二忆阻器M4的负极相连，并作为输出端。三值非门电路由两个忆阻器和三个NMOS管构成。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。

Description

基于忆阻器的三值数字逻辑门电路
技术领域
本发明属于电路设计技术领域，涉及一种三值数字逻辑门电路，具体涉及一种物理可实现的基于忆阻器的三值数字逻辑门电路设计与实现。
背景技术
1971年，华裔科学家蔡少堂教授首次提出忆阻器的概念，2008年，惠普实验室研究团队成功做出纳米忆阻器件，证实了蔡少堂教授的推断，并且进一步研究发现，忆阻器的非易失型和纳米级尺寸有助于摩尔定律的延续，使得忆阻器能够同时计算和存储。忆阻器的独特特性使其在模拟电路设计、非易失性存储、神经网络、数字逻辑等中具有良好的应用前景，由于晶体管达到物理极限，忆阻器的开关行为的微小尺寸被推广为基于晶体管的存储器的替代器件。
传统的数字系统是基于二进制数构建的，其中只考虑逻辑0和1。最近，多值逻辑的概念成为一个共同的研究课题，1840年，英国的Thomas Fowler就以平衡三进制的设计，使用木材建造了一台早期的计算机。1958年，苏联莫斯科国立大学由Nikolay Brusentsov建造第一台数字电子三进制计算机Setun，它比二进制计算机在未来发展上更有优势。三元数的主要优点是它比二进制数表示相同的位数时提供了更多的信息，这降低了互连和芯片面积的复杂性。随着元器件制造工艺技术的进步，为三进制逻辑电路的实现提供了可能性。在20世纪80年代，基于使用增强和耗尽型晶体管的CMOS引入了第一个三值逻辑门的实现。三进制逻辑电路非但比二进制逻辑电路速度更快、可靠性更高，还减少了面积和互连的复杂性，且需要的设备功耗也更少。
忆阻器是实现三元系统的良好候选者，因为它可以处理两个以上的状态而无需使用额外的硬件，可以进一步将其分为不同的量化级别到多级元素。实用的忆阻器与标准CMOS技术兼容，这些忆阻器的尺寸在2-10nm范围内相对较小，使用忆阻器实现三元逻辑运算为增强和新颖的功能开辟了新的机会。
发明内容
针对现有技术的不足，本发明提出了一种新的基于忆阻器的三值数字逻辑门电路。
本发明解决技术问题所采取的技术方案如下：包括一个三值与门电路，一个三值或门电路，一个三值非门电路。
三值与门电路由两个忆阻器构成。其中第一忆阻器M1负极作为第一输入端，第二忆阻器M2负极作为第二输入端。第一忆阻器M1的正极与第二忆阻器M2的正极相连，并作为输出端。
三值或门电路由两个忆阻器构成。其中第三忆阻器M3正极作为第一输入端，第四忆阻器M4正极作为第二输入端。第三忆阻器M3的负极与第四忆阻器M4的负极相连，并作为输出端。
三值非门电路由两个忆阻器和三个NMOS管构成。其中第五忆阻器M5的负极与电源Vcc相连接，第五忆阻器M5的正极与第一NMOS管N1的源极(S)相连，并作为输出端。第一NMOS管N1的栅极(G)与输入端相连，第一NMOS管N1的漏极(D)与第六忆阻器M6的负极相连，第六忆阻器M6的正极与第二NMOS管N2的源极(S)相连，第二NMOS管N2的栅极(G)与输入端相连，第二NMOS管N2的漏极(D)接地。第三NMOS管N3的源极(S)与第六忆阻器M6的负极和第一NMOS管N1的漏极(D)相连，第三NMOS管N3的栅极(G)与输入端相连，第三NMOS管N3的漏极(D)接地。
本发明设计了一种具有新型的基于忆阻器的三值逻辑数字逻辑门电路模型，包括三值与门、或门和非门，结构清晰简单、易于实现。该门电路模型可用于多值数字逻辑运算等诸多领域中的应用研究具有重要意义。
附图说明
图1是本发明的基于忆阻器的三值与门电路。
图2是本发明的基于忆阻器的三值或门电路。
图3是本发明的基于忆阻器的三值非门电路。
具体实施方式
下面结合附图对本发明优选实施例作详细说明。
本发明设计的基于忆阻器的三值与门路模型，其电路模型如图1所示，由两个忆阻器构成，并利用忆阻器的开关特性和记忆特性实现。
三值与门的逻辑状态是电压值，其中，定义电压Vcc为2V，对应逻辑2，电压Vcc/2，为1V对应逻辑1，GND为0V，对应逻辑0。对于三值与门，与逻辑就是求两输入的最小值，其对应的真值表如下表所示：
IN<sub>1</sub> IN<sub>2</sub> OUT<sub>1</sub>＝IN<sub>1</sub> TAND IN<sub>2</sub>
0 0 0
0 1 0
0 2 0
1 0 0
1 1 1
1 2 1
2 0 0
2 1 1
2 2 2
对于三值与门，当两个输入状态相同时，即输入{IN1,IN2}＝{(0,0),(1,1),(2,2)}时，此时电路中没有电流流过，电路为一个等势体，输出端OUT1的电压与输入端IN1和IN2的电压一致。
当两个输入状态不同时，当两输入端IN1和IN2分别接VCC/2和GND时，即对应着输入{IN1，IN2}＝{1,0}，此时电流自上而下流经忆阻器M1和忆阻器M2。根据HP忆阻器的开关特性，当电流从忆阻M1的负极流入，正极流出，忆阻M1的阻值增大到ROFF。相反，电流从忆阻M2的正极流入，负极流出，阻值减小到RON。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000041
即输出电压为0V，对应着逻辑0。
当两个输入端IN1和IN2分别接GND和VCC/2时，即对应着输入{IN1，IN2}＝{0,1}，此时电流自下而上流经忆阻器M2和M1。根据HP忆阻器的开关特性，电流从忆阻M2的负极流入，正极流出，忆阻M2的阻值增大到ROFF。相反，电流从忆阻M1的正极流入，负极流出，阻值减小到RON。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000051
即输出电压为0V，对应着逻辑0。
当两输入端IN1和IN2分别接VCC和GND时，即对应着输入{IN1，IN2}＝{2,0}，此时电流自上而下流经忆阻器M1和忆阻器M2。根据HP忆阻器的开关特性，当电流从忆阻M1的负极流入，正极流出，忆阻M1的阻值增大到ROFF。相反，电流从忆阻M2的正极流入，负极流出，阻值减小到RON。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000052
即输出电压为0V，对应着逻辑0。
当两个输入端IN1和IN2分别接GND和VCC时，即对应着输入{IN1，IN2}＝{0,2}，此时电流自下而上流经忆阻器M2和M1。根据HP忆阻器的开关特性，电流从忆阻M2的负极流入，正极流出，忆阻M2的阻值增大到ROFF。相反，电流从忆阻M1的正极流入，负极流出，阻值减小到RON。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000053
即输出电压为0V，对应着逻辑0。
当两输入端IN1和IN2分别接VCC和VCC/2时，即对应着输入{IN1，IN2}＝{2,1}，此时电流自上而下流经忆阻器M1和忆阻器M2。根据HP忆阻器的开关特性，当电流从忆阻M1的负极流入，正极流出，忆阻M1的阻值增大到ROFF。相反，电流从忆阻M2的正极流入，负极流出，阻值减小到RON。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000061
即输出电压为0.5VCC，对应着逻辑1。
当两输入端IN1和IN2分别接VCC/2和VCC时，即对应着输入{IN1，IN2}＝{1,2}，此时电流自下而上流经忆阻器M2和M1。根据HP忆阻器的开关特性，电流从忆阻M2的负极流入，正极流出，忆阻M2的阻值增大到ROFF。相反，电流从忆阻M1的正极流入，负极流出，阻值减小到RON。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000062
即输出电压为0.5VCC，对应着逻辑1。
如图2所示，三值或门的逻辑状态是电压值，其中，定义电压Vcc为2V，对应逻辑2，电压Vcc/2，为1V对应逻辑1，GND为0V，对应逻辑0。对于三值或门，或逻辑就是求两输入的最大值，其对应的真值表如下表所示：
IN1 IN2 OUT<sub>1</sub>＝IN<sub>1</sub> TOR IN<sub>2</sub>
0 0 0
0 1 1
0 2 2
1 0 1
1 1 1
1 2 2
2 0 2
2 1 2
2 2 2
对于三值或门，当两个输入状态相同时，即输入{IN1,IN2}＝{(0,0),(1,1),(2,2)}时，此时电路中没有电流流过，电路为一个等势体，输出端OUT1的电压与输入端IN1和IN2的电压一致。
当两个输入状态不同时，当两输入端IN1和IN2分别接VCC/2和GND时，即对应着输入{IN1，IN2}＝{1,0}，此时电流自上而下流经忆阻器M1和忆阻器M2。根据HP忆阻器的开关特性，当电流从忆阻M1的正极流入，负极流出，忆阻M1的阻值减小到RON。相反，电流从忆阻M2的负极流入，正极流出，阻值增大到ROFF。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000071
即输出电压为VCC/2，对应着逻辑1。
当两个输入端IN1和IN2分别接GND和VCC/2时，即对应着输入{IN1，IN2}＝{0,1}，此时电流自下而上流经忆阻器M2和M1。根据HP忆阻器的开关特性，电流从忆阻M2的正极流入，负极流出，忆阻M2的阻值减小到RON。相反，电流从忆阻M1的负极流入，正极流出，阻值增大到ROFF。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000081
即输出电压为VCC/2，对应着逻辑1。
当两输入端IN1和IN2分别接VCC和GND时，即对应着输入{IN1，IN2}＝{2,0}，此时电流自上而下流经忆阻器M1和忆阻器M2。根据HP忆阻器的开关特性，当电流从忆阻M1的正极流入，负极流出，忆阻M1的阻值减小到RON。相反，电流从忆阻M2的负极流入，正极流出，阻值增大到ROFF。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000082
即输出电压为VCC，对应着逻辑2。
当两个输入端IN1和IN2分别接GND和VCC时，即对应着输入{IN1，IN2}＝{0,2}，此时电流自下而上流经忆阻器M2和M1。根据HP忆阻器的开关特性，电流从忆阻M2的正极流入，负极流出，忆阻M2的阻值减小到RON。相反，电流从忆阻M1的负极流入，正极流出，阻值增大到ROFF。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000083
即输出电压为VCC，对应着逻辑2。
当两输入端IN1和IN2分别接VCC和VCC/2时，即对应着输入{IN1，IN2}＝{2,1}，此时电流自上而下流经忆阻器M1和忆阻器M2。根据HP忆阻器的开关特性，当电流从忆阻M1的正极流入，负极流出，忆阻M1的阻值减小到RON。相反，电流从忆阻M2的负极流入，正极流出，阻值增大到ROFF。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000091
即输出电压为VCC，对应着逻辑2。
当两个输入端IN1和IN2分别接VCC/2和VCC时，即对应着输入{IN1，IN2}＝{1,2}，此时电流自下而上流经忆阻器M2和M1。根据HP忆阻器的开关特性，电流从忆阻M2的正极流入，负极流出，忆阻M2的阻值减小到RON。相反，电流从忆阻M1的负极流入，正极流出，阻值增大到ROFF。由于ROFF>>RON，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000092
即输出电压为VCC，对应着逻辑2。
如图3所示，三值非门的逻辑状态是电压值，其中，定义电压Vcc为2V，对应逻辑2，电压Vcc/2，为1V对应逻辑1，GND为0V，对应逻辑0。对于三值非门，其对应的真值表如下表所示：
Figure BDA0002330823150000093
Figure BDA0002330823150000101
其中逻辑0和逻辑2互为非逻辑，逻辑1的非逻辑是其本身，图3所示是三值非门电路，由三个NMOS管和两个忆阻器M5和M6组成，其中NMOS管N1和N2的阈值导通电压为0.5V，NMOS管N3的阈值导通电压为1.5V。
当输入端接地时，即对应输入逻辑0，由于0V小于三个NMOS管的阈值导通电压，因此三个NMOS管N1、N2和N3均截止，输出端通过忆阻器M1构成的上拉电阻连接到Vcc，则输出端节点电压也是Vcc，对应逻辑2。
当输入端接Vcc/2时，即对应输入逻辑1，由于VCC/2大于NMOS管N1和N2的阈值导通电压但小于NMOS管N3的阈值导通电压，因此NMOS管N1和N2导通，N3截止。此时，电流自上而下流经两个忆阻器，由于电流是从两个忆阻器的负极流入，正极流出，故忆阻M1和M2的阻值都增大到ROFF，通过两个忆阻的分压计算得到输出端节点的电压为：
Figure BDA0002330823150000102
即输出电压为0.5VCC，对应着逻辑1。
当输入端接VCC时，即对应输入逻辑2，由于VCC大于三个NMOS管的阈值导通电压，因此三个NMOS管N1、N2和N3都导通。此时，输出端与接地端相导通，故输出端节点的电压为0V，对应着逻辑0。
本领域的普通技术人员应当认识到，以上实施例仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施例的变化、变形都将落在本发明的保护范围内。

Claims (1)

1.基于忆阻器的三值数字逻辑门电路，包括一个三值与门电路，一个三值或门电路和一个三值非门电路，并定义电压Vcc为2V，对应逻辑2；电压Vcc/2，为1V对应逻辑1；GND为0V，对应逻辑0，其特征在于：
三值与门电路由两个忆阻器构成；其中第一忆阻器M1负极作为第一输入端，接电压Vcc、电压Vcc/2或GND，第二忆阻器M2负极作为第二输入端，接电压Vcc、电压Vcc/2或GND；第一忆阻器M1的正极与第二忆阻器M2的正极相连，并作为输出端，三值与门电路逻辑就是求两输入端的最小值；
三值或门电路由两个忆阻器构成；其中第三忆阻器M3正极作为第一输入端，接电压Vcc、电压Vcc/2或GND，第四忆阻器M4正极作为第二输入端，接电压Vcc、电压Vcc/2或GND；第三忆阻器M3的负极与第四忆阻器M4的负极相连，并作为输出端，三值或门电路逻辑就是求两输入端的最大值；
三值非门电路由两个忆阻器和三个NMOS管构成；其中第五忆阻器M5的负极与电压Vcc相连接，第五忆阻器M5的正极与第一NMOS管N1的源极相连，并作为输出端；第一NMOS管N1的栅极与输入端相连，所述的输入端接电压Vcc、电压Vcc/2或GND；第一NMOS管N1的漏极与第六忆阻器M6的负极相连，第六忆阻器M6的正极与第二NMOS管N2的源极相连，第二NMOS管N2的栅极与输入端相连，第二NMOS管N2的漏极接地；第三NMOS管N3的源极与第六忆阻器M6的负极和第一NMOS管N1的漏极相连，第三NMOS管N3的栅极与输入端相连，第三NMOS管N3的漏极接地，其中第一NMOS管N1和第二NMOS管N2的阈值导通电压为0.5V，第三NMOS管N3的阈值导通电压为1.5V。
CN201911335581.3A 2019-12-23 2019-12-23 基于忆阻器的三值数字逻辑门电路 Active CN111046617B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911335581.3A CN111046617B (zh) 2019-12-23 2019-12-23 基于忆阻器的三值数字逻辑门电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911335581.3A CN111046617B (zh) 2019-12-23 2019-12-23 基于忆阻器的三值数字逻辑门电路

Publications (2)

Publication Number Publication Date
CN111046617A true CN111046617A (zh) 2020-04-21
CN111046617B CN111046617B (zh) 2024-04-09

Family

ID=70238479

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911335581.3A Active CN111046617B (zh) 2019-12-23 2019-12-23 基于忆阻器的三值数字逻辑门电路

Country Status (1)

Country Link
CN (1) CN111046617B (zh)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111555751A (zh) * 2020-06-02 2020-08-18 杭州电子科技大学 基于忆阻器的三值异或和同或逻辑门电路
CN111628763A (zh) * 2020-06-19 2020-09-04 杭州电子科技大学 基于忆阻器的三值编码器电路
CN111667863A (zh) * 2020-06-19 2020-09-15 杭州电子科技大学 基于忆阻器的1-3线三值译码器电路
CN112751570A (zh) * 2020-12-27 2021-05-04 黑龙江大学 一种基于忆阻器的三变量奇偶检测电路
CN112803943A (zh) * 2020-12-31 2021-05-14 杭州电子科技大学 基于三值忆阻器的数字与门实现方法
CN112818617A (zh) * 2020-12-31 2021-05-18 杭州电子科技大学 基于三值忆阻器的数字或门实现方法
CN112865786A (zh) * 2020-12-31 2021-05-28 杭州电子科技大学 基于三值忆阻器的数字非门实现方法
CN112910457A (zh) * 2021-01-21 2021-06-04 西南大学 一种基于忆阻器的数据选择器及其ic拓扑结构
CN113810043A (zh) * 2021-09-03 2021-12-17 杭州电子科技大学 基于忆阻器的平衡三值译码器电路
CN113872589A (zh) * 2021-09-03 2021-12-31 杭州电子科技大学 基于忆阻器的平衡三值多路复用器电路
EP4030625A1 (en) * 2021-01-15 2022-07-20 ETH Zurich Logic circuit with voltage-controlled threshold switch
KR20220158413A (ko) 2021-05-24 2022-12-01 경북대학교 산학협력단 멤리스터와 mosfet을 이용한 3진법 논리 설계 방법, 이를 수행하기 위한 기록 매체 및 장치
KR20240012839A (ko) 2022-07-21 2024-01-30 경북대학교 산학협력단 Pmos 및 att를 이용한 3진 논리 게이트 설계 방법 및 이를 수행하기 위한 장치 및 기록 매체
KR20240012838A (ko) 2022-07-21 2024-01-30 경북대학교 산학협력단 멤리스터를 이용한 펄스 발생 방법, 이를 수행하기 위한 기록 매체 및 장치
KR20240013012A (ko) 2022-07-21 2024-01-30 경북대학교 산학협력단 공핍모드 및 다중 문턱전압을 갖는 mosfet을 사용하는 3진 논리 회로 설계 방법 및 이를 수행하기 위한 장치 및 기록 매체

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102412827A (zh) * 2011-11-02 2012-04-11 北京大学 利用rram器件实现逻辑运算的方法
CN102811051A (zh) * 2012-07-09 2012-12-05 华中科技大学 一种基于忆阻器的逻辑门电路
CN104124961A (zh) * 2012-07-09 2014-10-29 华中科技大学 一种基于忆阻器的逻辑非门电路
CN105356876A (zh) * 2015-11-16 2016-02-24 华中科技大学 基于忆阻器的逻辑门电路
CN105761750A (zh) * 2016-02-04 2016-07-13 华中科技大学 一种基于忆阻器的多值逻辑器件及操作方法
US20170337968A1 (en) * 2016-05-23 2017-11-23 Anubhav Jayraj Jagtap Method for Implementing Memristive Logic Gates
US20190056915A1 (en) * 2016-02-23 2019-02-21 Oxford Brookes University Memristor based logic gate

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102412827A (zh) * 2011-11-02 2012-04-11 北京大学 利用rram器件实现逻辑运算的方法
CN102811051A (zh) * 2012-07-09 2012-12-05 华中科技大学 一种基于忆阻器的逻辑门电路
CN104124961A (zh) * 2012-07-09 2014-10-29 华中科技大学 一种基于忆阻器的逻辑非门电路
CN105356876A (zh) * 2015-11-16 2016-02-24 华中科技大学 基于忆阻器的逻辑门电路
CN105761750A (zh) * 2016-02-04 2016-07-13 华中科技大学 一种基于忆阻器的多值逻辑器件及操作方法
US20190056915A1 (en) * 2016-02-23 2019-02-21 Oxford Brookes University Memristor based logic gate
US20170337968A1 (en) * 2016-05-23 2017-11-23 Anubhav Jayraj Jagtap Method for Implementing Memristive Logic Gates

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
S. SHIRINZADEH, K. DATTA AND R. DRECHSLER: "Logic Design using Memristors:An Emerging Technology", 《2018 IEEE 48TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL)》, pages 5 *
朱平平: "基于忆阻器的逻辑门实现", 《中国优秀硕士学位论文全文数据库》, pages 18 *
郑利京: "基于忆阻器的逻辑电路应用研究", 《中国优秀硕士学位论文全文数据库》, pages 17 - 19 *

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111555751A (zh) * 2020-06-02 2020-08-18 杭州电子科技大学 基于忆阻器的三值异或和同或逻辑门电路
CN111628763A (zh) * 2020-06-19 2020-09-04 杭州电子科技大学 基于忆阻器的三值编码器电路
CN111667863A (zh) * 2020-06-19 2020-09-15 杭州电子科技大学 基于忆阻器的1-3线三值译码器电路
CN111628763B (zh) * 2020-06-19 2023-11-07 杭州电子科技大学 基于忆阻器的三值编码器电路
CN112751570A (zh) * 2020-12-27 2021-05-04 黑龙江大学 一种基于忆阻器的三变量奇偶检测电路
CN112803943A (zh) * 2020-12-31 2021-05-14 杭州电子科技大学 基于三值忆阻器的数字与门实现方法
CN112818617A (zh) * 2020-12-31 2021-05-18 杭州电子科技大学 基于三值忆阻器的数字或门实现方法
CN112865786A (zh) * 2020-12-31 2021-05-28 杭州电子科技大学 基于三值忆阻器的数字非门实现方法
WO2022152917A1 (en) * 2021-01-15 2022-07-21 Eth Zurich Logic circuit with voltage-controlled threshold switch
EP4030625A1 (en) * 2021-01-15 2022-07-20 ETH Zurich Logic circuit with voltage-controlled threshold switch
CN112910457A (zh) * 2021-01-21 2021-06-04 西南大学 一种基于忆阻器的数据选择器及其ic拓扑结构
KR20220158413A (ko) 2021-05-24 2022-12-01 경북대학교 산학협력단 멤리스터와 mosfet을 이용한 3진법 논리 설계 방법, 이를 수행하기 위한 기록 매체 및 장치
CN113872589A (zh) * 2021-09-03 2021-12-31 杭州电子科技大学 基于忆阻器的平衡三值多路复用器电路
CN113810043A (zh) * 2021-09-03 2021-12-17 杭州电子科技大学 基于忆阻器的平衡三值译码器电路
KR20240012839A (ko) 2022-07-21 2024-01-30 경북대학교 산학협력단 Pmos 및 att를 이용한 3진 논리 게이트 설계 방법 및 이를 수행하기 위한 장치 및 기록 매체
KR20240012838A (ko) 2022-07-21 2024-01-30 경북대학교 산학협력단 멤리스터를 이용한 펄스 발생 방법, 이를 수행하기 위한 기록 매체 및 장치
KR20240013012A (ko) 2022-07-21 2024-01-30 경북대학교 산학협력단 공핍모드 및 다중 문턱전압을 갖는 mosfet을 사용하는 3진 논리 회로 설계 방법 및 이를 수행하기 위한 장치 및 기록 매체

Also Published As

Publication number Publication date
CN111046617B (zh) 2024-04-09

Similar Documents

Publication Publication Date Title
CN111046617B (zh) 基于忆阻器的三值数字逻辑门电路
CN111628763B (zh) 基于忆阻器的三值编码器电路
CN111555751A (zh) 基于忆阻器的三值异或和同或逻辑门电路
Kvatinsky et al. MRL—Memristor ratioed logic
CN111755051B (zh) 基于忆阻器的2-9线三值译码器电路
US11171650B2 (en) Reversible logic circuit and operation method thereof
CN110827898B (zh) 一种基于忆阻器的电压-电阻式可逆逻辑电路及其操作方法
CN111667863A (zh) 基于忆阻器的1-3线三值译码器电路
CN110445489B (zh) 一种数位比较电路及其操作方法
Haq et al. Ternary encoder and decoder designs in RRAM and CNTFET technologies
US8306178B2 (en) vMOS multi-valued counter unit
WO2023155439A1 (zh) 一种电子设备及其基于忆阻器的逻辑门电路
CN112071346B (zh) 基于忆阻器簇的3d交叉阵列结构
CN110572149A (zh) 一种Toffoli门电路及其操作方法
CN113098491A (zh) 一种基于阈值型忆阻器的三值逻辑电路
CN113992200A (zh) 基于忆阻器的三值单变量上旋逻辑和下旋逻辑电路
CN113810043A (zh) 基于忆阻器的平衡三值译码器电路
Ping et al. A high reliable design of memristor-based multilevel memory
CN114268312A (zh) 基于忆阻器的平衡三值单变量逻辑电路
CN112787657B (zh) 一种可编程忆阻器逻辑电路
Satyanarayana et al. Gate diffusion input (Gdi) technique based CAM cell design for low power and high performance
CN117278020A (zh) 一种基于阻变元件的可编程阻态电路
CN105741868A (zh) 一种用于单粒子加固fpga的多阈值非对称配置存储器
CN114337649A (zh) 基于忆阻器基本逻辑门的9-2线正负三值编码器电路
CN114337651A (zh) 基于二值忆阻器的通用三值非门电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant