CN113810043A - 基于忆阻器的平衡三值译码器电路 - Google Patents
基于忆阻器的平衡三值译码器电路 Download PDFInfo
- Publication number
- CN113810043A CN113810043A CN202111031598.7A CN202111031598A CN113810043A CN 113810043 A CN113810043 A CN 113810043A CN 202111031598 A CN202111031598 A CN 202111031598A CN 113810043 A CN113810043 A CN 113810043A
- Authority
- CN
- China
- Prior art keywords
- memristor
- nmos transistor
- output
- logic
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
本发明公开了一种基于忆阻器的平衡三值译码器电路，包括第一输出电路、第二输出电路、第三输出电路。所述第一输出电路由第一忆阻器M 1和第一NMOS管T 1所构成；所述第二输出电路由第二忆阻器M 2、第三忆阻器M 3、第二NMOS管T 2、第三NMOS管T 3所构成；所述第三输出电路由第四忆阻器M 4、第五忆阻器M 5、第四NMOS管T 4、第五NMOS管T 5所构成，形成了一个输入端和三个输出端的电路结构。本发明电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
Description
技术领域
本发明属于电路设计技术领域，涉及一种三值数字逻辑电路结构，具体涉及一种物理可实现的基于忆阻器的平衡三值译码器电路的设计与实现。
背景技术
随着现代信息技术的进一步发展，数字系统的集成度不断提高，在纳米级电路设计中二值逻辑实现的关键问题——互联限制日益凸显，用于集成电路设计的互联线增大了系统的延迟、噪声以及功耗。与二值逻辑相比，三值逻辑作为一种多值逻辑，其具有单线信息携带量更高，电路的处理能力更强，电路复杂度更低等优点，使得三值逻辑可成为替代二值逻辑实现高密度信息逻辑系统的一种有效方案。
在三值逻辑电路的设计方案中，学术界已经基于不同技术提出了较多设计方案，如CMOS、碳纳米管场效应管(Carbon Nanotube Field Effect Transistor,CNTFET)等，但其中一些电路结构较为复杂且难以集成，未能体现三值逻辑电路的显著优势。1971年，蔡少棠教授基于电路理论的完备性首次预测了忆阻器的存在。直到2008年，惠普实验室成功研制出第一个忆阻器的物理器件，由此引发了全球范围内的忆阻器研究热潮。发展至今，忆阻器已广泛应用于非易失型存储、神经形态网络、数字逻辑运算等领域的研究。忆阻器凭借其纳米尺寸、功耗低且与CMOS技术相兼容等特点，为三值逻辑电路的发展提供了一条崭新的思路。
三值逻辑的表示方法主要分为两类：非平衡型和平衡型。非平衡型三值又包括正三值{0，1，2}和负三值{0，-1，-2}，二者在逻辑符号的方向上是相对的；平衡型三值则采用{-1，0，1}来表示。其中，平衡三值无需设置符号位即可表示全体整数范围，此外，平衡三值的乘法操作不产生进位，加法操作在9种所有输入情况下也仅有2种有进位产生。因此，平衡三值逻辑在算术运算中较非平衡型三值有一定优势。由于忆阻器与CMOS技术相兼容且尺寸较小，更有利于电路集成度的进一步提高，因此，研究忆阻平衡三值逻辑电路有望提高信息存储密度、信息传输效率，对改善现有计算机的体系架构具有一定的促进作用。
发明内容
针对现有技术的不足，本发明提出了一种基于忆阻器的平衡三值译码器电路。
本发明解决技术问题所采取的技术方案如下：
所述基于忆阻器的平衡三值译码器电路，包括第一输出电路、第二输出电路、第三输出电路，形成了一个输入端和三个输出端的电路结构。
所述第一输出电路由第一忆阻器M1和第一NMOS管T1所构成；所述第二输出电路由第二忆阻器M2、第三忆阻器M3、第二NMOS管T2、第三NMOS管T3所构成；所述第三输出电路由第四忆阻器M4、第五忆阻器M5、第四NMOS管T4、第五NMOS管T5所构成。
所述第一NMOS管T1的栅极、第二NMOS管T2的栅极、第二忆阻器M2的负极以及第四NMOS管T4的栅极相连，并作为平衡三值译码器电路的输入端。
所述第一忆阻器M1的负极与电源VDD相连，第一忆阻器M1的正极与第一NMOS管T1的漏极相连，并作为第一输出端X-1。所述第一NMOS管T1的源极与电源-VDD相连。
所述第二忆阻器M2的正极、第二NMOS管T2的漏极以及第三NMOS管T3的源极相连；第二NMOS管T2的源极与电源-VDD相连；第三忆阻器M3的正极与第三NMOS管T3的漏极相连，并作为第二输出端X0。所述第三忆阻器M3的负极与电源VDD相连。第三NMOS管T3的栅极与电源VDD相连。
所述第四NMOS管T4的漏极、第四忆阻器M4的正极以及第五NMOS管T5的栅极相连；第四NMOS管T4的源极与电源-VDD相连，第四忆阻器M4的负极与电源VDD相连；第五忆阻器M5的正极与第五NMOS管T5的漏极相连，并作为第三输出端X1。第五忆阻器M5的负极与电源VDD相连，第五NMOS管T5的源极与电源-VDD相连。
所述基于忆阻器的平衡三值译码器电路的一个输入端与三个输出端遵循以下关系：
当输入端为逻辑-1时，第一输出端X-1输出为逻辑1，第二输出端X0、第三输出端X1输出为逻辑-1；当输入端为逻辑0时，第二输出端X0输出为逻辑1，第一输出端X-1、第三输出端X1输出为逻辑-1；当输入端为逻辑1时，第三输出端X1输出为逻辑1，第一输出端X-1、第二输出端X0输出为逻辑-1。
进一步的，所述第一NMOS管T1的阈值电压为0.8V。
进一步的，所述第二NMOS管T2和第三NMOS管T3的阈值电压均为1.5V。
进一步的，所述第四NMOS管T4的阈值电压为1.5V，第五NMOS管T5的阈值电压为0.8V。
本发明的有益效果是：基于忆阻器的平衡三值译码器电路，电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
附图说明
图1是本发明的基于忆阻器的平衡三值译码器电路结构图。
具体实施方式
下面结合附图对本发明优选实施例作详细说明。
本发明的基于忆阻器的平衡三值译码器电路结构如图1所示，由五个忆阻器和五个NMOS晶体管所构成，利用忆阻器的阻值切换特性和记忆特性加以实现。
所述基于忆阻器的平衡三值译码器电路结构包括第一输出电路、第二输出电路、第三输出电路三个部分，形成了一路输入三路输出的结构。其中，第一输出电路由第一忆阻器M1和第一NMOS管T1所构成；第二输出电路由第二忆阻器M2、第三忆阻器M3、第二NMOS管T2、第三NMOS管T3所构成；第三输出电路由第四忆阻器M4、第五忆阻器M5、第四NMOS管T4、第五NMOS管T5所构成。即，整个平衡三值译码器电路共需五个忆阻器和五个NMOS管。
所述第一忆阻器M1的负极与电源VDD相连，第一忆阻器M1的正极与第一NMOS管T1的漏极相连，并作为第一输出端X-1。第一NMOS管T1的栅极、第二NMOS管T2的栅极、第二忆阻器M2的负极以及第四NMOS管T4的栅极相连，并作为输入端X。第一NMOS管T1的源极与电源-VDD相连。第二忆阻器M2的正极、第二NMOS管T2的漏极以及第三NMOS管T3的源极相连。第二NMOS管T2的源极与电源-VDD相连。第三忆阻器M3的正极与第三NMOS管T3的漏极相连，并作为第二输出端X0。第三忆阻器M3的负极与电源VDD相连，第三NMOS管T3的栅极与电源VDD相连。第四NMOS管T4的漏极、第四忆阻器M4的正极以及第五NMOS管T5的栅极相连。第四NMOS管T4的源极与电源-VDD相连，第四忆阻器M4的负极与电源VDD相连。第五忆阻器M5的正极与第五NMOS管T5的漏极相连，并作为第三输出端X1。第五忆阻器M5的负极与电源VDD相连，第五NMOS管T5的源极与电源-VDD相连。
基于忆阻器的平衡三值译码器电路中的逻辑状态为电压值，其中，定义电压VDD为1V，对应逻辑“1”；GND为0V，对应逻辑“0”；-VDD为-1V，对应逻辑“-1”。本发明设计的平衡三值译码器的真值表如下表所示：
对于第一输出电路部分，第一NMOS管T1的阈值电压为0.8V。当输入端X接-VDD时，即输入为逻辑“-1”，第一NMOS管T1截止，第一输出端X-1通过第一忆阻器M1构成的上拉电阻连接到VDD，即输出为逻辑“1”；当输入端X接地或接VDD时，即输入为逻辑“0”或逻辑“1”，第一NMOS管T1导通，第一输出端X-1通过第一NMOS管T1连接至-VDD，输出为逻辑“-1”。
对于第二输出电路部分，第二NMOS管T2和第三NMOS管T3的阈值电压均为1.5V。当输入端X接-VDD时，即输入为逻辑“-1”，第二NMOS管T2截止、第三NMOS管T3导通，根据忆阻器阻值变化规律，电流从第三忆阻器M3负极流入、正极流出，阻值将增大至ROFF，电流从第二忆阻器M2正极流入、负极流出，阻值将减小至RON，由于ROFF>>RON，通过两个忆阻器的分压计算得到第二输出端X0的电压为：
即输出为逻辑“-1”。
当输入端X接地时，即输入为逻辑“0”，第二NMOS管T2和第三NMOS管T3均截止，第二输出端X0通过第三忆阻器M3构成的上拉电阻连接到VDD，即输出为逻辑“1”。当输入端X接VDD时，即输入为逻辑“1”，第二NMOS管T2和第三NMOS管T3均导通，第二输出端X0通过第二NMOS管T2和第三NMOS管T3连接至-VDD，输出为逻辑“-1”。
对于第三输出电路部分，第四NMOS管T4和第五NMOS管T5的阈值电压分别为1.5V、0.8V。当输入端X接-VDD或接地时，即输入为逻辑“-1”或“0”，第四NMOS管T4截止、第五NMOS管T5导通，第三输出端X1通过第五NMOS管T5连接至-VDD，输出为逻辑“-1”。当输入端X接VDD时，即输入为逻辑“1”，第四NMOS管T4导通、第五NMOS管T5截止，第三输出端X1通过第五忆阻器M5构成的上拉电阻连接到VDD，即输出为逻辑“1”。
本领域的普通技术人员应当认识到，以上实施例仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施例的变化、变形都将落在本发明的保护范围内。
Claims (4)
1.基于忆阻器的平衡三值译码器电路，包括第一输出电路、第二输出电路、第三输出电路，其特征在于：
所述第一输出电路由第一忆阻器M1和第一NMOS管T1所构成；所述第二输出电路由第二忆阻器M2、第三忆阻器M3、第二NMOS管T2、第三NMOS管T3所构成；所述第三输出电路由第四忆阻器M4、第五忆阻器M5、第四NMOS管T4、第五NMOS管T5所构成；
第一忆阻器M1的负极与电源VDD相连，第一忆阻器M1的正极与第一NMOS管T1的漏极相连，并作为第一输出端X-1；第一NMOS管T1的栅极、第二NMOS管T2的栅极、第二忆阻器M2的负极以及第四NMOS管T4的栅极相连，并作为输入端X；第一NMOS管T1的源极与电源-VDD相连；第二忆阻器M2的正极、第二NMOS管T2的漏极以及第三NMOS管T3的源极相连；第二NMOS管T2的源极与电源-VDD相连；第三忆阻器M3的正极与第三NMOS管T3的漏极相连，并作为第二输出端X0；第三忆阻器M3的负极、第三NMOS管T3的栅极与电源VDD相连；第四NMOS管T4的漏极、第四忆阻器M4的正极以及第五NMOS管T5的栅极相连；第四NMOS管T4的源极与电源-VDD相连，第四忆阻器M4的负极与电源VDD相连；第五忆阻器M5的正极与第五NMOS管T5的漏极相连，并作为第三输出端X1；第五忆阻器M5的负极与电源VDD相连，第五NMOS管T5的源极与电源-VDD相连；
所述平衡三值译码器电路的一个输入端与三个输出端遵循以下逻辑关系：
当输入端X为逻辑-1时，第一输出端X-1输出为逻辑1，第二输出端X0、第三输出端X1输出为逻辑-1；
当输入端X为逻辑0时，第二输出端X0输出为逻辑1，第一输出端X-1、第三输出端X1输出为逻辑-1；
当输入端X为逻辑1时，第三输出端X1输出为逻辑1，第一输出端X-1、第二输出端X0输出为逻辑-1。
2.根据权利要求1所述的基于忆阻器的平衡三值译码器电路，其特征在于：
所述第一NMOS管T1的阈值电压为0.8V。
3.根据权利要求1所述的基于忆阻器的平衡三值译码器电路，其特征在于：
所述第二NMOS管T2和第三NMOS管T3的阈值电压均为1.5V。
4.根据权利要求1所述的基于忆阻器的平衡三值译码器电路，其特征在于：
所述第四NMOS管T4的阈值电压为1.5V；第五NMOS管T5的阈值电压为0.8V。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111031598.7A CN113810043A (zh) | 2021-09-03 | 2021-09-03 | 基于忆阻器的平衡三值译码器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111031598.7A CN113810043A (zh) | 2021-09-03 | 2021-09-03 | 基于忆阻器的平衡三值译码器电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113810043A true CN113810043A (zh) | 2021-12-17 |
Family
ID=78942357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111031598.7A Pending CN113810043A (zh) | 2021-09-03 | 2021-09-03 | 基于忆阻器的平衡三值译码器电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113810043A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090295428A1 (en) * | 2006-01-31 | 2009-12-03 | Yasushi Hibino | Three-valued logic function circuit |
| CN106847328A (zh) * | 2016-12-23 | 2017-06-13 | 宁波大学 | 一种利用cnfet实现的三值2‑9线地址译码器 |
| CN110445489A (zh) * | 2019-07-24 | 2019-11-12 | 华中科技大学 | 一种数位比较电路及其操作方法 |
| CN111046617A (zh) * | 2019-12-23 | 2020-04-21 | 杭州电子科技大学 | 基于忆阻器的三值数字逻辑门电路 |
| CN111628763A (zh) * | 2020-06-19 | 2020-09-04 | 杭州电子科技大学 | 基于忆阻器的三值编码器电路 |
| CN111667863A (zh) * | 2020-06-19 | 2020-09-15 | 杭州电子科技大学 | 基于忆阻器的1-3线三值译码器电路 |
-
2021
- 2021-09-03 CN CN202111031598.7A patent/CN113810043A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090295428A1 (en) * | 2006-01-31 | 2009-12-03 | Yasushi Hibino | Three-valued logic function circuit |
| CN106847328A (zh) * | 2016-12-23 | 2017-06-13 | 宁波大学 | 一种利用cnfet实现的三值2‑9线地址译码器 |
| CN110445489A (zh) * | 2019-07-24 | 2019-11-12 | 华中科技大学 | 一种数位比较电路及其操作方法 |
| CN111046617A (zh) * | 2019-12-23 | 2020-04-21 | 杭州电子科技大学 | 基于忆阻器的三值数字逻辑门电路 |
| CN111628763A (zh) * | 2020-06-19 | 2020-09-04 | 杭州电子科技大学 | 基于忆阻器的三值编码器电路 |
| CN111667863A (zh) * | 2020-06-19 | 2020-09-15 | 杭州电子科技大学 | 基于忆阻器的1-3线三值译码器电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111046617B (zh) | 基于忆阻器的三值数字逻辑门电路 | |
| CN108449080B (zh) | 基于cmos反相器和忆阻器构成的全加电路 | |
| CN111628763B (zh) | 基于忆阻器的三值编码器电路 | |
| CN109905115B (zh) | 一种可逆逻辑电路及其操作方法 | |
| CN111755051B (zh) | 基于忆阻器的2-9线三值译码器电路 | |
| CN110827898B (zh) | 一种基于忆阻器的电压-电阻式可逆逻辑电路及其操作方法 | |
| CN111555751A (zh) | 基于忆阻器的三值异或和同或逻辑门电路 | |
| JPH09501294A (ja) | 半導体装置 | |
| CN103051307A (zh) | 一种基于忆阻器的非挥发d触发器 | |
| CN111667863A (zh) | 基于忆阻器的1-3线三值译码器电路 | |
| CN106847327B (zh) | 基于cnfet的三值或非门及三值1-3线地址译码器 | |
| CN113810043A (zh) | 基于忆阻器的平衡三值译码器电路 | |
| CN102426855B (zh) | 嵌入dram存储矩阵的8值存储单元的8值信息刷新方法及相关电路 | |
| CN107731254B (zh) | 一种利用文字运算电路和cnfet的三值静态存储器 | |
| CN116107963A (zh) | 基于忆阻器的存内逻辑电路、存内逻辑计算系统及应用 | |
| CN110690892B (zh) | 一种基于忆阻器的立方根逻辑电路 | |
| CN113872589A (zh) | 基于忆阻器的平衡三值多路复用器电路 | |
| CN102436847B (zh) | Pmos管带通-带阻和高通-低通变阈电路 | |
| CN113992200A (zh) | 基于忆阻器的三值单变量上旋逻辑和下旋逻辑电路 | |
| CN114337649A (zh) | 基于忆阻器基本逻辑门的9-2线正负三值编码器电路 | |
| CN114268312A (zh) | 基于忆阻器的平衡三值单变量逻辑电路 | |
| CN114301467A (zh) | 基于3线-1线编码器的忆阻正负三值9线-2线编码器电路 | |
| CN113054994A (zh) | 基于三值忆阻器交叉阵列的数字与非门实现方法 | |
| CN117215522A (zh) | 基于忆阻器的平衡三值乘法器电路 | |
| CN113590082B (zh) | 一种基于文字运算的三值忆阻全加器电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |