JPS63262745A - アドレス生成回路 - Google Patents
アドレス生成回路Info
- Publication number
- JPS63262745A JPS63262745A JP9716487A JP9716487A JPS63262745A JP S63262745 A JPS63262745 A JP S63262745A JP 9716487 A JP9716487 A JP 9716487A JP 9716487 A JP9716487 A JP 9716487A JP S63262745 A JPS63262745 A JP S63262745A
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- JP
- Japan
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- address
- register
- contents
- arithmetic unit
- bits
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- Pending
Links
- 238000006073 displacement reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、直接メモリアクセス制御装置（以下ＤＭＡコ
ントローラという）に関し、特にアドレスを生成する回
路の改善に関する。
ントローラという）に関し、特にアドレスを生成する回
路の改善に関する。
［従来の技術］
従来よりＤＭＡ転送を行うために用意されたＤＭＡコン
トローラはよく知られている。従来のＤＭＡコントロー
ラでは、アドレス発生に通常カウンタが用いられている
。これは、連続したアドレス領域のＤＭＡ転送には適し
ているものの、不連続なアドレス領域のＤＭＡ耘送には
不向きである。この点を改善するため、そのような場合
には、従来より第３図に示すような演算器を用いてアド
レスの更新を行う方式が採用されている。図において、
２はＤ Ｍ Ａ転送の際のアドレスを出力するアドレス
・レジスタ、３は不連続なアドレスを発生させるために
アドレスの増分がセットされているステップ・レジスタ
、１はアドレス・レジスタ２の値に対しステップ・レジ
スタ３の値を加算あるいは減算する演算器である。４は
レジスタや演算器を制御する制御回路である。
トローラはよく知られている。従来のＤＭＡコントロー
ラでは、アドレス発生に通常カウンタが用いられている
。これは、連続したアドレス領域のＤＭＡ転送には適し
ているものの、不連続なアドレス領域のＤＭＡ耘送には
不向きである。この点を改善するため、そのような場合
には、従来より第３図に示すような演算器を用いてアド
レスの更新を行う方式が採用されている。図において、
２はＤ Ｍ Ａ転送の際のアドレスを出力するアドレス
・レジスタ、３は不連続なアドレスを発生させるために
アドレスの増分がセットされているステップ・レジスタ
、１はアドレス・レジスタ２の値に対しステップ・レジ
スタ３の値を加算あるいは減算する演算器である。４は
レジスタや演算器を制御する制御回路である。
このような構成において、演算器１でまずアドレス・レ
ジスタ２の出力に対してステップ・レジスタ３の出力を
加算または減算する。そしてその結果を再びアドレス・
レジスタ２に入力する。これにより、アドレス・レジス
タ２からは、最初のアドレスよりステップ・アドレスが
指定する量だけ変位した新たなアドレスが得られる。
ジスタ２の出力に対してステップ・レジスタ３の出力を
加算または減算する。そしてその結果を再びアドレス・
レジスタ２に入力する。これにより、アドレス・レジス
タ２からは、最初のアドレスよりステップ・アドレスが
指定する量だけ変位した新たなアドレスが得られる。
［発明が解決しようとする問題点コ
しかしながら、この方式では、アドレス幅が広い時、■
；寅算器のビット幅をアドレス幅と等しくした場合、ハ
ードウェア規模が大きくなり、■演算器を繰り返し使用
して多倍長のアドレスを生成する場合、アドレス生成に
数クロックサイクルを必要とし、データ転送速度が低下
する等の問題がある。
；寅算器のビット幅をアドレス幅と等しくした場合、ハ
ードウェア規模が大きくなり、■演算器を繰り返し使用
して多倍長のアドレスを生成する場合、アドレス生成に
数クロックサイクルを必要とし、データ転送速度が低下
する等の問題がある。
本発明は、このような点に鑑みてなされたもので、ＤＭ
Ａコントローラにおいて多倍長のアドレスを実効的に１
サイクルで生成することのできるアドレス生成回路を提
供することにある。
Ａコントローラにおいて多倍長のアドレスを実効的に１
サイクルで生成することのできるアドレス生成回路を提
供することにある。
［問題点を解決するための手段］
このような目的を達成するために１本発明では、アドレ
スが格納されるアドレス・レジスタと、アドレスの変位
量が予めセットされたステップ・レジスタと、 少なくとも前記アドレス・レジスタのビット幅よりも少
ないビット幅の値を演算するものであって、前記アドレ
ス・レジスタの内容をビット分割して取り込み、これに
対して前記ステップ・レジスタの内容を加算または減算
し、その演算結果を前記アドレス・レジスタに入力する
動作を繰り返して、自身のビット幅以上のアドレスを求
めて前記アドレス・レジスタに与える演算器と、前記ア
ドレス・レジスタの内容を保持し、現在のＤＭＡサイク
ルのアドレスを出力するパイプライン・レジスタと、 前記アドレス・レジスタ、ステップ・レジスタ、演算器
およびパイプライン・レジスタの動作を制御するに必要
な制御信号を発生する制御回路とを具備したことを特徴
とする。
スが格納されるアドレス・レジスタと、アドレスの変位
量が予めセットされたステップ・レジスタと、 少なくとも前記アドレス・レジスタのビット幅よりも少
ないビット幅の値を演算するものであって、前記アドレ
ス・レジスタの内容をビット分割して取り込み、これに
対して前記ステップ・レジスタの内容を加算または減算
し、その演算結果を前記アドレス・レジスタに入力する
動作を繰り返して、自身のビット幅以上のアドレスを求
めて前記アドレス・レジスタに与える演算器と、前記ア
ドレス・レジスタの内容を保持し、現在のＤＭＡサイク
ルのアドレスを出力するパイプライン・レジスタと、 前記アドレス・レジスタ、ステップ・レジスタ、演算器
およびパイプライン・レジスタの動作を制御するに必要
な制御信号を発生する制御回路とを具備したことを特徴
とする。
［作用］
本発明では、現在のアドレスを出力した機成のアドレス
を出力するまでの間に、演算器において次のデータ転送
のアドレスを予め計算しておくことにより、演算器のビ
ット幅以上のアドレスを実効的に１クロツクサイクルで
生成することができる。
を出力するまでの間に、演算器において次のデータ転送
のアドレスを予め計算しておくことにより、演算器のビ
ット幅以上のアドレスを実効的に１クロツクサイクルで
生成することができる。
［実施例］
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明に係るＤＭＡコントローラのアドレス生
成回路の一実施例を示す構成図で。
成回路の一実施例を示す構成図で。
３２ビツトのアドレスを出力する場合を例にとって示し
である。図において、第３図と同等な部分には同一符号
を付し、その説明は省略する。
である。図において、第３図と同等な部分には同一符号
を付し、その説明は省略する。
５は現在のＤＭＡサイクルのアドレスを保持するパイプ
ライン・レジスタで、その上位アドレスと下位アドレス
は、制御信号ＬＤＰが与えられると、アドレス・レジス
タの上位１６ビツトのアドレスデータと下位１６ビツト
のアドレスデータでそれぞれ更新される。この２つのレ
ジスタ更新の動作は並列的に行われる。
ライン・レジスタで、その上位アドレスと下位アドレス
は、制御信号ＬＤＰが与えられると、アドレス・レジス
タの上位１６ビツトのアドレスデータと下位１６ビツト
のアドレスデータでそれぞれ更新される。この２つのレ
ジスタ更新の動作は並列的に行われる。
演算器１は１６ビツトの演算器で、アドレス・レジスタ
２の内容とステップ・レジスタ３の内容を下位アドレス
と上位アドレスについてそれぞれ演算（加算または減算
）する。その各結果（１６ビツト）はアドレス・レジス
タ２の下位１６ビツトと上位１６ビツトにそれぞれ入力
されるようになっている。なお、下位１６の演算におい
て、桁上がり（キャリー）あるいは桁下がり（ボロー）
が生じた場合はそれぞれキャリーフラグあるいはボロー
フラグをセットして上位アドレスの演算の際にこれを補
正するすることができるようになっている。
２の内容とステップ・レジスタ３の内容を下位アドレス
と上位アドレスについてそれぞれ演算（加算または減算
）する。その各結果（１６ビツト）はアドレス・レジス
タ２の下位１６ビツトと上位１６ビツトにそれぞれ入力
されるようになっている。なお、下位１６の演算におい
て、桁上がり（キャリー）あるいは桁下がり（ボロー）
が生じた場合はそれぞれキャリーフラグあるいはボロー
フラグをセットして上位アドレスの演算の際にこれを補
正するすることができるようになっている。
６および７はマルチプレクサで、アドレス・レジスタ２
とステップ・レジスタ３の上位１６ビツトと下位１６ビ
ツトを制御信号Ｈ／Ｌに従って選択する。
とステップ・レジスタ３の上位１６ビツトと下位１６ビ
ツトを制御信号Ｈ／Ｌに従って選択する。
アドレス・レジスタ２は、制御信号ＬＤＨにより上位１
６ビツトが、また制御信号ＬＤＬにより下位１６ビツト
が更新される。
６ビツトが、また制御信号ＬＤＬにより下位１６ビツト
が更新される。
上記各制御信号ＬＤＨ，ＬＤＬ、Ｈ／Ｌ、ＬＤＰはいず
れも制御回路４より与えられる。
れも制御回路４より与えられる。
このような構成における動作を第２図のタイムチャート
を参照して次に説明する。
を参照して次に説明する。
まず、アドレス・レジスタ２の内容をパイプライン・レ
ジスタ５へ移すために、制御回路４からパイプライン・
レジスタ５に制御信号ＬＤＰを入力する。
ジスタ５へ移すために、制御回路４からパイプライン・
レジスタ５に制御信号ＬＤＰを入力する。
次に、パイプライン・レジスタ５の内容をアドレスとし
てメモリ（図示せず）をアクセスするのと並行して、演
算器１により次に出力すべきアドレスを計算しておく。
てメモリ（図示せず）をアクセスするのと並行して、演
算器１により次に出力すべきアドレスを計算しておく。
そのアドレス演算に係る動作は次の通りである。
まずＩＩＩ御信号Ｈ／ＬをＬＯＷにし、マルチプレーフ
サ６，７を介してアドレス・レジスタ２とステップ・レ
ジスタ３の下位１６ビツトを同時に演算器１に加える。
サ６，７を介してアドレス・レジスタ２とステップ・レ
ジスタ３の下位１６ビツトを同時に演算器１に加える。
演算処理が終了した後、制御回路４より制御信号ＬＤＬ
を与えて、アドレス・レジスタ２の下位１６ビツトの内
容を演算器１の演算出力ＡＬＵＯＵＴに更新する。
を与えて、アドレス・レジスタ２の下位１６ビツトの内
容を演算器１の演算出力ＡＬＵＯＵＴに更新する。
次にｈｅ信号Ｈ／ＬをＨＩＧＨにして、マルチプレクサ
６．７を介してアドレス・レジスタ２とステップ・レジ
スタ３の上位１６ビツトを同時に演算器１に入力し、前
記下位アドレスの演算において生じたキャリーフラグあ
るいはボロー７ラグを参照しつつ上位アドレスの加算ま
たは減算を行う。この演算処理の終了後、制御回路４よ
り制御信号ＬＤＨを与えて、アドレス・レジスタ２の上
位１６ビツトの内容を演算器１の演算出力ＡＬＵＯＵＴ
に更新する。
６．７を介してアドレス・レジスタ２とステップ・レジ
スタ３の上位１６ビツトを同時に演算器１に入力し、前
記下位アドレスの演算において生じたキャリーフラグあ
るいはボロー７ラグを参照しつつ上位アドレスの加算ま
たは減算を行う。この演算処理の終了後、制御回路４よ
り制御信号ＬＤＨを与えて、アドレス・レジスタ２の上
位１６ビツトの内容を演算器１の演算出力ＡＬＵＯＵＴ
に更新する。
この時点でアドレス・レジスタ２の内容は次のアドレス
となっているので、パイプライン・レジスタ５からの前
回のアドレス出力によるＤＭＡ転送が終った後に制御信
号ＬＤＰを発してこのアドレス・レジスタ２の内容をパ
イプライン・レジスタ５に移すことにより、実効的にｌ
クロックサイクルでパイプライン・レジスタ５より次の
アドレスを出力できる。
となっているので、パイプライン・レジスタ５からの前
回のアドレス出力によるＤＭＡ転送が終った後に制御信
号ＬＤＰを発してこのアドレス・レジスタ２の内容をパ
イプライン・レジスタ５に移すことにより、実効的にｌ
クロックサイクルでパイプライン・レジスタ５より次の
アドレスを出力できる。
なお、実施例では３２ビツトアドレスを、１６ビツトの
演算器を用いて生成する例を示したが。
演算器を用いて生成する例を示したが。
８ビツトの演算器を用いて生成することもできる。
すなわち、アドレス・レジスタ、ステップ・レジスタを
８ビツトずつ４つに分け、演算器を１アドレス生成に４
回使用することにより達成できる。
８ビツトずつ４つに分け、演算器を１アドレス生成に４
回使用することにより達成できる。
［発明の効果］
以上詳細に説明したように、本発明によれば。
次のアドレスを予め計算しておくことにより、演算器の
ビット幅以上のアドレスを実効的に１サイクルで発生で
きる。したがって、例えば演算器のｎ倍のビット数のア
ドレスが必要な場合、従来の方式ではｎクロックサイク
ルを要していたが１本発明によれば１クロツクサイクル
で済み、（ｎ −１）クロックサイクルの短縮が可能と
なる。
ビット幅以上のアドレスを実効的に１サイクルで発生で
きる。したがって、例えば演算器のｎ倍のビット数のア
ドレスが必要な場合、従来の方式ではｎクロックサイク
ルを要していたが１本発明によれば１クロツクサイクル
で済み、（ｎ −１）クロックサイクルの短縮が可能と
なる。
第１図は本発明に係るアドレス生成回路の一実施例を示
す構成図、第２図は動作を説明するためのタイムチャー
ト、第３図は従来のＤＭＡコントローラにおけるアドレ
ス生成回路の一例を示す図である。 １・・・演算器、２・・・アドレス・レジスタ、３・・
・ステップ・レジスタ、４・・・制御回路、５・・・パ
イプラン・レジスタ、６，７・・・マルチプレクサ。
す構成図、第２図は動作を説明するためのタイムチャー
ト、第３図は従来のＤＭＡコントローラにおけるアドレ
ス生成回路の一例を示す図である。 １・・・演算器、２・・・アドレス・レジスタ、３・・
・ステップ・レジスタ、４・・・制御回路、５・・・パ
イプラン・レジスタ、６，７・・・マルチプレクサ。
Claims (1)
- 【特許請求の範囲】 ＤＭＡコントローラにおいて不連続なアドレスを発生す
るアドレス生成回路であって、 アドレスが格納されるアドレス・レジスタと、アドレス
の変位量が予めセットされたステップ・レジスタと、 少なくとも前記アドレス・レジスタのビット幅よりも少
ないビット幅の値を演算するものであって、前記アドレ
ス・レジスタの内容をビット分割して取り込み、これに
対して前記ステップ・レジスタの内容を加算または減算
し、その演算結果を前記アドレス・レジスタに入力する
動作を繰り返して、自身のビット幅以上のアドレスを求
めて前記アドレス・レジスタに与える演算器と、 前記アドレス・レジスタの内容を保持し、現在のＤＭＡ
サイクルのアドレスを出力するパイプライン・レジスタ
と、 前記アドレス・レジスタ、ステップ・レジスタ、演算器
およびパイプライン・レジスタの動作を制御するに必要
な制御信号を発生する制御回路とを具備し、前記アドレ
ス・レジスタの内容をパイプライン・レジスタに移して
現在のアドレスを出力した後次のアドレスを出力するま
での間に、前記演算器において次に出力すべきアドレス
を求めて前記アドレス・レジスタにセットしておくよう
にしたことを特徴とするアドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9716487A JPS63262745A (ja) | 1987-04-20 | 1987-04-20 | アドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9716487A JPS63262745A (ja) | 1987-04-20 | 1987-04-20 | アドレス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63262745A true JPS63262745A (ja) | 1988-10-31 |
Family
ID=14184933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9716487A Pending JPS63262745A (ja) | 1987-04-20 | 1987-04-20 | アドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63262745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01237864A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212938A (ja) * | 1983-05-18 | 1984-12-01 | Nec Corp | Ｄｍａコントロ−ラ |
-
1987
- 1987-04-20 JP JP9716487A patent/JPS63262745A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212938A (ja) * | 1983-05-18 | 1984-12-01 | Nec Corp | Ｄｍａコントロ−ラ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01237864A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
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