JPH03184184A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH03184184A JPH03184184A JP1322860A JP32286089A JPH03184184A JP H03184184 A JPH03184184 A JP H03184184A JP 1322860 A JP1322860 A JP 1322860A JP 32286089 A JP32286089 A JP 32286089A JP H03184184 A JPH03184184 A JP H03184184A
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- 238000005070 sampling Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
- Studio Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、画像の拡大、縮小処理を行なう画像処理装
置に関する。
置に関する。
「従来の技術」
テレビジョン受像機、オフィスオートメーション用の画
像処理装置などにおける画像の拡大・縮小処理は、一般
に倍率計算を乗除算などの演算回路を使用して行ってい
る。
像処理装置などにおける画像の拡大・縮小処理は、一般
に倍率計算を乗除算などの演算回路を使用して行ってい
る。
「発明が解決しようとする課題」
このように従来の画像処理装置においては、拡大・縮小
の倍率計算処理手段がハードウェアで構成されているの
で、乗除算などの演算回路が必要になり、回路が複雑に
なる。
の倍率計算処理手段がハードウェアで構成されているの
で、乗除算などの演算回路が必要になり、回路が複雑に
なる。
倍率計算の結果をＲＯＭで供給している例もあるが、こ
の場合には倍率が何段階かに固定されてしまうため、任
意の倍率を得ることができない。
の場合には倍率が何段階かに固定されてしまうため、任
意の倍率を得ることができない。
そこで、この発明はこのような課題を解決したものであ
って、拡大・縮小処理回路の簡素化を図ると共に、倍率
が制限されない画像処理装置を提案するものである。
って、拡大・縮小処理回路の簡素化を図ると共に、倍率
が制限されない画像処理装置を提案するものである。
「課題を解決するための手段」
上述の課題を解決するため、この発明においては、転送
元メモリに記憶されたデータを拡大・縮小処理した後転
送先メモリに転送するようにした画像処理装置において
、 転送元メモリのサンプリングデータのＸ軸方向、Ｙ軸方
向の位置データを記憶するメモリ手段と、拡大縮小倍率
に応じて転送先メモリの転送開始位置及びＸ軸方向、Ｙ
軸方向のデータ転送数を格納するレジスタ手段と、 上記メモリ手段とレジスタ手段から得られたデータをも
とに、転送元メモリと転送先メモリのアドレスを作り出
すメモリアドレス発生手段を具備することを特徴とする
ものである。
元メモリに記憶されたデータを拡大・縮小処理した後転
送先メモリに転送するようにした画像処理装置において
、 転送元メモリのサンプリングデータのＸ軸方向、Ｙ軸方
向の位置データを記憶するメモリ手段と、拡大縮小倍率
に応じて転送先メモリの転送開始位置及びＸ軸方向、Ｙ
軸方向のデータ転送数を格納するレジスタ手段と、 上記メモリ手段とレジスタ手段から得られたデータをも
とに、転送元メモリと転送先メモリのアドレスを作り出
すメモリアドレス発生手段を具備することを特徴とする
ものである。
「作 用」
乗除Ｎ＠路の代りにメモリ手段１０．１２が用いられる
。メモリ手段１０．１２には転送元メモリ２２のサンプ
リングデータのＸ軸方向、Ｙ軸方向の位置、データがメ
モリされている。メモリ手段１０．１２よりのデータで
メモリアドレス発生回路１６か駆動されて、転送元のア
ドレスが生成される。
。メモリ手段１０．１２には転送元メモリ２２のサンプ
リングデータのＸ軸方向、Ｙ軸方向の位置、データがメ
モリされている。メモリ手段１０．１２よりのデータで
メモリアドレス発生回路１６か駆動されて、転送元のア
ドレスが生成される。
また、レジスタ１．４には拡大・縮小後のＸ軸方向の表
示幅Ｘｗ、Ｙｗを示すデータが格納され、レジスタ３．
６には拡大・縮小後の表示開始位置Ｘ ｓ ＊ Ｙ ｓ
を示すデータが格納される。
示幅Ｘｗ、Ｙｗを示すデータが格納され、レジスタ３．
６には拡大・縮小後の表示開始位置Ｘ ｓ ＊ Ｙ ｓ
を示すデータが格納される。
拡大・縮小後の表示幅Ｘｗ、Ｙｗは外部からの指示に応
じて、ＣＰＵ２０によって算出される。
じて、ＣＰＵ２０によって算出される。
したがって、拡大・縮小後の表示開始位置Ｘｓ。
Ｙｓを示すＸ軸、Ｙ軸方向の位置データに、拡大・縮小
後の表示幅Ｘｗ、Ｙｗに関連したＸ軸、Ｙ軸方向のデー
タを加算すると、拡大・縮小後の位置データが得られ、
これがメモリアドレス発生回路１７に供給される。した
がって、これより転送先のアドレスが形成される。
後の表示幅Ｘｗ、Ｙｗに関連したＸ軸、Ｙ軸方向のデー
タを加算すると、拡大・縮小後の位置データが得られ、
これがメモリアドレス発生回路１７に供給される。した
がって、これより転送先のアドレスが形成される。
その結果、転送元のアドレスにある画像データが、転送
先のアドレスが指定されたメモリ手段２３に格納される
。
先のアドレスが指定されたメモリ手段２３に格納される
。
こうすれば、ハードウェアの増加をもたらすことなく、
任意の倍率を持った画像を指定された位置に表示できる
。
任意の倍率を持った画像を指定された位置に表示できる
。
「実 施 例」
続いて、この発明に係る画像処理装置の一例について、
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
第１図は、本発明の一実施例のブロック図である。
第１図に示す画像処理装置において、マイクロコンピュ
ータ（ＣＰＵ）２０は拡大・縮小処理などのシステム全
体の制御を司どる。
ータ（ＣＰＵ）２０は拡大・縮小処理などのシステム全
体の制御を司どる。
２２は転送元の画像データが格納されたメモリ手段で、
本例ではＶＲＡＭが使用される。２３は転送先の画像デ
ータ（拡大・縮小処理後の画像データ）を格納するメモ
リ手段で、本例ではＶＲＡＭが使用される。
本例ではＶＲＡＭが使用される。２３は転送先の画像デ
ータ（拡大・縮小処理後の画像データ）を格納するメモ
リ手段で、本例ではＶＲＡＭが使用される。
データ転送回路２１は転送元ＶＲＡＭ２２に記憶されて
いる画像データを、拡大、縮小などの変倍処理して転送
先ＶＲＡＭ２３にデータ転送するとき、転送元ＶＲＡＭ
２２と転送先ＶＲＡＭ２３に対するアドレス及び制御信
号（コントロールデータ）を生成するためのものである
。
いる画像データを、拡大、縮小などの変倍処理して転送
先ＶＲＡＭ２３にデータ転送するとき、転送元ＶＲＡＭ
２２と転送先ＶＲＡＭ２３に対するアドレス及び制御信
号（コントロールデータ）を生成するためのものである
。
実施例では、システムで使用するアドレスバス及びデー
タバスと、拡大・縮小処理時のデータ転送に使用するア
ドレスバス及びデータバスが分離され、データ転送時に
はシステム用のバスをＶＲＡＭ２２．２３から切り放す
ことによって高速データ転送を実現している。
タバスと、拡大・縮小処理時のデータ転送に使用するア
ドレスバス及びデータバスが分離され、データ転送時に
はシステム用のバスをＶＲＡＭ２２．２３から切り放す
ことによって高速データ転送を実現している。
第２図は、データ転送回路２１に使用されるアドレス変
換回路３０の一例を示す。
換回路３０の一例を示す。
同図において、１．４はそれぞれＸ軸方向、Ｙ軸方向の
拡大縮小後の表示幅Ｘｗ、Ｙｗ （第３図参照〕を保持
するレジスタである。これら表示幅Ｘｗ、ＹｗＬｔＣＰ
Ｕ２０によって、外部よりの指定倍率に応じて算出され
たデータである。
拡大縮小後の表示幅Ｘｗ、Ｙｗ （第３図参照〕を保持
するレジスタである。これら表示幅Ｘｗ、ＹｗＬｔＣＰ
Ｕ２０によって、外部よりの指定倍率に応じて算出され
たデータである。
２．５は表示幅Ｘｗ、Ｙｗによって決まるデータの転送
数をカウントするカウンタで、Ｙ軸方向のカウンタ５に
は比較器８の出力（論理「ｏ」の出力）がそのクロック
として供給される。
数をカウントするカウンタで、Ｙ軸方向のカウンタ５に
は比較器８の出力（論理「ｏ」の出力）がそのクロック
として供給される。
３．６はそれぞれＸ軸方向、Ｙ軸方向の拡大縮小後の表
示開始位置（座標）Ｘｓ、Ｙｓ（第３図）を保持するレ
ジスタである。比較Ｎ８，９では、レジスタ１．４の表
示＃Ｘｗ、Ｙｗとカウンタ２゜５のデータ転送数とが比
較される。データ転送数がＸ軸及びＹ軸方向の表示＋１
１ｇＸｗ、Ｙｗに一致したとき、夫々より論理「Ｏ」が
出力される。
示開始位置（座標）Ｘｓ、Ｙｓ（第３図）を保持するレ
ジスタである。比較Ｎ８，９では、レジスタ１．４の表
示＃Ｘｗ、Ｙｗとカウンタ２゜５のデータ転送数とが比
較される。データ転送数がＸ軸及びＹ軸方向の表示＋１
１ｇＸｗ、Ｙｗに一致したとき、夫々より論理「Ｏ」が
出力される。
１０．１２はそれぞれＸ軸方向、Ｙ軸方向の転送元メモ
リ２２の座標を記憶するメモリ手段で、本例ではランダ
ムアクセスメモリ（ＲＡＭ）が使用される。１１．１３
はそれぞれＸ軸方向、Ｙ軸方向の転送先メモリ２３の座
標を決定する加算器である。１６．１７はそれぞれ転送
元メモリ２２、転送先メモリ２３の物理アドレスを生成
するメモリアドレス発生回路である。
リ２２の座標を記憶するメモリ手段で、本例ではランダ
ムアクセスメモリ（ＲＡＭ）が使用される。１１．１３
はそれぞれＸ軸方向、Ｙ軸方向の転送先メモリ２３の座
標を決定する加算器である。１６．１７はそれぞれ転送
元メモリ２２、転送先メモリ２３の物理アドレスを生成
するメモリアドレス発生回路である。
セレクタ１８．１９及びゲート１４．１５はＣＰｔＪ２
０がＲＡＭ１０．１２をアクセスする場合に、ＲＡＭｌ
０，１２のアドレスバス及びデータバスをシステム側の
アドレスバス及びデータバスに接続するためのセレクタ
及びゲートである。
０がＲＡＭ１０．１２をアクセスする場合に、ＲＡＭｌ
０，１２のアドレスバス及びデータバスをシステム側の
アドレスバス及びデータバスに接続するためのセレクタ
及びゲートである。
さて、第３図Ａで示される座標（Ｘｓ’＋Ｙｓ’）を始
点とするＸ軸方向の幅Ｘｗ’ 、Ｙ軸方向の幅Ｙｗ’
の領域の画像を、同図Ｂで示される座標（Ｘ ｓ ＋
Ｙ ｓ ）を始点とするＸ軸方向の輻Ｘｗ、Ｙ軸方向の
輻Ｙｗの領域で示される画像に縮小するものとする。こ
の場合、データ転送における原画像のサンプリングデー
タの座標は、次式で表される。
点とするＸ軸方向の幅Ｘｗ’ 、Ｙ軸方向の幅Ｙｗ’
の領域の画像を、同図Ｂで示される座標（Ｘ ｓ ＋
Ｙ ｓ ）を始点とするＸ軸方向の輻Ｘｗ、Ｙ軸方向の
輻Ｙｗの領域で示される画像に縮小するものとする。こ
の場合、データ転送における原画像のサンプリングデー
タの座標は、次式で表される。
Ｘ［ｉ：Ｉ＝（Ｘｗ’−１）＊ｉ／（Ｘｗ−１）＋Ｘｓ
・ ・ ・ （１） Ｙ［ｊＪ＝（Ｙｗ’ −１）＊ ｊ／（Ｙｗ −１）＋
Ｙｓ・ ・ ・ （２） 上式中、ｉはＯ〜Ｘｗ−１、ｊはＯ−Ｙｗ−１である。
・ ・ ・ （１） Ｙ［ｊＪ＝（Ｙｗ’ −１）＊ ｊ／（Ｙｗ −１）＋
Ｙｓ・ ・ ・ （２） 上式中、ｉはＯ〜Ｘｗ−１、ｊはＯ−Ｙｗ−１である。
また、転送先のデータを記憶する座標は、ｘ［ｉ］−ｉ
＋Ｘｓ ・・・ （３）ｙ ［ｊｌ ＝ｊ＋Ｙｓ
・・・ （４）となる。拡大する場合も同一式
から算出できる。
＋Ｘｓ ・・・ （３）ｙ ［ｊｌ ＝ｊ＋Ｙｓ
・・・ （４）となる。拡大する場合も同一式
から算出できる。
上式を使用して、第２図の説明をする。
まず、式（１）、（２）に示される値が、外部より指定
きれた倍率に基づいてＣＰＵ２０で計算される。そして
、（１）式の結果がＲＡＭ１０の先頭番地よりメモリさ
れ、（２）式の結果がＲＡＭ１２の先頭番地よりメモリ
される。
きれた倍率に基づいてＣＰＵ２０で計算される。そして
、（１）式の結果がＲＡＭ１０の先頭番地よりメモリさ
れ、（２）式の結果がＲＡＭ１２の先頭番地よりメモリ
される。
また、レジスタ１，３，４．６にはそれぞれＣＰＵ２０
で算出されたＸ軸方向及びＹ軸方向の値（Ｘｗ−１）、
Ｘｓ、（Ｙｗ−１）、Ｙｓが書き込まれる。次に、オア
ゲート７のゲート入力を論理「０」にすると、カウンタ
２に所定のクロックが入力され、データ転送開始となる
。
で算出されたＸ軸方向及びＹ軸方向の値（Ｘｗ−１）、
Ｘｓ、（Ｙｗ−１）、Ｙｓが書き込まれる。次に、オア
ゲート７のゲート入力を論理「０」にすると、カウンタ
２に所定のクロックが入力され、データ転送開始となる
。
ここで、カウンタ２．５の初期値は０である。
最初に、このカウンタ２の出力ＯがＲＡＭｌ０のアドレ
スバスと加算Ｍｌｌに入力される。したがって、ＲＡＭ
ｌ０からはＯ番地に記憶されている転送元画像のＸ座標
Ｘｓ＝ （第３図）が出力される。加算器１１からはカ
ウンタ２の出力Ｏとレジスタ３の出力（Ｘ方向の表示開
始座標Ｘｓ）の加算結果が出力される。
スバスと加算Ｍｌｌに入力される。したがって、ＲＡＭ
ｌ０からはＯ番地に記憶されている転送元画像のＸ座標
Ｘｓ＝ （第３図）が出力される。加算器１１からはカ
ウンタ２の出力Ｏとレジスタ３の出力（Ｘ方向の表示開
始座標Ｘｓ）の加算結果が出力される。
同様に、カウンタ５の出力ＯがＲＡＭ１２のアドレスバ
スと加算Ｍ１３に入力される。ＲＡＭＩ２からはＯ番地
に記憶されている転送元画像のＹ座標Ｙｓ′（第３図）
が出力され、加算Ｎ１３からはカウンタ５の出力Ｏとレ
ジスタ６の出力（Ｙ方向の表示開始座標Ｙｓ）の加算結
果が出力される。
スと加算Ｍ１３に入力される。ＲＡＭＩ２からはＯ番地
に記憶されている転送元画像のＹ座標Ｙｓ′（第３図）
が出力され、加算Ｎ１３からはカウンタ５の出力Ｏとレ
ジスタ６の出力（Ｙ方向の表示開始座標Ｙｓ）の加算結
果が出力される。
したがって、メモリアドレス発生回路１６では、ＲＡＭ
ｌ０，１２から出力されたデータをもとに転送元メモリ
２２の物理アドレスが生成され、その物理アドレスが転
送元メモリ２２のアドレスとして使用される。その結果
、転送元メモリ２２からは指定された物理アドレスの画
像データが読み出される。
ｌ０，１２から出力されたデータをもとに転送元メモリ
２２の物理アドレスが生成され、その物理アドレスが転
送元メモリ２２のアドレスとして使用される。その結果
、転送元メモリ２２からは指定された物理アドレスの画
像データが読み出される。
同じように、加算１！１１．１３から出力されたデータ
をもとに転送先メモリ２３の物理アドレスがメモリアド
レス発生回路１７で生成され、その物理アドレスに転送
元メモリ２２から読み出された画像データが書き込まれ
る。
をもとに転送先メモリ２３の物理アドレスがメモリアド
レス発生回路１７で生成され、その物理アドレスに転送
元メモリ２２から読み出された画像データが書き込まれ
る。
これらの読み出し、書き込み動作がＸ軸方向に対して１
クロック周期で行なわれ、そしてこの−連の動作がＸｗ
回繰り返えされる。
クロック周期で行なわれ、そしてこの−連の動作がＸｗ
回繰り返えされる。
比較Ｍ８では、カウンタ２とレジスタ１の出力データを
参照して１ライン目のＸ軸方向の終了が検知され、比較
器８より得られる論理「Ｏ」の出力によってカウンタ２
がクリアされると共に、カウタ５のカウンタ値が１つア
ップされる。
参照して１ライン目のＸ軸方向の終了が検知され、比較
器８より得られる論理「Ｏ」の出力によってカウンタ２
がクリアされると共に、カウタ５のカウンタ値が１つア
ップされる。
そして、ここまでの動作がＹ軸方向に対してＹＷ回繰り
返えされる。これによって、縮小拡大画像の転送が終了
する。
返えされる。これによって、縮小拡大画像の転送が終了
する。
上述では、式（１）〜（４）に基づいた拡大縮小につい
て説明したが、別の使用方法としてＲＡＭｌ０，１２の
内容を自由に書き換えることにより様々な効果を出せる
特徴を持っている。
て説明したが、別の使用方法としてＲＡＭｌ０，１２の
内容を自由に書き換えることにより様々な効果を出せる
特徴を持っている。
「発明の効果」
以上のようにこの発明を構成すれば、拡大・縮小処理の
回路構成が簡略化されると共に、倍率計算はソフトウェ
アにより行なわれるために、指定倍率には制限を受けな
い。
回路構成が簡略化されると共に、倍率計算はソフトウェ
アにより行なわれるために、指定倍率には制限を受けな
い。
また、ＲＡＭの内容を倍率計算に困らない自由なデータ
を書き込むことにより拡大縮小のみならず、様々な特殊
効果を出すことができる特徴を有する。
を書き込むことにより拡大縮小のみならず、様々な特殊
効果を出すことができる特徴を有する。
第１図はこの発明に係る画像処理装置の一例を示す系統
図、第２図はデータ転送回路に使用されるアドレス変換
回路の一例を示す系統図、第３図は拡大・縮小の説明図
である。 １．４ ・ ３．６ ・ ８、９ ・ １０ ・ １２ ・ １１．１３ ・ １６、 １７ ・ ２０ ・ ２１ ・ ２２ ・ ２３ ・ ・表示幅用レジスタ ・表示開始位置用レジスタ ・比較器 ・転送元アドレス用メモリ ・転送先アドレス用メモリ ・加３ＩＮ ・メモリアドレス発生回路 ・ＣＰＵ ・データ転送回路 ・転送元ＶＲＡＭ ・転送先ＶＲＡＭ
図、第２図はデータ転送回路に使用されるアドレス変換
回路の一例を示す系統図、第３図は拡大・縮小の説明図
である。 １．４ ・ ３．６ ・ ８、９ ・ １０ ・ １２ ・ １１．１３ ・ １６、 １７ ・ ２０ ・ ２１ ・ ２２ ・ ２３ ・ ・表示幅用レジスタ ・表示開始位置用レジスタ ・比較器 ・転送元アドレス用メモリ ・転送先アドレス用メモリ ・加３ＩＮ ・メモリアドレス発生回路 ・ＣＰＵ ・データ転送回路 ・転送元ＶＲＡＭ ・転送先ＶＲＡＭ
Claims (1)
- （１）転送元メモリに記憶されたデータを拡大・縮小処
理した後転送先メモリに転送するようにした画像処理装
置において、 転送元メモリのサンプリングデータのＸ軸方向、Ｙ軸方
向の位置データを記憶するメモリ手段と、拡大縮小倍率
に応じて転送先メモリの転送開始位置及びＸ軸方向、Ｙ
軸方向のデータ転送数を格納するレジスタ手段と、 上記メモリ手段とレジスタ手段から得られたデータをも
とに、転送元メモリと転送先メモリのアドレスを作り出
すメモリアドレス発生手段を具備することを特徴とする
画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322860A JPH03184184A (ja) | 1989-12-13 | 1989-12-13 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322860A JPH03184184A (ja) | 1989-12-13 | 1989-12-13 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184184A true JPH03184184A (ja) | 1991-08-12 |
Family
ID=18148416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322860A Pending JPH03184184A (ja) | 1989-12-13 | 1989-12-13 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184184A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41522E1 (en) | 1995-10-20 | 2010-08-17 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
-
1989
- 1989-12-13 JP JP1322860A patent/JPH03184184A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41522E1 (en) | 1995-10-20 | 2010-08-17 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
| USRE42656E1 (en) | 1995-10-20 | 2011-08-30 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
| USRE43641E1 (en) | 1995-10-20 | 2012-09-11 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
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