JP2003517649A - 機械視覚システムにおける画像データ等の論理的に近接したデータサンプル用データ処理システム - Google Patents

機械視覚システムにおける画像データ等の論理的に近接したデータサンプル用データ処理システム

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Abstract

(57)【要約】 データ処理システム（１０）は、各クロックサイクルにて少なくとも一つのプロセッサワード（１７）を処理するデータプロセッサ（２０）を含む。各プロセッサワード（１７）は、論理的に近接した又は関連したデータサンプルの一連のストリームの一部として個別に受取られた複数の完全なデータサンプルを有する。予め定める数のデータサンプルが、プロセッサワードとして、専用のメモリ（１８）に、共に記憶される。このシステムは、他の二つのプロセッサワードから得られる少なくとも一つのデータサンプル構成する少なくとも一つのプロセッサワード（１７）を処理することをデータプロセッサに可能にするデータアライナ（５０）をも含む。このアライナ（５０）は、視覚システムにおける画素配列のようなデータサンプルの整列を制御し、イメージデータ処理を容易にする。

Description

【発明の詳細な説明】
【０００１】 発明の分野 本発明は、データ処理システム、特に、例えば、機械視覚システムにおける論
理的に近接又は関連したデータサンプルを含むデータのストリームを処理するた
めのデータ処理システムに関する。 発明の背景 莫大な量のデータを処理することを必要とする沢山のデータ処理アプリケーシ
ョンが存在する。これらのアプリケーションの多くにおいて、処理されるべきデ
ータは、論理的に近接したデータサンプルの連続ストリームとして受け取られる
。この型のデータの一例は、機械視覚データである。
【０００２】 機械視覚は、ビデオ画像からデータを抽出し、この情報を工程管理及び／又は
品質管理のために利用可能にする産業オートメーションテクノロジーの明確な型
である。 機械視覚に用いられる基礎テクノロジーの多くは、他分野と共有のものである
。ＣＣＤビデオカメラテクノロジーは、カムコーダや監視カメラにおいて用いら
れている。デジタル画像取得ハードウェアは、デスクトップパブリッシングや混
合メディアアプリケーションに用いられている。メリーランド州ベテスダの国立
衛生研究所（ＮＩＨ）から入手可能なパブリックドメインソフトウェアアプリケ
ーションプログラム“イメージ”等の画像解析ソフトウェアは、科学的画像解析
に用いられている。画像解析アルゴリズムは、学術研究において広範囲な注目を
集めてきた。本発明の譲受人を含める多くの会社は、安価で容易に入手可能なこ
れらの構成要素を 組み合せることにより、機械視覚システムを構築してきた。
機械視覚テクノロジーは、多くのアプリケーションにおいて利用されている。４
つの主要な機械視覚アプリケーション、即ち、１）検査アプリケーション、２）
寸法測定、３）（案内用又は部品配置用の）対象物位置決定、４）部品識別が存
在する。これらのアプリケーションは、例えば、産業組立（ロボット工学）アプ
リケーションや製品検査において有用である。機械視覚は、例えば、基準点に対
する土台部分の位置を決定するために利用されてもよい。
【０００３】 同様に、他の機械視覚アプリケーションは、製品包装が損なわれていないか否
か、集積回路素子リードが適切な場所にあるか否か、また適切に成形されている
か否かの決定や、製品ロゴ又はラベルの登録及び正確さ、また完成した製品の検
査そのものを含む。
【０００４】 視覚システムカメラは、検査に関する決定を行わせるために、正確に且つ迅速
に処理されなければならない著しい量の情報を収集する。機械視覚データは、一
般に、論理的に近接及び関連したデータサンプルの連続ストリームとして提示さ
れる。全量の情報及びデータサンプルの関連性を所与のものとすれば、そのよう
な量及び種類のデータは、迅速な処理に重大な障害をもたらす。
【０００５】 先行技術の機械視覚データ処理技法のソフトウェア及び大抵のハードウェアが
履行する事柄として、機械視覚データの一つの画素（一つのデータサンプル）を
一度に処理することが含まれる。コンピュータシステムのメモリ内で、ワードに
詰め込まれるアンサインドインテジャ（あるいはバイト又は２進ベクトル）を表
す一定の長さのデジタルコードは、典型的に機械視覚画像画素を表す。先行技術
による多くのシステムにおいては、データの一つから四つの画素（一つのデータ
サンプル）が各メモリワードに詰め込まれるが、これらの画素（データサンプル
）は、コンピュータ上で実行し続けるプログラムにより、一回につき一つずつ処
理される。また、既存の画像処理システムは、コンピュータのメモリキャシュか
ら利益を得ている。即ち、コンピュータは、典型的に全キャシュラインをその高
速内部キャシュメモリに取り込み、それによって外部メモリにアクセスするため
に費やされる時間を最小にしている。一旦画像データのキャシュラインがコンピ
ュータの内部キャシュメモリに配置されると、コンピュータは、処理のために個
々の画素に迅速にアクセスする。
【０００６】 これらの先行技術システムの主要な利点は、それらが非常に柔軟性に富み、異
なるアプリケーションに対し容易に適応可能であることである。しかしながら、
主要な不利点として、これらのコンピュータシステムは、順次的に作業を行うた
め、システムの全体的速度がコンピュータの速度に直接比例してしまう点があげ
られる。多くの既存の機械視覚アプリケーションに対し、今日入手可能な一般使
用目的のコンピュータは、アプリケーション要件を満たすのに十分な速さで実行
することができない。
【０００７】 従って、機械視覚によって掲げられる主要なチャレンジの一つは、適する計算
ハードウェアを統合することである。一般使用目的のＣＰＵ及び他のアプリケー
ション用に設計された画像処理ハードウェアでは、多くの機械視覚アプリケーシ
ョンにとって必要とされる価格と性能の比率を満たすことができない。
【０００８】 デジタル画像データ上の計算速度を速めるために、多くの装置が開発されてき
た。これらの特別に設計されたプロセッサは、同じようなサイズ及びコストの一
般使用目的のＣＰＵと比較して、はるかに速い速度で画像データストリーム上の
特定の計算を行う。そのような装置の一例として、パイプラインプロセッサがあ
げられる。先行の画像パイプライン処理構成は、各クロックパルスにおいて一つ
の新しい画素を受け取ったり、また多くの作業のために生成したりしながら、高
速度で画像画素をラスタ順に処理する。これらの装置は、カメラによって生成さ
れるビデオデータのストリームにそれらが直接接続されるアプリケーションにお
いて、しばしば用いられる。
【０００９】 これらの画素パイプラインプロセッサは、機械視覚にとって有用なものではあ
るが、多くの機械視覚アプリケーションにとって最善のものであるとは言えない
。機械視覚システムにとって必要とされる速度は、ビデオデータ転送速度ではな
く、アプリケーションの機能である。多くの機械視覚アプリケーションは、標準
ビデオカメラのデータ転送速度、あるいはアナログかデジタルいずれかの他の画
像データ源のデータ転送速度より実質的に速い、あるいは遅いデータ転送速度を
必要とする。機械視覚に対する画素パイプラインプロセッサの有用性を限定して
いる他の問題は、長い処理待ち時間と、そのような画素パイプラインプロセッサ
は、処理作業を切り替えるために、しばしば実質的再構成の努力を要するという
事実である。
【００１０】 とりわけ機械視覚計算を費用効果性の高い方法で行うために、幾つかの装置が
発明されてきた。そのうち幾つかのシステムは、インテル８０８７又はモトロー
ラＭＣ６８８８１が、それぞれインテル８０８８又はモトローラ６８０００のメ
モリバンクに記憶されたデータに関して浮動小数点計算を行うのと同じやり方で
、１次ＣＰＵによって制御されるメモリバンク内に記憶された画像データに直接
作用する視覚コプロセッサを使用している。これらのシステムは、ＣＰＵとコー
プロセッサとの間で単一のメモリコントローラを共有することにより、費用利益
を達成するが、ＣＰＵが密接に且つ広範囲にわたって、コープロセッサを制御す
ることに従事するため、履行不利益を支払うことになる。
【００１１】 別の既存の機械視覚システム構成は、個々の画素、あるいは並列する画像デー
タの多数の横列又は縦列に作用する多数の単純視覚プロセッサを使用している。
非常に高速のシステムを構築するために、プロセッサの数を増やしてもよいが、
並列のメモリ及び相互接続回路は、相対的に複雑で費用がかかる。
【００１２】 別の既存の機械視覚システム構成は、デジタル信号処理装置（ＤＳＰ）を使用
している。これらの装置は、機械視覚に必要とされる作業を行うようにプログラ
ムされてもよいが、それらはオーディオやモデムアプリケーションに必要とされ
る１次元の信号処理により適している。視覚及び非視覚アプリケーションの両方
におけるＤＳＰベースのシステムのもう一つの不利点は、それらは多くの異なる
作業を行うようにプログラムされてもよいが、最善の働きを達成するためには、
入念な組立コードの最適化及びＤＳＰ命令についての詳しい知識が必要とされる
ということである。加えて、ＤＳＰエンジンは、典型的に高価な高速メモリを必
要とすることから、データ又は視覚処理システムは高価なものとなってしまう。
【００１３】 既存の機械視覚システム構成において用いられている別の技法は、画素値又は
画素値の単純関数によりインデックスを付された参照用テーブルを用いて、機械
視覚に必要とされる正規相関及び他の計算を履行することである。参照用テーブ
ルを用いることの利点として、それらは、異なる作業を行うために再プログラム
することができること、非線形の作業を行うことができること、並びに容易に入
手可能なメモリ構成要素を用いて実施することができることがあげられる。一方
、参照用テーブルを用いた計算履行の不利点としては、作業を変更するために一
つ以上の参照用テーブルを再ロードしなければならないことの実務上の影響や、
この様式で行うことができる計算の範囲が限られてしまうことがあげられる。 発明の要約 従って、本発明の一つの目的は、今日のテクノロジーの多くの限界について言
及しながら、機械視覚及び他の処理システムに対する格別な価格／性能を助成す
ることである。本発明は、ある実施例では近頃利用可能なデジタルメモリテクノ
ロジーを、また好ましい実施例ではＡＳＩＣ（アプリケーションスペシフィック
集積回路）テクノロジーをそれぞれ利用した革新的な構成を提供する。加えて、
本発明は、既存の画像処理技法の新規的履行を提供する。本発明は、画像処理シ
ステム又は視覚システムの処理アクセラレータ構成要素に関して説明されるが、
これは本発明を限定するものではなく、オーディオ信号処理アプリケーション、
デジタル信号処理アプリケーション、あるいは一次元、二次元、又はそれ以上の
次元のデータセットを処理すべき他の何らかのアプリケーションといった、多く
のデータ処理アプリケーションにおいて、開示された発明は利用可能である。加
えて、走査顕微鏡等の他のソースからの画像データサンプル、あるいは地震調査
データ等のようなその他の関連した又は近接したデータサンプルが、本発明のシ
ステムによって処理可能である。
【００１４】 本発明は、関連又は近接したデータサンプルのストリームから受け取られる多
数のデータサンプル（多数の画素データ）を、一つのメモリワード又はプロセッ
サワードに分類し記憶することにより、また一つのプロセッサワードに記憶され
たデータサンプルを全て同時に処理することにより、実質的な実務利益を達成す
る。この構成は、２進及びグレースケールモルフォロジー、正規相関、画像算術
、線形及び非線形繰り込み、ヒストグラミング、投影、区分、並びに当分野にお
いて周知（ハラィック，ロバート エム及びシャピロ リンダ，ジー”コンピュ
ータ及びロボット視覚、第二巻”アディソンウエズリ、１９９３：ゴンザレス，
ラファエル シー及びウッズ，リチャード”デジタル イメージ プロセッシン
グ”アディソンウエズリ、１９９２：バラード，ダナ エイチ及びクリストファ
エム”コンピュータ視覚”プレンティス−ホール，１９８２）であり、言及す
ることによりここに組み込まれる他の多くのアルゴリズムを履行するために用い
られてもよい。本発明は、各画素に対して繰り返され、付加的論理と組み合わさ
れるこれらの計算のストレートフォワードデジタル回路履行を用いて、画像デー
タの一つのワードに記憶された画素の全てを同時に処理する。
【００１５】 論理的に関連したデータサンプルのデータストリームから受け取られる画素又
は他のデータサンプルは、処理の前後に、より広いワードに詰め込まれて記憶さ
れ、伝送される。例えば、（本発明はこれに限定されるわけではないが）四つの
８ビット画素が一つの３２ビットという広いメモリワードに詰め込まれ、３２ビ
ットのメモリバスを通じて伝送される。各メモリクロックサイクルに入力され（
場合によっては出力され）る画素の数は、この固有メモリ／バス構成に対応する
。画素処理作業は、何らかの画像画素境界上で開始し、終了することが可能でな
ければならないため、本システム及び方法は、各処理作業を通じて、画素の有効
性を再整列させ、信号で伝える。
【００１６】 性能を最大にするために、パイプライン化されたバースト方式ＳＤＲＡＭ（周
期ダイナミックランダムアクセスメモリ）メモリを用いる。本発明は、完全な時
計歩度で処理を進行することができるように、画像処理装置にデータの遮断され
ないストリームを供給するため、調整済みＦＩＦＯ（先入れ先出し）バッファを
利用する。バッファ及び多数のデータ経路スイッチを追加することにより、多数
のメモリ共有及び柔軟的位置決め源及び目的地オペランド配列が可能となる。
【００１７】 本発明は、発明のデータプロセッサ（処理アクセラレータ）が、外部ＣＰＵか
らの介入を要求することなく、任意順序の作業を行うことができるように、内部
順序づけエンジンを組み込む。この順序づけエンジンは、簡単な指令を読み取り
、専用プロセッサメモリバンクに結果を蓄える。
【００１８】 また、本発明は、専用プロセッサメモリ内に処理されるべき画像又は他のデー
タが、バースト方式周辺バスを通じて別のメモリへ伝送される時、それを監視、
あるいは“捕らえる”ことを許容する。この特徴により、システムが追加処理用
のＣＰＵメモリ又は検視用の表示装置メモリへデータを伝送する一方で、同時に
、本発明は専用メモリのデータを受け取ることが可能となる。
【００１９】 クロック技法による多数の画素は、ワード毎に幾つの画素にも拡張することが
可能であるが、好ましい実施例では、バス又はプロセッサワードにつき四つの画
素が、メモリワード毎に一つのバス又はプロセッサワードが用いられ、以下の説
明では模範例として記載されている。 好ましい実施例の説明 図１に示されるように、本発明は、データ処理システム１０において用いるた
めの、新規性のあるデータプロセッサ２０（ここでは、処理アクセラレータとも
呼ぶ）を特徴とする。本発明は、ここで開示される発明が、これに限られないが
、視覚処理システムを含む非常に多種のデータ処理システム内で、またそれらと
共に実施可能であることを意図する。
【００２０】 本発明のデータプロセッサ２０は、個々のデータサンプル１５が、カメラによ
って捕らえられる処理されるべき画像からの個々の画素データ値である場合、論
理的に関連又は近接したデータサンプル１５の一般に連続するストリーム１３を
受け取るのに、非常に適したものとなっている。データサンプル１５は、アナロ
グ又はデジタル値のデータサンプルであってもよい。当分野において周知のよう
に、個々のデータサンプル１５自体は、バイトにおけるビットのようなデータ要
素からなっているのが典型的である。
【００２１】 論理的に関連又は近接したデータのストリーム１３は、視覚システムにおける
デジタイザやフレームグラバ等のデータオーガナイザ１２により受け取られる。
データオーガナイザ１２は、個々のデータサンプル１３を受け取り、周辺バスイ
ンターフェース２３０、データ経路１２１、及びメモリコントローラ４０を経由
して、データバス２６を通ってデータメモリ１８に伝達するために、所定数のデ
ータサンプル１３をプロセッサワードＰ０−Ｐｍ，１７に分類する。プロセッサ
ワード１７は、それぞれ二つ以上のデータサンプル１５を含む。好ましい実施例
では、データサンプル１５が８ビットの長さであると共に、四つの論理的に近接
した又は関連したそれらのデータサンプル１５が、データオーガナイザ１２によ
り、一つのプロセッサワード１７に分類される。以下で更に説明するように、一
つのメモリワードは、二つ以上のプロセッサワード１７を含むことができる。
【００２２】 データプロセッサ２０は、以下で説明するように、より大きいメモリサブシス
テムの一部を形成する少なくとも一つのメモリ１８へのプロセッサワード１７の
記憶を制御する。二つ以上のデータサンプル１５からなる各プロセッサワード１
７は、好ましい実施例として、少なくとも一つのメモリコントローラ４０と、一
つ以上のアドレスジェネレータ４１を含むデータプロセッサ２０の制御の下で記
憶される。加えて、本発明の特徴は、以下でより詳細に説明するが、データプロ
セッサ２０が、ホストＣＰＵから一般に独立して、また自律的に作動することを
許容する処理シーケンサ２００と、処理されるべきデータサンプルが、二つのプ
ロセッサワード１７間の境界を越えて“クロスオーバー”した時、あるいは処理
されるべきデータの配列が、プロセッサワードの境界で開始されない時又は終了
しない時、プロセッサワード１７内のデータサンプル１５を整列し直すデータア
ライナ５０と、以下で説明するが、それぞれに専門化された仕事を行う近傍処理
装置４２ａ、相関処理装置４２ｂ、区分処理装置４２ｃ、及び画像演算処理装置
４２ｄといった一つ以上の処理装置４２とを含む。
【００２３】 図２に示されるような、処理アクセラレータとして本発明のデータプロセッサ
２０を用いた典型的な機械視覚システム１０ａは、ここでは模範例として説明さ
れる。視覚システム１０は、データオーガナイザとして、デジタイザ１２（フレ
ームグラバ）を含み、それによって、画像データ等の論理的に近接した又は関連
したデータサンプルのストリーム１３がカメラ１４より受け取られる。デジタイ
ザ１２は、局所的に画像データ１３を記憶してもよい。あるいは、好ましくは最
適の性能と最小のコストを実現するために、埋め込み式ダイレクトメモリアクセ
ス（ＤＭＡ）コントローラ７を用いて、捕らえて分類したデータサンプル１５（
画像データ）を専用画像又はデータサンプルメモリ１８に配置してもよい。また
、（本発明の主題である）データ又は視覚データ処理アクセラレータ２０が設け
られている。本発明において、処理アクセラレータ２０は、視覚システムＣＰＵ
１６や視覚ＣＰＵメモリ２２とは別個に、プロセッサワード１７として記憶され
たデータサンプル１５を記憶し処理するために、メモリバス１９によって、デー
タサンプルメモリ１８に連結されている。
【００２４】 そのような視覚システム１０ｂの一つの実施例では、図３に示されるように、
多数のカメラ１４ａ−１４ｄから捕らえられた画像（画像データサンプル１３の
ストリーム）は、視覚アクセラレータ２０や埋め込み式視覚システムＣＰＵ１６
により、あるいは視覚システムがホストＣＰＵ周辺データバス上に（例えば、ア
ダプタや周辺カードとして）常駐の場合には、ホストＣＰＵ２４により処理され
ることができる。視覚システム１０ｂは、リアルタイムの機械視覚作業や他の装
置との相互通信を支持するために、しばしば局所表示装置２８や直列及び個別入
力／出力ポート３０を含む。
【００２５】 最大の効率を得るために、本実施例におけるデジタイザ１２は、少なくともメ
モリデータバス１９の幅と一致させるために、また好ましい実施例では、周辺バ
ス２６の幅とも一致させるために、（例えば、四つの８ビット画素が一つの３２
ビットワードに詰め込まれるように）多数の画素（データサンプル１５）を一つ
のより大きいワード（プロセッサワード１７）に詰め込む。メモリデータバス１
８の幅と周辺データバス２６の幅が同じでない場合、処理アクセラレータ２０が
、メモリデータバス１８又は周辺データバス２６の幅と一致するようにプロセッ
サワード１７の幅をフォーマットし直す。バスインターフェース装置２３０は、
必要な際に、バス又はプロセッサワード１７をより幅広いメモリワードへ付加的
に詰め込む。
【００２６】 ＤＭＡマスタ７に接続されたデジタイザ１２は、画素データサンプルを高速バ
ーストで周辺データバスアドレス空間の一部内に移動させる。本発明では、これ
は、画像メモリ１８ａ及び／又は１８ｂ、共有視覚システムＣＰＵメモリ２２、
ホストＣＰＵメモリ３２、あるいは表示制御装置メモリ３４のうちのいずれか一
つであってもよい。
【００２７】 十分な数の画像データサンプル（典型的には完全な画像）が画像メモリ１８に
記憶されると直ちに、処理アクセラレータ２０の作動を開始することができる。
そのような何らかの作動の結果は、別の画像（結果配列）、又はレジスタ内の一
式のデータであるかも知れない。データオーガナイザ１２、ＤＭＡマスタ７、及
び視覚アクセラレータ２０内のＤＭＡコントローラ２３２（図１）は、入ってく
る画像データを効率よくフォーマットするため、また処理された画像及びプロセ
ッサワード１７としてレジスタデータセット内に記憶された画像データサンプル
１５を、処理アクセラレータ２０からホスト又は視覚ＣＰＵ使用バス２６及びホ
ストブリッジ２６ｂ内へ移し、そこから局所表示装置２８用の表示制御装置メモ
リ３４及び周辺データバスブリッジ２６ａを通じて連結されたいかなる装置へも
移動させるために設けられる。
【００２８】 図４に示されるように、本発明の処理アクセラレータ２０のメモリサブシステ
ム１２０は、一つ以上の専用高速メモリコントローラ４０を特徴とする。該メモ
リコントローラ４０は、アドレスジェネレータＡ，Ｂ，Ｃ４１ａ−４１ｃと協働
して、各メモリコントローラ１２０毎に、クロックパルス毎に一つのプロセッサ
ワード１７という持続した速度で、画像の完全なプロセッサワード１７又は他の
データサンプル１５を読み取ったり書き込んだりするために、必要とされる全て
のアドレス及び制御信号を生成しながら、それぞれのメモリバンク１８ａ、１８
ｂの作動に対する全責任を負っている。
【００２９】 本発明はこれに限定されるわけではないが、ここで記載されている処理アクセ
ラレータ２０は、ＡＳＩＣとして集積回路上で実施される。本発明の好ましい実
施例は、メモリ１８が、産業において現在、あるいは将来一般的に入手可能なＳ
ＤＲＡＭや、ＳＧＲＡＭや、ＲＡＭＢＵＳや、他のそういったメモリ装置等のバ
ースト方式同期メモリとして実施されることを考慮に入れている。
【００３０】 本発明の一つの特徴は、図５に示されるように、データアラインメント装置５
０を設けることであり、該データアラインメント装置５０は、アドレスジェネレ
ータＡ４１ａ及びアドレスジェネレータＣ４１ｃと共に、完全なプロセッサワー
ド１７よりも少ない、データの選択されたデータサンプル１５（メモリワードに
おける一定の画素）のみが処理されるべき時に、処理アクセラレータ２０がデー
タの完全なプロセッサワード１７を処理することを許容してしまうという問題を
解決する。
【００３１】 模範的なアライナ回路は、図５及び図６Ａ−６Ｄに示されている。図６Ａ−６
Ｃは、必要とされる幅カウンタプリセット信号、（ｓｏｒ，ｅｏｒ，ｅｏｆ等の
）配列フレーム指示信号、及びバイト有効（バイトイネーブル）信号を生成する
アドレスジェネレータＡ４１ａ内の計数回路、アラインメント装置５０、並びに
アドレスジェネレータＣ４１ｃを示している。図６Ｄは、実際のデータアライン
メント回路の一つの実施例を示している。処理アクセラレータ２０は、画素（そ
れぞれ多数のデータサンプル１５を含んでいるプロセッサワード１７）をラスタ
順に（左から右、上から下へ）スキャンする。ユーザは、開始アドレス（ベース
）５２及び列（幅）５４毎の画素（データサンプル）数を最も近い画素に対して
指定する。
【００３２】 発明の本実施例では、処理アクセラレータ２０は、メモリワード毎に四つの画
素を処理するため、ユーザ供給ベース値ビット [２４：０] ６９からビット [２
４：２] がメモリワードアドレス６７を指定し、一方ビット [１：０] は、メモ
リワード境界から画素オフセット５２を指定する。同様に、幅ビット [１３：２
] ５４により指定されたメモリ（プロセッサ）ワードの数が、アラインメント装
置５０によりオペランド−Ａバス８６上に示されると直ちに、幅ビット [１：０
] ５６は、いくつの付加的画素（データサンプル）が処理されるべきであるかを
指定する。高さパラメータ５８は、データサンプルのいくつの“列”が取り出さ
れるかを決定する。
【００３３】 図５に示されるように、アラインメント装置５０、アドレスジェネレータＡ４
１ａ、並びにアドレスジェネレータＣ４１ｃは、ベースアドレスの幅と最下位ビ
ットの両方を考察し、各列においてメモリから取り出されるべきワードの総数を
決定する。アラインメント装置５０、アドレスジェネレータＡ４１ａ、並びにア
ドレスジェネレータＣ４１ｃは、幅カウンタ６０及び高さカウンタ６２を含み、
それらが、個々の画素又は画素配列のうち、どれが各クロックパルス上で有効で
あるかを決定するために、処理装置４２（図４）によって使用される列開始信号
７１、列終了信号７３、及びフレーム終了信号７５を生成することを許容する。
アラインメント装置のバイトイネーブル出力６４は、列の末端のどの画素が有効
であるかを信号で伝える。
【００３４】 図６Ａ−６Ｃは、アドレスジェネレータ４１ａと４１ｃ及びアラインメントユ
ニット５０の計数及びバイトイネーブル機能を表している。メモリから呼び出さ
なければならない集合画素ワードの数は、以下のように計算される。１ワードに
付き４画素に対応するベース ５２及び幅 ５４ セッティングのｌｓｂ（この
例では２）が一緒に加えられ、３ビットの結果の２つのｍｓｂ ５５ （やはり
１ワードに付き４画素に対応）が、幅セッティング（本例では１２ビット）の残
りのｍｓｂ ５４に加えられる。結果値５７は、アドレスジェネレータ Ａ ４
１ａ 及びアラインメントユニット５０ における幅ダウンカウンタ ６０用の
設定値を決定する。このカウンタ６０は、ソース画像の各列について、この設定
値からゼロまでサイクル動作する。
【００３５】 初期状態（カウンタ初期設定直後及び各列終了後）においては、列開始（ｓｏ
ｒ）シグナル７１が示され、高さダウンカウンタ６２がディクリメントされる。
幅ダウンカウンタ ６０ がゼロに達するたびに、列終了（ｅｏｒ）シグナル７
３ が示される。高さダウンカウンタ６２ は、操作が開始する前にあらかじめ
設定された高さの状態に初期設定される。高さダウンカウンタ６２ がゼロに達
すると、幅ダウンカウンタ６０（ｅｏｒ）の最後の７３のカウントと同時にフレ
ーム終了（ｅｏｆ）シグナル７５が示される。
【００３６】 アラインメントユニット５０におけるバイトイネーブル論理７７は、ｅｏｒ状
態にある時を除き、全４バイトイネーブル６４を示す。ｅｏｒ状態にある間は、
バイトイネーブルシグナルパターン６４は、示されたようにベースアドレス５２
設定の２つのｌｓｂにより決定される。バイトイネーブル論理７７は、他のバス
幅にも次のように拡張できる。幅設定がメモリワードの正確な倍数である場合（
幅ｌｓｂ＝０）、全バイトイネーブルが示される。他の全ての場合、バイトイネ
ーブルパターン（画素データサンプルの数）は、ｌｓｂ値により右にシフトされ
た１と右に補充されたゼロとから成っている。
【００３７】 上記の説明は、“ｂｉｇ−ｅｎｄｉａｎ” 画素配列すなわちメモリ内に左か
ら右に保存された多数の画素を想定していることに留意する必要がある。この処
理方法は、“ｌｉｔｔｌｅ−ｅｎｄｉａｎ” 画素あるいはデータサンプル配列
及び個々の画素データがメモリワードの境界を越えない他のデータサンプル／画
素幅に容易に展開できる。
【００３８】 図７は、１画素（Ｐ１と記された画素（データサンプル）を始めとする）をベ
ースオフセットとした、各列４画素の９画素（データサンプル）の処理例である
。図７の例については、イベントのシーケンスは次のとおりである。 １． 第１メモリクロックサイクルにおいて、Ｐ０からＰ３と記された画素（
データサンプル）を含む第１メモリ／プロセッサワード１７ａが、メモリ１８か
ら読み取られ、アラインメントユニット５０に保存される。
【００３９】 ２． 第２メモリクロックサイクルにおいて、Ｐ４からＰ７と記された画素（
データサンプル）を含む第２メモリ／プロセッサワード１７ｂがメモリ１８から
読み取られ、アラインメントユニット５０がＰ１からＰ４と記された４画素のデ
ータサンプルを含む整列したプロセッサワード７０を出力し、ビット［３：０］
及び列開始（ｓｏｒ）シグナル７１（図６）から成るバイトイネーブルシグナル
６４ａを示す。
【００４０】 ３． 第３クロックにおいて、Ｐ８からＰ１１と記された画素データサンプル
を含むプロセッサワード１７ｃがメモリから読み取られ、その後アラインメント
ユニット５０が Ｐ５からＰ８と記された４画素のデータサンプルを含む整列し
たプロセッサワード７４を出力し、図６に示したように付随した意図を有する４
ビットのバイトイネーブルシグナル６４をともに形成するビット［３：０］から
成るバイトイネーブルシグナル６４ｂを示す。
【００４１】 ４． 第４クロックにおいて、アラインメントユニット５０が Ｐ９と記され
た画素データサンプルを含むプロセッサワード７６を出力し、ビット［３：０］
、列終了（ｅｏｒ）シグナル７３及びフレーム終了（ｅｏｆ）シグナル７５から
成るバイトイネーブルシグナル６４ｃを示す。
【００４２】 最初の有効な出力が為される前に２回のワード取込みが必要である点に言及し
ておかなければならない。 図６Ｄは、４画素幅のメモリバスに対する８ビット画素を有するアラインメン
トユニット５０のデータシフト部８０の実施例である。４個のレジスタ８２ａ−
８２ｄは、３２ビットのデータＡインプットバス８４からの先行する４つの有効
な画素データサンプル（例示のためＰ０からＰ３と記してある）の値を保持して
いる。この値は、有効な場合、次の４画素（Ｐ４からＰ７）を表している。ベー
スアドレス設定の２つのｌｓｂ［０：１］ ５２は、オペランドＡアウトプット
バス８６上に表現するために画素がどのように再編成されるべきか決定する。２
つのベース最下位ビット５２は、ＯＰ＿Ａアウトバス８６に再編成されたプロセ
ッサワードを供給するために、マルチプレクサ８８ａ−８８ｄのそれぞれにおけ
る適切なポートを選択する。
【００４３】 最大データ帯域幅を得るために、ルート化されたバースト方式のメモリ１８あ
るいは同様なメモリ装置が用いられることが望ましい。そのような例としては、
同期式ダイナミック／グラフィックス ランダム−アクセスメモリ（ＳＤＲＡＭ
／ＳＧＲＡＭ）及びＲＡＭＢＵＳ ＤＲＡＭ （ＲＤＲＡＭ） がある。これら
の装置は、アドレスを受け入れ、コマンドを読み取って、その後対応するデータ
を出力する。一般に、新たなコマンドを現在進行中の動作に重ねることができる
。
【００４４】 しかし、このタイプのメモリには、数クロックサイクルの読み取りデータ待ち
時間の問題がある。従って、図４のデータ経路１２１の一部を形成する図８のＦ
ＩＦＯ−Ａ ９０は、ＦＩＦＯ−Ａ ９０内に読み取られたコマンドを現に未決
定の状態にしている全追加ワードを収容するのに十分な空きがある場合には、ア
ドレスジェネレータＡ ４１ａの ”準備完了 Ａ” シグナルを無効にするよ
うに構成されている。このシグナルが示されている間、アドレスジェネレータＡ
４１ａは読み取りコマンドをメモリサブシステムＡ １２０ａに与える（ステ
ップＡにアドレスする）ことができる。それぞれの有効なプロセッサ／メモリワ
ード１７がメモリサブシステムＡ １２０ａによって発せられると、ＦＩＦＯ−
Ａ ９０に送られる。アラインメントユニット５０は、有効なプロセッサワード
をＦＩＦＯ−Ａ ９０から取出し、それらを再編成して、オペランドＡバス８６
へと供給する。
【００４５】 ＤＲＡＭからのデータフローは、メモリの１ ”ページ”から他のページに移
る必要性があるため、断続的に遅くなるであろう。メモリの同一“ページ”上の
プロセッサ／メモリワードは迅速にアクセスできるが、ページの境界を越えるに
は、メモリが事前記入し、編成して、１ページ上の全ワードを内部キャッシュに
移し変える必要がある。本構成においては、代表的なＳＤＲＡＭ／ＳＧＲＡＭ装
置の２列構造が用いられているが、何らかのプロセッサ／メモリワード中断は避
けられない（例えば、ページ境界が急速に繰り返し越えられた場合）。他の中断
は、リフレッシュサイクルあるいは他の作用因（ＤＭＡコントローラ等）による
メモリアクセスの間に生じる。
【００４６】 図９−１１に示すような２あるいは３のオペランド操作をするためには、デー
タが両方の入力ポート（Ａ及びＢ）において有効でなければならず、出力が結果
−Ｃバス９２に行われる場合、データ宛先装置は、データ受入れ可能でなければ
ならない。図１０の９４及び図１１の９５に示す結果バッファあるいはＦＩＦＯ
を各出力あるいは結果ポートに設けることにより、安定的なデータフローが維持
される。
【００４７】 図１０のアドレスジェネレータ４１ｃもまた、有効な画素／データサンプルの
みメモリサブシステム１２０ｃに書き込むことを容認する、バイト書き込み可能
［３：０］シグナル９６を生成させる。このように、アドレスジェネレータＣ
４１ｃは、本発明の一部として図５に記載の配列機能に関与している。各出力列
の開始点はワード境界に揃えられているが、列の幅は、何画素／データサンプル
であってもよい。従って、各列に書き込まれた最終プロセッサ／メモリワードは
、全画素（データサンプル）が置き換えられていなくてもよい。このようにアド
レスジェネレータＣ ４１ｃは、ＳＤＲＡＭ／ＳＧＲＡＭ装置が個々にバイト置
き換え能力を有していることを利用している。
【００４８】 ＦＩＦＯ Ｃ ９４は、別の重要な機能を果たしている。ある操作は、各入力
データ一式について２ワード以上の出力データを生じさせるかもしれない（特徴
抽出等）。第二に、ある処理装置４２は各クロックパルスにおけるデータフロー
を止める能力を有していない。従って、ＦＩＦＯ Ｃ ９４もやはり、入力（オ
ペランドＡ、Ｂ）データのフローが終了した後に、ＦＩＦＯ内に作動中の処理装
置４２から全データを完全に“抜き出す”のに十分な空きがある場合、“準備完
了”シグナルを無効にするように構成されている。
【００４９】 本実施例において、メモリサブシステムＢ １２０ｂは、常にワード配列が為
されているため配列機構を有していない。しかし、熟練した当業者にとって、こ
のメモリサブシステムにもそうした配列装置を加えるのは容易であるため、これ
は本発明を限定するものではない。
【００５０】 経済性、効率性及び融通性を高めるためには、メモリを共有する必要がある。
図１１は、結果バッファ９５及びアドレスマルチプレクサ１００を加えることに
より、メモリサブシステム１ １２０ｂが共有できることを示している。３つの
オペランド操作は、周期的に処理が中断し、結果バッファ９４がメモリサブシス
テム１ １２０ｂにコピーされなければならないため、半分のスピードで進行す
る。
【００５１】 十分な融通性を持つために、メモリサブシステム１２０ａ、１２０ｂ内の２つ
のメモリ（０、１）は、所与の動作についてソースデータあるいは宛先データの
いずれを収容してもよい。例えばある動作の後には、次の動作に関するソースが
もう一方のメモリに存在することになるので、これは重要なことである。図１２
のデータバッファ１０２は、ある動作の入力側あるいは出力側のいずれに用いて
もよい。
【００５２】 図１２において、２あるいは３オペランドの関数の全ソースがメモリ・サブシ
ステム１２０ａ、１２０ｂ内の１つのメモリにあってもよい。この場合、データ
バッファ１０２がまず１オペランド用のデータで一杯になり、次に第２オペラン
ド用のデータが同一メモリから取り出される。この場合、出力が必要であれば、
もう一方のメモリに行かなければならない。処理は、半分のスピードで進行する
。出力データが直接メモリに行くため、Ｃ ＦＩＦＯ ９４はデータフローを円
滑にする点において重要である。
【００５３】 同様に、入力オペランドと同じメモリに行く出力をその動作が生じさせる場合
には、データバッファ１０２が出力データを捕え、その後そのデータはＣ ＦＩ
ＦＯ ９４を介して宛先メモリにダンプされる。この場合、３オペランドの動作
を実行するために、入力オペランドのうち１つはもう一方のメモリに存在しなけ
ればならない。
【００５４】 実際のデータ処理は、それぞれ特定の処理タスクを実行する図１の多数のワー
ド全域処理装置４２によって行われる。 図１３は、標準的な相関処理装置４２ｂのブロック図である。この処理装置は
、プロセッサ／メモリ クロックサイクル毎に、オペランドＡバス８６を介して
アラインメントユニット５０から画像データサンプル１５のプロセッサワード１
７を、またオペランドＢバス８７からテンプレートデータのワードを受け入れる
。各クロックサイクルの間、その２つのワードにおける全対応画素（データサン
プル）は、４つの計算セル１０１ａ−１０１ｃにおいて互いに乗じられ、画像の
和１０４、画像の２乗和１０６、及び画像−回数−テンプレート１０５を収容し
ている内部総合レジスタ１０４−１０６が更新される。
【００５５】 図１４Ａ−１４Ｋ及び図１５は、ワード全域近傍形成装置４２ａが、どのよう
にして処理中のワード内の各画素を囲む４つの完全な３×３ の近傍を同時に形
成するのかを示している。これらの完全な近傍は、並列的に別個の処理装置に送
られ、その処理装置からの結果は、処理後に出発ワードを形成するために再編集
される。近傍処理論理は、境界の状態に関する情報を常に得て、関係領域の縁に
ある近傍のために、全ての欠けた画素の代わりに、バックグラウンドデータを処
理装置に供給する。
【００５６】 第１列の処理： 第１クロックサイクルの間に、画素００／０１／０２／０
３が到着し、図１４Ｂの”ライト”に保存される。第２クロックサイクルの間に
、画素０４／０５／０６／０７が到着して右に保存され、００／０１／０２／０
３は、図１４Ｃの“センタ”に移る。第３クロックサイクルの間に、画素０８／
０９／０１０／０１１が到着し、画素０４／０５／０６／０７が“センタ”に移
り、画素００／０１／０２／０３が図１４Ｄの“レフト”に移る。第１列の移動
中は出力が計算されないが、これらのワードは第１ワード全域列 ｆｉｆｏ内に
供給される。
【００５７】 第２列の処理： 第１クロックサイクルの間に、第１列ｆｉｆｏから来る画
素００／０１／０２／０３とともに画素１０／１１／１２／１３が到着し、これ
らのワードはどちらも図１４Ｅの”ライト”に保存される。第２クロックサイク
ルの間に、第１列ｆｉｆｏから来る画素０４／０５／０６／０７とともに画素１
４／１５／１６／１７が到着する。現在“ライト”にあるプロセッサワードが図
１４Ｆの“センタ”に移動し、これらの新たなワードが“ライト” に保存され
る。これによって近傍配列において処理される第１完全近傍が形成されることに
なる。処理装置は、“ＸＸ”の値に代えて境界値を自動的に記入する。第３クロ
ックサイクルの間に、第１列ｆｉｆｏから来る０８／０９／０１０／０１１とと
もに画素１８／１９／１１０／１１１が到着する。現在“ライト”にあるワード
が図１４Ｇの“センタ”に移動し、これらの新たなワードが“ライト”に保存さ
れる。
【００５８】 第３列の処理： 第１クロックサイクルの間に、図１４Ｈのように、第１列
ｆｉｆｏから来る画素１０／１１／１２／１３とともに画素２０／２１／２２／
２３が到着し、画素００／０１／０２／０３が第２列ｆｉｆｏから到着する。こ
のクロックサイクルの間、処理装置４２ａは先行する列の最右端の近傍グループ
を処理していることに言及しておく。第２クロックサイクルの間に、図１４Ｊの
ように、第１列ｆｉｆｏから来る画素１４／１５／１６／１７及び第２列ｆｉｆ
ｏから来る画素０４／０５／０６／０７とともに画素２４／２５／２６／２７が
到着する。第３クロックサイクルの間に、図１４Ｋのように第１列ｆｉｆｏから
の１８／１９／１１０／１１１及び第２列ｆｉｆｏからの０８／０９／０１０／
０１１とともに画素２８／２９／２１０／２１１が到着する。
【００５９】 これにより、第１の完全に有効な４つの３画素×３画素の近傍グループが形成
される。このクロックサイクル中に処理された４つの３×３近傍が図１４Ｋに示
されている。処理は最終列まで続き、列のｆｉｆｏから流出している値を用いて
計算が行われる。最終出力列が処理されている間は、到着データはない。
【００６０】 図１５は、ワード全域近傍形成装置４２ａの、唯一の可能なものではないが好
適な実施例を示している。データは、本例の使用目的のため４画素（データサン
プル）を１つのプロセッサ／メモリワードで伝えるオペランドＡバス８６から入
ってくる。このデータは、近傍レジスタ配列８７及び列１シフター８９内に入る
。プロセッサワード１７が近傍レジスタ配列８７に入ると、プロセッサワード１
７はｐ２０ライト、ｐ２１ライト、ｐ２２ライト及びｐ２３ライトと記された４
画素レジスタに保存される。有効なプロセッサワードが到着する度に、“ライト
”レジスタ内の全画素（データサンプル）が“センタ”レジスタの対応位置に、
そして最終的には“レフト”レジスタに移動して、データは前進する。“レフト
”レジスタの最も右側の画素のみが、近傍を完成させるのに必要である。しかし
、“ライト”の全画素をコピーして“センタ”に書き込む必要がある。プロセッ
サワードの第１列が到着した後、列１シフター８９は、ｐ１０ライト、ｐ１１ラ
イト、ｐ１２ライト及びｐ１３ライトと記された第２列レジスタにデータを供給
し始め、別の１列分のデータが到着すると、列２シフター９１が、ｐ０３ライト
、ｐ０２ライト、ｐ０１ライト及びｐ００ライトと記されたレジスタを始めとす
る第３列レジスタにデータを供給する。有効なデータがｐ１０センタ、ｐ１１セ
ンタ、ｐ１２センタ及びｐ１３センタと記されたセンタワードに入ると、一連の
近傍値を同時に受け入れる４つの並行する近傍処理装置４２ａ1 から４２ａ4 に
よるワード全域近傍処理が始まる。その近傍値は、図１５の下部に示したように
近傍レジスタ配列から取り出される。
【００６１】 図１６は、機械視覚装置において有用なワード全域区分処理装置４２ｄの第１
段階を示している。ワード全域区分処理装置４２ｄは、画素画像データの流れ１
７における変化が検知されたとき結果を生成するだけである。各画素は、閾規準
に従って前景あるいは背景のいずれかに属すると決定される。変化は、データの
流れの内で前景画素が背景画素に隣接している点であると定義される。
【００６２】 画像データのある“列”の処理の始めに、セグメントコード１２０はゼロに初
期設定される。変化が検知される度に、セグメントコードは加算器１２２を用い
て増加され、変化に関する情報を含んだ結果ワードが生成される。１プロセッサ
ワード１７で一度に４画素を処理しながらこの機能性を満たすため、４つの到着
画素１２６ａ―１２６ｄのそれぞれが前景あるいは背景のどちらに属するかを、
４台の閾値比較測定器１２４ａ−１２４ｄが同時に決定する。４台の１ビット比
較測定器１２８ａ―１２８ｄは、その処理ワード内の隣接する４画素間あるいは
現ワードの最も左側の画素と先行ワードの最も右側の画素の間に変化があるかど
うかを同時に決定する。
【００６３】 最大４つまでの変化が同時に起こってもよいが、おそらく実際の画像データで
は全く変化が無いか変化が１つだけであろう。このクロックサイクルの間に処理
すべき変化の総数は加算器１３０によって計算されるが、現ワードがその列の最
後のワードである（ｅｏｒシグナル １３０）という可能性も含んでいる。
【００６４】 ワード全域区分処理装置４２ｄは、列の終了（ｅｏｒ １３０）に対して常に
特定の変化の記録を生成するため、生成されるべき変化の記録の最大数は１列の
終わりに５にもなり得るのである。変化の記録は１つの３２ビットワード１３４
に記号化されるので、実際には、この処理装置４２ｄは１つの入力ワードに対し
て５つまでの結果のプロセッサワード１７を生成することができる。図１６に示
したこの処理装置４２ｄと動作シーケンサ２１０（図１８）の間のインターフェ
イスは、ワード全域区分処理装置４２ｄがクロックパルス毎に１つの結果ワード
を生成するのを可能にしているだけであり、２つ以上の結果ワードの生成が必要
な場合には、結果が生成される間、到着データを足止めしておかなければならな
い。これは、変化の総数が１を越えると直ちに到着データを遮断するシグナルを
制御するために、変化の総数１３６を利用することにより実行される。
【００６５】 区分記録結果が生成されると変化の数がチェックされ、最終結果が生成される
と到着データ８６の再開が許可される。この構成により、１ワード当たり１以下
の変化である限り、処理アクセラレータ２０はフルスピードで稼動することがで
きる。
【００６６】 図１７は、本発明のシーケンサ２００が、どのようにして一方のメモリバンク
から簡単な指示を読み取り、結果を他方のメモリバンクに書き込むかを示してい
る。サポートされているのは、４つの命令すなわちＷＲＩＴＥ、ＲＥＡＤ、ＧＯ
、ＳＴＯＰの命令のみである。命令のためのｏｐ−コードは、２ビットに記号化
され、残りのビットがＲＥＡＤあるいはＷＲＩＴＥ命令により特定されたレジス
タ用のレジスタアドレスを含んでいる。残りのビットは、ＧＯあるいはＳＴＯＰ
命令には使用されない。ＷＲＩＴＥ命令は、ＷＲＩＴＥ命令のレジスタアドレス
部により特定されるレジスタへの命令の流れの中で見つかる次のワードを書き込
む。ＲＥＡＤ命令は、ＲＥＡＤ命令のレジスタアドレス部により特定されたレジ
スタから値を読み取り、このレジスタの値を出発データストリームに出力する。
シーケンサエンジン２００により使用される“プログラム”は、一連の命令ワー
ド及びＷＲＩＴＥオペランドであり、“出力”は、一連のレジスタ値である。シ
ーケンサエンジン２００は、処理アクセラレータが、かなりの時間ＣＰＵの対応
なしに動作することを可能にしている。
【００６７】 シーケンサエンジン２００は専用メモリ１８ａ、１８ｂから完全に繋がってお
り、処理アクセラレータ２０がＣＰＵ１６の対応を求めることなく任意の動作を
実行できるようにしている。 図１８のシーケンサエンジン２００は、メモリサブシステム０ １２０ａのア
ドレスが命令ポインタ２０２によって与えられ、メモリサブシステム１ １２０
ｂのアドレスが書き込みデータポインタ２０４によって与えられるように、アド
レス及びデータセレクタを制御する。同様に、メモリサブシステム０ １２０ａ
からのデータはＦＩＦＯ Ａ ９０ａ に行き、ＦＩＦＯ Ｃ ９４からのデー
タはメモリサブシステム１ １２０ｂに行く。シーケンサ２００はレジスタアド
レスを生成し、レジスタデータの読み取り及び書き込みをする。
【００６８】 メモリワードは、命令ポインタ２０２により与えられる連続的なアドレスから
取り出される。これらのワードは、前述のように一連の命令を含んでいる。命令
はＦＩＦＯ Ａ ９０ａ内に取り込まれ、命令シーケンサ２０８の制御下で命令
デコーダ２０６により翻訳される。ＷＲＩＴＥ命令が出ると、選択されたレジス
タからのデータが、ＦＩＦＯ Ｃ ９４を介して、書き込みデータポインタ２０
４によりアドレスされたメモリ１ １２０ｂに書き込まれる。
【００６９】 ＧＯ命令が出ると、命令シーケンサ２０８はＦＩＦＯ Ｃ ９４内に残ってい
るデータがメモリ１ １２０ｂに書き込まれるまで待ち、続いてＦＩＦＯ Ａ
９０ａが既に取り込んでいた命令をどっと送り出してクリアされる。最後に、処
理アクセラレータ動作シーケンサ２１０が始動される。動作中は、動作シーケン
サ２１０が、メモリ１２０と処理装置４２間のデータフローをＦＩＦＯ Ａ ９
０ａ、Ｂ ９０ｂ及びＣ ９４を介して制御する。命令シーケンサ２０８は、次
の命令のアドレスを内部プログラムカウンタにセーブして、動作シーケンスが完
了するのを待つ。動作が完了してＦＩＦＯ Ｃ ９４内に残っている結果データ
が書き込まれると、命令ポインタ２０２がセーブされた次の命令アドレスに初期
設定し直され、ＦＩＦＯ Ａ ９０ａがクリアされ、シーケンサ命令がＦＩＦＯ
Ａ ９０ａ内に再び取り込まれる。有効なデータ（次の命令）がＦＩＦＯ Ａ
９０ａにあると、シーケンサ２００の動作が再開する。
【００７０】 シーケンサ２００がＣＰＵ制御下で始動した場合にも、同様な作用が起こる。
この場合、プログラムカウンタ及び命令ポインタ２０２は、どちらもメモリ０
１２０ａ内にある最初の命令のアドレスに初期設定され、全てのＦＩＦＯがクリ
アされ、シーケンサは最初の命令がＦＩＦＯ Ａに現れるのを待つ。
【００７１】 ＳＴＯＰ命令が出ると、命令シーケンサ２０８は、動作が停止される前に、Ｆ
ＩＦＯ Ｃ ９４内に残っているデータがメモリ１ １２０ｂに書き込まれるま
で待つ。 本発明を実施する装置の効率を最大にするために、データサンプル（画像等）
の別のコピーが、視覚ＣＰＵ、ホスト、あるいはディスプレーコントローラメモ
リ内にあるとともに専用処理アクセラレータ２０メモリにも存在する必要がある
場合も多い。その一例は、捕えられた画像を、処理アクセラレータで利用できる
ようにすると同時にディスプレーに映し出す場合である。他の例は、２つの異な
った視覚動作が同時に進行できるよう、画像を処理アクセラレータとともに視覚
装置のＣＰＵでも利用できるようにする場合である。３つめの関連する例は、処
理アクセラレータが捕えられた画像を処理する間に、視覚装置のＣＰＵがその画
像にグラフィックスを施す場合である。１画像の多数のコピーを作ると、周辺バ
スにおける必要な帯域幅を倍加させ、待ち時間を増加させる。本発明は、スヌー
ピング技術によってこの問題を解決するものである。
【００７２】 本発明におけるスヌーピングの特徴を簡略化したものが図１９に示されている
（共有のＣＰＵメモリ２２のみ表示）。デジタイザ／ＤＭＡ １２が、画像デー
タ１３を、本例においては共有の視覚ＣＰＵメモリ２２、ホストＣＰＵメモリ（
図示されていない）、あるいはディスプレーメモリ（図示されていない）のいず
れかにある第一次ターゲットアドレスに書き込むよう設定される。デジタイザ１
２と視覚アクセラレータ２０の間のスヌープハンドシェイクシグナル２２０、２
２２がデジタイザ／ＤＭＡ １２の動作を制御する。既知の量のデータ１３を受
け入れることができるとき、処理アクセラレータ２０はＲＥＡＤＹシグナル２２
２を示す。すると、デジタイザ１２がＤＭＡオペレーションを開始し、第一次タ
ーゲットであるＣＰＵメモリ２２に周辺バス２６を介して限られた数のワードを
送る。デジタイザ１２が周辺バスマスタになると、デジタイザはＳＮＯＯＰシグ
ナル２２０を示す。処理アクセラレータ２０は、各プロセッサワード１７が周辺
バス２６を通るとき、このシグナル及び追加的な周辺バスデータトランスファー
制御シグナルを用いてそのワードを捕える。視覚アクセラレータ２０は、図２０
の内部ＤＭＡ入力アドレスジェネレータ２３４を用い、周辺バスターゲットアド
レスシグナルを無視して、スヌープされたデータ１７を画像メモリ１８内に入れ
る。ＲＥＡＤＹシグナル２２２はデータ捕捉が始まるとすぐに取り消され、デー
タが画像メモリ１８内に保存されるまで無効のままになる。
【００７３】 図２０に示された回路は、周辺バスデータを処理アクセラレータ内のレジスタ
及びメモリとやり取りするためのアドレス及びデータ経路を加えている。周辺バ
スインターフェイス２３０は、標準的な技術を利用し、ＣＰＵ １６あるいはデ
ジタイザ１２と処理アクセラレータとの間の伝達を記憶するための追加的なＦＩ
ＦＯを含んでいる。周辺バスインターフェイス２３０は、バーストモードで動作
するため、連続的なメモリ位置まで効率的にデータを運ぶことができる。周辺バ
スターゲット（スレーブ）として、周辺バスインターフェイスはアドレスを与え
、処理アクセラレータ２０とデータをやり取りする。与えられたダイレクトター
ゲットアドレス２３２が、直接画像メモリ１８及びレジスタ位置にアドレスする
ために用いられてもよいし、メモリ書き込みサイクルへの周辺バスにおいて代わ
りに宛先アドレスがＤＭＡ入力アドレスジェネレータ２３４により与えられても
よい。スヌープモード（上記）においては、やはり入力ＤＭＡアドレスジェネレ
ータ２３４の制御下で、他の周辺バス装置に向けられたデータが専用のスヌープ
ＦＩＦＯに捕捉され、画像メモリ１８に書き込まれる。
【００７４】 周辺バスインターフェイス２３０は、周辺バスマスタ回路も含んでいる。この
回路は、出力ＤＭＡソースアドレスジェネレータ２３６により周辺バスインター
フェイス２３０内の周辺バスインターフェイスマスターデータＦＩＦＯにアドレ
スされたメモリ１８からのデータを読み取る。周辺バス宛先アドレス（ＣＰＵ、
ホストあるいはディスプレーメモリ内）は、出力ＤＭＡ宛先アドレスジェネレー
タ２４０により与えられる。
【００７５】 熟練した当業者による変更、代用は、以下の請求の範囲による以外には限定さ
れるべきでない本発明の範囲内にあると考えられる。
【図面の簡単な説明】
【図１】 本発明の一つの特徴によるデータプロセッサ及び処理アクセラレー
タの略ブロック図である。
【図２】 本発明を視覚処理アクセラレータの形状で取り入れた機械視覚シス
テムの略ブロック図である。
【図３】 本発明を処理アクセラレータの形状で取り入れた機械視覚システム
のより詳細な略ブロック図である。
【図４】 本発明による処理アクセラレータの一部の略ブロック図であり、該
処理アクセラレータに利用されるメモリサブシステムを示している。
【図５】 本発明の一つの側面による画素アラインメント装置の簡略図を示す
略ブロック図である。
【図６Ａ−６Ｄ】 本発明の一つの側面によるアラインメント装置の機能を履
行するために用いられるカウンタ及び画素アラインメントデータシフタを示す略
ブロック図である。
【図７】 本発明の一つの側面によるアラインメント装置の作用を示す略図で
ある。
【図８】 本発明の一つの特徴による、単一のオペランドでメモリ待ち時間の
問題を解決するための、データストリームへのＦＩＦＯの追加を示す略ブロック
図である。
【図９】 本発明の一つの特徴による、二つのオペランドでメモリ待ち時間の
問題を解決するための、データストリームへのＦＩＦＯの追加を示す略ブロック
図である。
【図１０】 本発明の一つの特徴による、三つのオペランドでメモリ待ち時間
の問題を解決するための、データストリームへのＦＩＦＯの追加を示す略ブロッ
ク図である。
【図１１】 本発明の一つの特徴の略ブロック図であり、二つの物理メモリを
用いて三つのオペランド計算を可能にするために、一つの共有メモリと共に結果
バッファを使用することを示している。
【図１２】 本発明の一つの特徴の略ブロック図であり、視覚処理アクセラレ
ータにおいて実施される本発明のフレキシブルデータ経路配列を示している。
【図１３】 本発明の一つの特徴によるワードワイド正規相関処理装置の略ブ
ロック図である。
【図１４Ａ−１４Ｋ】 本発明の更に別の側面によるワードワイド近傍整列画
像処理装置の作用の略図である。
【図１５】 本発明の一つの側面によるワードワイド近傍整列画像処理装置の
好ましい実施例の略ブロック図である。
【図１６】 本発明の別の特徴によるワードワイド区分処理装置の略ブロック
図である。
【図１７及び図１８】 本発明の別の側面による内部処理アクセラレータ順序
づけエンジンの作用を示す略ブロック図である。
【図１９及び図２０】 機械視覚システムにおいて実施される本発明の更に別
の特徴による、監視特徴及び周辺バスインターフェースの使用を示す略ブロック
図である。
【手続補正書】
【提出日】平成１２年７月４日（２０００．７．４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】 データプロセッサ２０は、以下で説明するように、より大きいメモリサブシス
テムの一部を形成する少なくとも一つのメモリ１８へのプロセッサワード１７の
記憶を制御する。二つ以上のデータサンプル１５からなる各プロセッサワード１
７は、好ましい実施例として、少なくとも一つのメモリコントローラ４０と、一
つ以上のアドレスジェネレータ４１を含むデータプロセッサ２０の制御の下で記
憶される。加えて、本発明の特徴は、以下でより詳細に説明するが、データプロ
セッサ２０が、ホストＣＰＵから一般に独立して、また自律的に作動することを
許容する処理シーケンサ２００と、処理されるべきデータサンプルが、二つのプ
ロセッサワード１７間の境界を越えて“クロスオーバー”した時、あるいは処理
されるべきデータの配列が、プロセッサワードの境界で開始されない時又は終了
しない時、プロセッサワード１７内のデータサンプル１５を整列し直すデータア
ライナ５０と、以下で説明するが、それぞれに専門化された仕事を行う近傍処理
装置４２ａ、相関処理装置４２ｂ、区分処理装置４２ｃ、画像演算処理装置４２
ｄ及びモルフォロジー４２ｅといった一つ以上の処理装置４２とを含む。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
【手続補正書】
【提出日】平成１２年１１月１６日（２０００．１１．１６）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ， ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，Ｌ Ｓ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，Ｖ Ｎ，ＹＵ，ＺＷ (72)発明者 グリーンバーグ マイケル フィリップ アメリカ合衆国 ニューハンプシャー州 03045 ゴフスタウン イースト ダンバ ートン ロード 282 Ｆターム(参考） 5B047 AA11 EA03 EA07 EB12 EB14 EB17 5B057 AA01 BA30 CH05 CH11 CH14 5B085 AA01

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 データ処理システムであって、 複数の論理的に近接したデータサンプルを含む少なくとも一つの連続ストリー
    ムのデータを受取り、予め定める前記複数の近接したデータサンプルのデジタル
    表現をプロセッサワードに構成するためのデータオーガナイザと、 複数の前記プロセッサワードを記憶するための少なくとも一つのデータサンプ
    ルメモリと、 前記メモリに応答して、少なくとも第一及び第二の前記プロセッサワードを受
    取り、前記第一のプロセッサワードから少なくとも一つのデータサンプルを選択
    し、前記第二のプロセッサワードから少なくとも一つのデータサンプルを選択し
    、前記予め定める数の前記複数の論理的に近接したデータサンプルを含む少なく
    とも一つの整列されたプロセッサワードを供給するデータワードアライナとを備
    え、前記整列されたプロセッサワードは前記第一のプロセッサワードから少なく
    とも前記選択された少なくとも一つのデータサンプルと前記第二のプロセッサワ
    ードから前記選択された少なくとも一つのデータサンプルとを含み、 前記データワードアライナに応答して、前記予め定める数の前記論理的に近接
    したデータサンプルを含む少なくとも一つの整列されたプロセッサワードを受取
    り、前記少なくとも一つの整列されたプロセッサワードとして受取られた前記予
    め定める数の論理的に近接したデータサンプルを同時に処理し、前記少なくとも
    一つの整列されたプロセッサワードとして受取られた前記同時に処理された予め
    定める数の論理的に近接したデータサンプルに基づいて、少なくとも一つのデー
    タプロセッサ結果を発生する、データプロセッサを含む、データ処理システム。
  2. 【請求項２】 前記論理的に近接したデータサンプルはイメージデータを含み
    、前記複数の論理的に近接したイメージデータサンプルの各々は、処理されるべ
    きイメージからの一つの画素のイメージデータを表し、論理的に近接した連続す
    るイメージデータのサンプルは、処理されるべき前記イメージからの近接する画
    素のイメージデータを表し、前記データメモリは、一つの前記プロセッサワード
    として共に少なくとも二つの近接する画素のイメージデータを記憶する、請求項
    １記載の処理システム。
  3. 【請求項３】 前記データプロセッサは、更に少なくとも一つのデータ処理装
    置を含む、請求項１記載の処理システム。
  4. 【請求項４】 前記少なくとも一つのデータ処理装置は、近隣処理装置、算術
    処理装置、区分処理装置、モルフォロジー処理装置及び相関処理装置のうちのい
    ずれかから選択される、請求項３記載の処理システム。
  5. 【請求項５】 前記データメモリは、転送し、前記データワードプロセッサは
    、各プロセッササイクルで少なくとも一つのプロセッサワードを受取る、請求項
    ２記載の処理システム。
  6. 【請求項６】 前記少なくとも一つのデータメモリに接続され、前記少なくと
    も第一及び第二のプロセッサワードを供給するために前記メモリをアドレスする
    メモリアドレスジェネレータを更に備える、請求項１記載の処理システム。
  7. 【請求項７】 イメージデータの少なくとも２つの画素の周りに予め定める大
    きさの少なくとも二つの近接を形成するための近隣イメージ処理装置を更に有す
    る、請求項２記載の処理システム。
  8. 【請求項８】 前記プロセッサワードとして共に記憶されるイメージデータの
    少なくとも二つの近隣する画素の各々の周りに予め定める大きさの少なくとも二
    つの近隣を形成するための近隣イメージ処理装置を更に備える、請求項２記載の
    処理システム。
  9. 【請求項９】 前記データプロセッサはデータバスに接続され、前記データバ
    スは前記データオーガナイザから一次データサンプルターゲット装置にデータを
    伝送するためのものであり、 前記データプロセッサは、前記データバス上を前記一次データサンプルターゲ
    ットへ伝送されるデータサンプルの同時取り込みを制御し、前記少なくとも一つ
    のデータサンプルメモリに前記データサンプルのコピーを記憶するためのデータ
    キャプチャ装置を含む、請求項１記載の処理システム。
  10. 【請求項１０】 前記少なくとも一つのデータサンプルメモリは、第一及び第
    二のデータサンプルメモリを含み、 前記少なくとも一つのデータサンプルメモリから指令とプロセッサ登録値とを
    読み出し、少なくともプロセッサ登録値を少なくとも前記少なくとも一つのデー
    タサンプルメモリに書き込むための少なくとも一つの処理シーケンサを更に含む
    、請求項１記載の処理装置。
  11. 【請求項１１】 前記少なくとも一つのデータサンプルメモリがプロセッサワ
    ードとして連続するデータサンプル値を供給している間、データサンプルメモリ
    制御指令を実行するための少なくとも一つのデータサンプルメモリコントローラ
    を更に含む、請求項１記載の処理システム。
  12. 【請求項１２】 イメージデータのためのデータ処理システムであって、 複数の近接したイメージデータサンプルを含む少なくとも一つの連続ストリー
    ムのデータを受取り、前記複数の近接イメージデータサンプルの各々は、処理さ
    れるべきイメージからの一つの画素のイメージデータを表し、前記複数の近接し
    たイメージデータサンプルの少なくとも二つのデジタル表現をプロセッサワード
    に構成するためのデータオーガナイザと、 複数の前記プロセッサワードを記憶するための少なくとも一つのデータサンプ
    ルメモリと、 前記メモリに応答して、少なくとも第一及び第二の前記プロセッサワードを受
    取り、前記第一のプロセッサワードから少なくとも一つのイメージデータサンプ
    ルを選択し、前記第二のプロセッサワードから少なくとも一つのイメージデータ
    サンプルを選択し、前記予め定める数の前記複数の近接したイメージデータサン
    プルを含む少なくとも一つの整列されたプロセッサワードを供給するデータワー
    ドアライナとを備え、前記整列されたプロセッサワードは、前記第一のプロセッ
    サワードから少なくとも前記選択された少なくとも一つのイメージデータサンプ
    ルと前記第二のプロセッサワードから前記選択された少なくとも一つのイメージ
    データサンプルとを含み、 前記データアライナに応答して、前記予め定める数の近接したイメージデータ
    サンプルを含む少なくとも一つの整列されたプロセッサワードを受取り、前記少
    なくとも一つの整列されたプロセッサワードとして受取られた前記予め定める数
    の近接したイメージデータサンプルを同時に処理し、前記少なくとも一つの整列
    されたプロセッサワードとして受取られた前記同時に処理された予め定める数の
    近接したイメージデータサンプルに基づいて、少なくとも一つのデータプロセッ
    サ結果を発生する、データプロセッサを含む、データ処理システム。
  13. 【請求項１３】 イメージデータの少なくとも２つの画素の周りに予め定める
    大きさの少なくとも二つの近接を形成するための近隣イメージ処理装置を更に有
    する、請求項１２記載の処理システム。
  14. 【請求項１４】 前記整列されたプロセッサワードの周りに予め定める大きさ
    の少なくとも二つの近隣を形成するための近隣イメージ処理装置を更に備える、
    請求項１２記載の処理システム。
  15. 【請求項１５】 イメージデータのためのデータ処理システムであって、 複数の近接したイメージデータサンプルを含む少なくとも一つの連続ストリー
    ムのデータを受取り、前記複数の近接イメージデータサンプルの各々は、処理さ
    れるべきイメージからの一つの画素のイメージデータを表し、前記複数の近接し
    たイメージデータサンプルの少なくとも二つのデジタル表現をプロセッサワード
    に構成するためのデータオーガナイザと、 複数の前記プロセッサワードを記憶するための少なくとも一つのデータサンプ
    ルメモリと、 前記少なくとも一つのデータサンプルメモリに応答して、少なくとも二つの
    前記近接する画素のイメージデータサンプルを含む少なくとも一つの前記記憶さ
    れたプロセッサワードを受取り、前記プロセッサワードとして共に記憶されるイ
    メージデータの少なくとも２つの画素の周りに予め定める大きさの少なくとも二
    つの近接の画素イメージデータを形成するための近隣イメージ処理装置を有する
    、処理システム。
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