JPH1186026A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH1186026A JPH1186026A JP24895397A JP24895397A JPH1186026A JP H1186026 A JPH1186026 A JP H1186026A JP 24895397 A JP24895397 A JP 24895397A JP 24895397 A JP24895397 A JP 24895397A JP H1186026 A JPH1186026 A JP H1186026A
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- rectangular area
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- internal memory
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Abstract
(57)【要約】
【課題】 ３次元コンピュータグラフィックスにおける
レンダリング処理のための外部メモリへのアクセスを高
速化する。 【解決手段】 ＤＤＡ（digital differential analize
r）機能を有するレンダリング回路３０を内蔵した１チ
ップの画像処理装置３に、フレームバッファ、Ｚバッフ
ァ及びテクスチャバッファとして機能する外部メモリ１
を接続する。画像処理装置３にダブルバッファ構成の内
部メモリ２０を設け、ポリゴンのレンダリング処理を始
める前に、該ポリゴンを囲む矩形領域内のピクセルに関
する情報を外部メモリ１から内部メモリ２０へＤＭＡ
（direct memory access）転送しておく。あるポリゴン
を囲む矩形領域と次のポリゴンを囲む矩形領域との重な
りで定義される小領域については、外部メモリ１と内部
メモリ２０との間のピクセル情報の転送を省略する。
レンダリング処理のための外部メモリへのアクセスを高
速化する。 【解決手段】 ＤＤＡ（digital differential analize
r）機能を有するレンダリング回路３０を内蔵した１チ
ップの画像処理装置３に、フレームバッファ、Ｚバッフ
ァ及びテクスチャバッファとして機能する外部メモリ１
を接続する。画像処理装置３にダブルバッファ構成の内
部メモリ２０を設け、ポリゴンのレンダリング処理を始
める前に、該ポリゴンを囲む矩形領域内のピクセルに関
する情報を外部メモリ１から内部メモリ２０へＤＭＡ
（direct memory access）転送しておく。あるポリゴン
を囲む矩形領域と次のポリゴンを囲む矩形領域との重な
りで定義される小領域については、外部メモリ１と内部
メモリ２０との間のピクセル情報の転送を省略する。
Description
【０００１】
【発明の属する技術分野】本発明は、３次元コンピュー
タグラフィックスのための画像処理装置に関するもので
ある。
タグラフィックスのための画像処理装置に関するもので
ある。
【０００２】
【従来の技術】従来、スクリーン上に３次元グラフィッ
クスを描画するための、ＤＤＡ（digital differential
analizer：ディジタル・ディファレンシャル・アナラ
イザ）を採用したレンダリングプロセッサが知られてい
る（例えば、特開平５−３０７６１０号公報）。ＤＤＡ
は、ジオメトリプロセッサが計算したポリゴンの頂点情
報をもとに、ポリゴンの辺と内部とを塗りつぶす処理に
使われる。具体的には、ポリゴンをスクリーンのスキャ
ン方向の線分（スパン）に分けて、スパン毎にピクセル
の色データを生成する。まず、ポリゴンの１辺を求め、
該辺上のピクセルを始点とするスパンに沿って他の辺と
交差する位置の終点ピクセルまで、順次色データを計算
していくものである。
クスを描画するための、ＤＤＡ（digital differential
analizer：ディジタル・ディファレンシャル・アナラ
イザ）を採用したレンダリングプロセッサが知られてい
る（例えば、特開平５−３０７６１０号公報）。ＤＤＡ
は、ジオメトリプロセッサが計算したポリゴンの頂点情
報をもとに、ポリゴンの辺と内部とを塗りつぶす処理に
使われる。具体的には、ポリゴンをスクリーンのスキャ
ン方向の線分（スパン）に分けて、スパン毎にピクセル
の色データを生成する。まず、ポリゴンの１辺を求め、
該辺上のピクセルを始点とするスパンに沿って他の辺と
交差する位置の終点ピクセルまで、順次色データを計算
していくものである。
【０００３】フレームバッファ、Ｚバッファ及びテクス
チャバッファを用いてレンダリングプロセッサにより３
次元グラフィックスを描画するという、隠面消去、半透
明表示、テクスチャマッピング等を含む技術は、上記公
報に記載されているように周知である。
チャバッファを用いてレンダリングプロセッサにより３
次元グラフィックスを描画するという、隠面消去、半透
明表示、テクスチャマッピング等を含む技術は、上記公
報に記載されているように周知である。
【０００４】
【発明が解決しようとする課題】上記ＤＤＡの機能を有
するレンダリング回路を内蔵した１チップの画像処理装
置を考えた場合、フレームバッファ、Ｚバッファ及びテ
クスチャバッファとして機能する低速の外部メモリが該
画像処理装置に接続された形態をとる。ところが、従来
は１ピクセル毎にフレームバッファをアクセスする構成
であったため、レンダリング回路による外部メモリのア
クセスが頻繁に発生することとなり、高速レンダリング
処理が妨げられる。ＤＤＡによるアドレス計算の後に初
めて各スパンの始点及び終点のアドレスが決定されるこ
とも、外部メモリのアクセスを遅らせる要因になる。
するレンダリング回路を内蔵した１チップの画像処理装
置を考えた場合、フレームバッファ、Ｚバッファ及びテ
クスチャバッファとして機能する低速の外部メモリが該
画像処理装置に接続された形態をとる。ところが、従来
は１ピクセル毎にフレームバッファをアクセスする構成
であったため、レンダリング回路による外部メモリのア
クセスが頻繁に発生することとなり、高速レンダリング
処理が妨げられる。ＤＤＡによるアドレス計算の後に初
めて各スパンの始点及び終点のアドレスが決定されるこ
とも、外部メモリのアクセスを遅らせる要因になる。
【０００５】本発明の目的は、３次元コンピュータグラ
フィックスにおけるレンダリング処理のための外部メモ
リへのアクセスを高速化することにある。
フィックスにおけるレンダリング処理のための外部メモ
リへのアクセスを高速化することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、レンダリング回路でのＤＤＡによるアド
レス計算後に外部メモリから必要なピクセル情報を取っ
て来るのではなく、画像処理装置の内部に設けられた高
速のメモリにＤＭＡ（direct memory access：ダイレク
ト・メモリ・アクセス）転送で事前にピクセル情報を蓄
えておくこととしたものである。
に、本発明は、レンダリング回路でのＤＤＡによるアド
レス計算後に外部メモリから必要なピクセル情報を取っ
て来るのではなく、画像処理装置の内部に設けられた高
速のメモリにＤＭＡ（direct memory access：ダイレク
ト・メモリ・アクセス）転送で事前にピクセル情報を蓄
えておくこととしたものである。
【０００７】具体的に説明すると、本発明の画像処理装
置は、スクリーン上に３次元グラフィックスを描画する
ように外部メモリに格納された画像情報を加工処理する
ための画像処理装置であって、描画処理しようとする３
次元対象物を構成するすべてのポリゴンに関する情報を
格納するためのポリゴンメモリと、処理対象ポリゴンを
１単位として該処理対象ポリゴンに対応する位置のすべ
てのピクセルに関する外部メモリのコピー情報を格納す
るための内部メモリと、ポリゴンメモリに格納された情
報と内部メモリに格納された情報とを利用して処理対象
ポリゴンに係る新たなピクセル情報を生成しかつ該生成
したピクセル情報を内部メモリへ書き戻す処理を実行す
るためのレンダリング回路と、外部メモリと内部メモリ
との間の双方向の情報転送を司るＤＭＡ回路と、ポリゴ
ンメモリから得られた処理対象ポリゴンの頂点情報から
各頂点のスクリーン座標の最小値及び最大値を求めるこ
とにより該処理対象ポリゴンを囲む矩形領域を決定し、
かつ該矩形領域内のピクセルに関する情報が外部メモリ
と内部メモリとの間で転送されるようにＤＭＡ回路を制
御するためのＤＭＡ制御回路とを備えた構成を採用した
ものである。
置は、スクリーン上に３次元グラフィックスを描画する
ように外部メモリに格納された画像情報を加工処理する
ための画像処理装置であって、描画処理しようとする３
次元対象物を構成するすべてのポリゴンに関する情報を
格納するためのポリゴンメモリと、処理対象ポリゴンを
１単位として該処理対象ポリゴンに対応する位置のすべ
てのピクセルに関する外部メモリのコピー情報を格納す
るための内部メモリと、ポリゴンメモリに格納された情
報と内部メモリに格納された情報とを利用して処理対象
ポリゴンに係る新たなピクセル情報を生成しかつ該生成
したピクセル情報を内部メモリへ書き戻す処理を実行す
るためのレンダリング回路と、外部メモリと内部メモリ
との間の双方向の情報転送を司るＤＭＡ回路と、ポリゴ
ンメモリから得られた処理対象ポリゴンの頂点情報から
各頂点のスクリーン座標の最小値及び最大値を求めるこ
とにより該処理対象ポリゴンを囲む矩形領域を決定し、
かつ該矩形領域内のピクセルに関する情報が外部メモリ
と内部メモリとの間で転送されるようにＤＭＡ回路を制
御するためのＤＭＡ制御回路とを備えた構成を採用した
ものである。
【０００８】外部メモリと内部メモリとの間のピクセル
情報の転送量を極力減らすためには、ある処理対象ポリ
ゴンを囲む矩形領域と、次の処理対象ポリゴンを囲む矩
形領域との重なりで定義される小領域について、ピクセ
ル情報の転送を省略することとする。
情報の転送量を極力減らすためには、ある処理対象ポリ
ゴンを囲む矩形領域と、次の処理対象ポリゴンを囲む矩
形領域との重なりで定義される小領域について、ピクセ
ル情報の転送を省略することとする。
【０００９】
【発明の実施の形態】図１は、本発明に係る画像処理装
置の構成例をその周辺部分とともに示した図である。図
１には、画像情報を格納するための外部メモリ１と、ジ
オメトリプロセッサとして機能するＣＰＵ（central pr
ocessing unit：中央処理装置）２と、外部メモリ１に
格納された画像情報を加工処理するための１チップの画
像処理装置３と、外部メモリ１に接続されたＤＡＣ（di
gital-to-analog converter：いわゆるＤ／Ａコンバー
タ）４と、３次元グラフィックスを表示するためのスク
リーンを有するモニタ５とが示されている。外部メモリ
１は、周知のフレームバッファ、Ｚバッファ及びテクス
チャバッファとして機能するものである。
置の構成例をその周辺部分とともに示した図である。図
１には、画像情報を格納するための外部メモリ１と、ジ
オメトリプロセッサとして機能するＣＰＵ（central pr
ocessing unit：中央処理装置）２と、外部メモリ１に
格納された画像情報を加工処理するための１チップの画
像処理装置３と、外部メモリ１に接続されたＤＡＣ（di
gital-to-analog converter：いわゆるＤ／Ａコンバー
タ）４と、３次元グラフィックスを表示するためのスク
リーンを有するモニタ５とが示されている。外部メモリ
１は、周知のフレームバッファ、Ｚバッファ及びテクス
チャバッファとして機能するものである。
【００１０】画像処理装置３は、ポリゴンメモリ１０
と、内部メモリ２０と、レンダリング回路３０と、ＤＭ
Ａ回路４０と、ＤＭＡ制御回路５０とを備えている。
と、内部メモリ２０と、レンダリング回路３０と、ＤＭ
Ａ回路４０と、ＤＭＡ制御回路５０とを備えている。
【００１１】ポリゴンメモリ１０は、描画処理しようと
する３次元対象物を構成するすべてのポリゴンに関する
情報（ポリゴンの各頂点の座標情報、色情報等）を格納
するものである。ＣＰＵ２によって予め計算されたポリ
ゴンデータ構造体１１は、ポリゴンメモリ１０の中に格
納される。図１の例では、いずれも三角形である３個の
ポリゴン＃０，＃１，＃２の各々の頂点情報が示されて
いる。具体的に説明すると、ポリゴン＃０は３個の頂点
ｖ０，ｖ１，ｖ２を有する。次に処理されるポリゴン＃
１は、３個の頂点ｖ０，ｖ２，ｖ３を有する。更に次に
処理されるポリゴン＃２は、３個の頂点ｖ０，ｖ３，ｖ
４を有する。ポリゴンメモリ１０は、第１、第２及び第
３の頂点レジスタ（Ｒ０，Ｒ１，Ｒ２）１２，１３，１
４を備えている。例えば、ポリゴン＃０のレンダリング
処理時には、頂点ｖ０のスクリーン座標値（Ｘ座標値及
びＹ座標値）が第１の頂点レジスタ１２に、頂点ｖ１の
スクリーン座標値（Ｘ座標値及びＹ座標値）が第２の頂
点レジスタ１３に、頂点ｖ２のスクリーン座標値（Ｘ座
標値及びＹ座標値）が第３の頂点レジスタ１４にそれぞ
れ格納される。ポリゴン＃１のレンダリング処理時に
は、第２の頂点レジスタ１３が頂点ｖ２のスクリーン座
標値に、第３の頂点レジスタ１４が頂点ｖ３のスクリー
ン座標値にそれぞれ書き換えられるようになっている。
する３次元対象物を構成するすべてのポリゴンに関する
情報（ポリゴンの各頂点の座標情報、色情報等）を格納
するものである。ＣＰＵ２によって予め計算されたポリ
ゴンデータ構造体１１は、ポリゴンメモリ１０の中に格
納される。図１の例では、いずれも三角形である３個の
ポリゴン＃０，＃１，＃２の各々の頂点情報が示されて
いる。具体的に説明すると、ポリゴン＃０は３個の頂点
ｖ０，ｖ１，ｖ２を有する。次に処理されるポリゴン＃
１は、３個の頂点ｖ０，ｖ２，ｖ３を有する。更に次に
処理されるポリゴン＃２は、３個の頂点ｖ０，ｖ３，ｖ
４を有する。ポリゴンメモリ１０は、第１、第２及び第
３の頂点レジスタ（Ｒ０，Ｒ１，Ｒ２）１２，１３，１
４を備えている。例えば、ポリゴン＃０のレンダリング
処理時には、頂点ｖ０のスクリーン座標値（Ｘ座標値及
びＹ座標値）が第１の頂点レジスタ１２に、頂点ｖ１の
スクリーン座標値（Ｘ座標値及びＹ座標値）が第２の頂
点レジスタ１３に、頂点ｖ２のスクリーン座標値（Ｘ座
標値及びＹ座標値）が第３の頂点レジスタ１４にそれぞ
れ格納される。ポリゴン＃１のレンダリング処理時に
は、第２の頂点レジスタ１３が頂点ｖ２のスクリーン座
標値に、第３の頂点レジスタ１４が頂点ｖ３のスクリー
ン座標値にそれぞれ書き換えられるようになっている。
【００１２】内部メモリ２０は、処理対象ポリゴンを１
単位として、該処理対象ポリゴンに対応する位置のすべ
てのピクセルに関する外部メモリ１のコピー情報を格納
するものであり、レンダリング回路３０により交互に使
用される２個のバッファ、すなわちＡバッファ２１及び
Ｂバッファ２２を備えている。
単位として、該処理対象ポリゴンに対応する位置のすべ
てのピクセルに関する外部メモリ１のコピー情報を格納
するものであり、レンダリング回路３０により交互に使
用される２個のバッファ、すなわちＡバッファ２１及び
Ｂバッファ２２を備えている。
【００１３】レンダリング回路３０は、ポリゴンメモリ
１０から得られたポリゴン情報と内部メモリ２０から得
られたピクセル情報とを利用して処理対象ポリゴンに係
る新たなピクセル情報を生成するＤＤＡ画像計算を実行
し、かつ該生成したピクセル情報を内部メモリ２０へ書
き戻す処理を実行するものである。
１０から得られたポリゴン情報と内部メモリ２０から得
られたピクセル情報とを利用して処理対象ポリゴンに係
る新たなピクセル情報を生成するＤＤＡ画像計算を実行
し、かつ該生成したピクセル情報を内部メモリ２０へ書
き戻す処理を実行するものである。
【００１４】ＤＭＡ回路４０は、外部メモリ１と内部メ
モリ２０との間のピクセル情報の双方向転送を司るもの
である。
モリ２０との間のピクセル情報の双方向転送を司るもの
である。
【００１５】ＤＭＡ制御回路５０は、ポリゴンメモリ１
０から得られた処理対象ポリゴンの頂点情報から各頂点
のスクリーン座標（Ｘ座標及びＹ座標）の最小値及び最
大値を求めることにより該処理対象ポリゴンを囲む矩形
領域を決定し、かつ該矩形領域内のピクセルに関する情
報が外部メモリ１と内部メモリ２０との間で転送される
ようにＤＭＡ回路４０を制御するものである。図１のＤ
ＭＡ制御回路５０は、Ｘ最小最大回路５１と、Ｙ最小最
大回路５２と、ＤＭＡ領域決定回路５３とを備えてい
る。Ｘ最小最大回路５１は、３個の頂点レジスタ１２，
１３，１４の各々からＸ座標値を受け取り、その最小値
及び最大値を求めるものである。Ｙ最小最大回路５２
は、３個の頂点レジスタ１２，１３，１４の各々からＹ
座標値を受け取り、その最小値及び最大値を求めるもの
である。ＤＭＡ領域決定回路５３は、Ｘ最小最大回路５
１及びＹ最小最大回路５２から得られた情報に基づいて
処理対象ポリゴンを囲む矩形領域を決定し、該決定され
た矩形領域内のピクセルに関する情報が外部メモリ１と
内部メモリ２０との間で転送されるようにＤＭＡ回路４
０を制御するものである。
０から得られた処理対象ポリゴンの頂点情報から各頂点
のスクリーン座標（Ｘ座標及びＹ座標）の最小値及び最
大値を求めることにより該処理対象ポリゴンを囲む矩形
領域を決定し、かつ該矩形領域内のピクセルに関する情
報が外部メモリ１と内部メモリ２０との間で転送される
ようにＤＭＡ回路４０を制御するものである。図１のＤ
ＭＡ制御回路５０は、Ｘ最小最大回路５１と、Ｙ最小最
大回路５２と、ＤＭＡ領域決定回路５３とを備えてい
る。Ｘ最小最大回路５１は、３個の頂点レジスタ１２，
１３，１４の各々からＸ座標値を受け取り、その最小値
及び最大値を求めるものである。Ｙ最小最大回路５２
は、３個の頂点レジスタ１２，１３，１４の各々からＹ
座標値を受け取り、その最小値及び最大値を求めるもの
である。ＤＭＡ領域決定回路５３は、Ｘ最小最大回路５
１及びＹ最小最大回路５２から得られた情報に基づいて
処理対象ポリゴンを囲む矩形領域を決定し、該決定され
た矩形領域内のピクセルに関する情報が外部メモリ１と
内部メモリ２０との間で転送されるようにＤＭＡ回路４
０を制御するものである。
【００１６】図２、図３及び図４は、３個のポリゴン＃
０，＃１，＃２を示している。頂点ｖ０，ｖ１，ｖ２，
ｖ３，ｖ４の各々のＸ座標値はｘ０，ｘ１，ｘ２，ｘ
３，ｘ４であり、Ｙ座標値はｙ０，ｙ１，ｙ２，ｙ３，
ｙ４である。図２中のＳ０はポリゴン＃０を囲む矩形領
域を、図３中のＳ１はポリゴン＃１を囲む矩形領域を、
図４中のＳ２はポリゴン＃２を囲む矩形領域をそれぞれ
表している。
０，＃１，＃２を示している。頂点ｖ０，ｖ１，ｖ２，
ｖ３，ｖ４の各々のＸ座標値はｘ０，ｘ１，ｘ２，ｘ
３，ｘ４であり、Ｙ座標値はｙ０，ｙ１，ｙ２，ｙ３，
ｙ４である。図２中のＳ０はポリゴン＃０を囲む矩形領
域を、図３中のＳ１はポリゴン＃１を囲む矩形領域を、
図４中のＳ２はポリゴン＃２を囲む矩形領域をそれぞれ
表している。
【００１７】ＤＭＡ領域決定回路５３は、(1)矩形領域
Ｓ０内のすべてのピクセルについて外部メモリ１から内
部メモリ２０へ新たなピクセル情報が転送され、(2)レ
ンダリング回路３０によるポリゴン＃０の処理が完了し
た後に矩形領域Ｓ０内のすべてのピクセルについて内部
メモリ２０から外部メモリ１へ処理済みのピクセル情報
が転送され、(3)矩形領域Ｓ１内のすべてのピクセルに
ついて外部メモリ１から内部メモリ２０へ新たなピクセ
ル情報が転送され、(4)レンダリング回路３０によるポ
リゴン＃１の処理が完了した後に矩形領域Ｓ１内のすべ
てのピクセルについて内部メモリ２０から外部メモリ１
へ処理済みのピクセル情報が転送され、かつ(5)矩形領
域Ｓ２内のすべてのピクセルについて外部メモリ１から
内部メモリ２０へ新たなピクセル情報が転送されるよう
にＤＭＡ回路４０を制御することができる。ただし、こ
の場合には、矩形領域Ｓ０と矩形領域Ｓ１との重なりで
定義される小領域内のピクセル情報が内部メモリ２０と
外部メモリ１との間を往復し、また矩形領域Ｓ１と矩形
領域Ｓ２との重なりで定義される小領域内のピクセル情
報が内部メモリ２０と外部メモリ１との間を往復するこ
ととなり、転送に係るピクセル情報量に無駄が生じる。
Ｓ０内のすべてのピクセルについて外部メモリ１から内
部メモリ２０へ新たなピクセル情報が転送され、(2)レ
ンダリング回路３０によるポリゴン＃０の処理が完了し
た後に矩形領域Ｓ０内のすべてのピクセルについて内部
メモリ２０から外部メモリ１へ処理済みのピクセル情報
が転送され、(3)矩形領域Ｓ１内のすべてのピクセルに
ついて外部メモリ１から内部メモリ２０へ新たなピクセ
ル情報が転送され、(4)レンダリング回路３０によるポ
リゴン＃１の処理が完了した後に矩形領域Ｓ１内のすべ
てのピクセルについて内部メモリ２０から外部メモリ１
へ処理済みのピクセル情報が転送され、かつ(5)矩形領
域Ｓ２内のすべてのピクセルについて外部メモリ１から
内部メモリ２０へ新たなピクセル情報が転送されるよう
にＤＭＡ回路４０を制御することができる。ただし、こ
の場合には、矩形領域Ｓ０と矩形領域Ｓ１との重なりで
定義される小領域内のピクセル情報が内部メモリ２０と
外部メモリ１との間を往復し、また矩形領域Ｓ１と矩形
領域Ｓ２との重なりで定義される小領域内のピクセル情
報が内部メモリ２０と外部メモリ１との間を往復するこ
ととなり、転送に係るピクセル情報量に無駄が生じる。
【００１８】そこで、ＤＭＡ領域決定回路５３は、ある
処理対象ポリゴンを囲む矩形領域と、次の処理対象ポリ
ゴンを囲む矩形領域とを比較し、両者の重なり小領域に
ついては内部メモリ２０と外部メモリ１との間の情報転
送を省略するようにＤＭＡ回路４０を制御する。また、
内部メモリ２０の中に設けられた２個のバッファ２１，
２２を活用することとする。つまり、ＤＭＡ領域決定回
路５３は、(1)矩形領域Ｓ０内のすべてのピクセルにつ
いて外部メモリ１からＡバッファ２１へ新たなピクセル
情報が転送され、(2)レンダリング回路３０によるポリ
ゴン＃０の処理が完了した後に、矩形領域Ｓ０の内側か
つ矩形領域Ｓ１の外側で定義される小領域内のピクセル
についてはＡバッファ２１から外部メモリ１へ処理済み
のピクセル情報が転送され、かつ矩形領域Ｓ０と矩形領
域Ｓ１との重なりで定義される小領域内のピクセルにつ
いては内部メモリ２０の中に処理済みのピクセル情報が
保持されるように該ピクセル情報がＡバッファ２１から
Ｂバッファ２２へ転送され、(3)矩形領域Ｓ０の外側か
つ矩形領域Ｓ１の内側で定義される小領域内のピクセル
については外部メモリ１からＢバッファ２２へ新たなピ
クセル情報が転送され、(4)レンダリング回路３０によ
るポリゴン＃１の処理が完了した後に、矩形領域Ｓ１の
内側かつ矩形領域Ｓ２の外側で定義される小領域内のピ
クセルについてはＢバッファ２２から外部メモリ１へ処
理済みのピクセル情報が転送され、かつ矩形領域Ｓ１と
矩形領域Ｓ２との重なりで定義される小領域内のピクセ
ルについては内部メモリ２０の中に処理済みのピクセル
情報が保持されるように該ピクセル情報がＢバッファ２
２からＡバッファ２１へ転送され、かつ(5)矩形領域Ｓ
１の外側かつ矩形領域Ｓ２の内側で定義される小領域内
のピクセルについては外部メモリ１からＡバッファ２１
へ新たなピクセル情報が転送されるようにＤＭＡ回路４
０を制御する。なお、ステップ(3)はレンダリング回路
３０によるポリゴン＃０の処理と並行して実行すること
ができ、ステップ(5)はレンダリング回路３０によるポ
リゴン＃１の処理と並行して実行することができる。
処理対象ポリゴンを囲む矩形領域と、次の処理対象ポリ
ゴンを囲む矩形領域とを比較し、両者の重なり小領域に
ついては内部メモリ２０と外部メモリ１との間の情報転
送を省略するようにＤＭＡ回路４０を制御する。また、
内部メモリ２０の中に設けられた２個のバッファ２１，
２２を活用することとする。つまり、ＤＭＡ領域決定回
路５３は、(1)矩形領域Ｓ０内のすべてのピクセルにつ
いて外部メモリ１からＡバッファ２１へ新たなピクセル
情報が転送され、(2)レンダリング回路３０によるポリ
ゴン＃０の処理が完了した後に、矩形領域Ｓ０の内側か
つ矩形領域Ｓ１の外側で定義される小領域内のピクセル
についてはＡバッファ２１から外部メモリ１へ処理済み
のピクセル情報が転送され、かつ矩形領域Ｓ０と矩形領
域Ｓ１との重なりで定義される小領域内のピクセルにつ
いては内部メモリ２０の中に処理済みのピクセル情報が
保持されるように該ピクセル情報がＡバッファ２１から
Ｂバッファ２２へ転送され、(3)矩形領域Ｓ０の外側か
つ矩形領域Ｓ１の内側で定義される小領域内のピクセル
については外部メモリ１からＢバッファ２２へ新たなピ
クセル情報が転送され、(4)レンダリング回路３０によ
るポリゴン＃１の処理が完了した後に、矩形領域Ｓ１の
内側かつ矩形領域Ｓ２の外側で定義される小領域内のピ
クセルについてはＢバッファ２２から外部メモリ１へ処
理済みのピクセル情報が転送され、かつ矩形領域Ｓ１と
矩形領域Ｓ２との重なりで定義される小領域内のピクセ
ルについては内部メモリ２０の中に処理済みのピクセル
情報が保持されるように該ピクセル情報がＢバッファ２
２からＡバッファ２１へ転送され、かつ(5)矩形領域Ｓ
１の外側かつ矩形領域Ｓ２の内側で定義される小領域内
のピクセルについては外部メモリ１からＡバッファ２１
へ新たなピクセル情報が転送されるようにＤＭＡ回路４
０を制御する。なお、ステップ(3)はレンダリング回路
３０によるポリゴン＃０の処理と並行して実行すること
ができ、ステップ(5)はレンダリング回路３０によるポ
リゴン＃１の処理と並行して実行することができる。
【００１９】図５は、画像処理装置３の上記動作をフロ
ーチャート図の形式で表したものである。ステップＦ０
では、ポリゴンデータ構造体１１がポリゴンメモリ１０
に格納される。ステップＦ５では、ＤＭＡ制御回路５０
により処理対象ポリゴンのＤＭＡ領域が決定される。ス
テップＦ１０では、ポリゴン情報を利用して内部メモリ
２０の中のピクセル情報を加工するようにレンダリング
回路３０が画像計算を実行する。ステップＦ２０では、
今回のポリゴンだけに関する領域の内部メモリ２０から
外部メモリ１へのデータ転送が実行される。ステップＦ
３０では、次に処理するポリゴンに重なる領域について
内部メモリ２０の中でＤＭＡ転送が実行される。ステッ
プＦ４０では、次のサイクルで処理するポリゴンに関す
る領域のうちで独立なものについて外部メモリ１から内
部メモリ２０へのデータ転送が実行される。ただし、ス
テップＦ１０とステップＦ４０とは、ほぼ並行して実行
される。ステップＦ５０では処理すべきポリゴンが残っ
ているか否かが調べられ、ステップＦ５から次のポリゴ
ンの処理サイクルが開始する。
ーチャート図の形式で表したものである。ステップＦ０
では、ポリゴンデータ構造体１１がポリゴンメモリ１０
に格納される。ステップＦ５では、ＤＭＡ制御回路５０
により処理対象ポリゴンのＤＭＡ領域が決定される。ス
テップＦ１０では、ポリゴン情報を利用して内部メモリ
２０の中のピクセル情報を加工するようにレンダリング
回路３０が画像計算を実行する。ステップＦ２０では、
今回のポリゴンだけに関する領域の内部メモリ２０から
外部メモリ１へのデータ転送が実行される。ステップＦ
３０では、次に処理するポリゴンに重なる領域について
内部メモリ２０の中でＤＭＡ転送が実行される。ステッ
プＦ４０では、次のサイクルで処理するポリゴンに関す
る領域のうちで独立なものについて外部メモリ１から内
部メモリ２０へのデータ転送が実行される。ただし、ス
テップＦ１０とステップＦ４０とは、ほぼ並行して実行
される。ステップＦ５０では処理すべきポリゴンが残っ
ているか否かが調べられ、ステップＦ５から次のポリゴ
ンの処理サイクルが開始する。
【００２０】なお、所定の記憶容量を有する内部メモリ
２０に入りきらないほど大きいポリゴンを扱う場合に
は、該ポリゴンを予め複数の小ポリゴン片に分割してお
けばよい。
２０に入りきらないほど大きいポリゴンを扱う場合に
は、該ポリゴンを予め複数の小ポリゴン片に分割してお
けばよい。
【００２１】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、レンダリング回路でのＤＤＡによるアドレス計算後
に外部メモリから必要なピクセル情報を取って来るので
はなく、画像処理装置の内部に設けられた高速のメモリ
にＤＭＡ転送で事前にピクセル情報を蓄えておくことと
したので、レンダリング処理のための外部メモリへのア
クセスが高速化される。
ば、レンダリング回路でのＤＤＡによるアドレス計算後
に外部メモリから必要なピクセル情報を取って来るので
はなく、画像処理装置の内部に設けられた高速のメモリ
にＤＭＡ転送で事前にピクセル情報を蓄えておくことと
したので、レンダリング処理のための外部メモリへのア
クセスが高速化される。
【図１】本発明に係る画像処理装置の構成例をその周辺
部分とともに示すブロック図である。
部分とともに示すブロック図である。
【図２】図１の画像処理装置で最初のポリゴンを処理す
る際のＤＭＡ領域を示す説明図である。
る際のＤＭＡ領域を示す説明図である。
【図３】図１の画像処理装置で次のポリゴンを処理する
際のＤＭＡ領域を示す説明図である。
際のＤＭＡ領域を示す説明図である。
【図４】図１の画像処理装置で更に次のポリゴンを処理
する際のＤＭＡ領域を示す説明図である。
する際のＤＭＡ領域を示す説明図である。
【図５】図１の画像処理装置の動作を示すフローチャー
ト図である。
ト図である。
１ 外部メモリ ２ ＣＰＵ ３ 画像処理装置 ４ ＤＡＣ ５ モニタ １０ ポリゴンメモリ １１ ポリゴンデータ構造体 １２，１３，１４ 頂点レジスタ ２０ 内部メモリ ２１ Ａバッファ ２２ Ｂバッファ ３０ レンダリング回路 ４０ ＤＭＡ回路 ５０ ＤＭＡ制御回路 ５１ Ｘ最小最大回路 ５２ Ｙ最小最大回路 ５３ ＤＭＡ領域決定回路
Claims (4)
- 【請求項１】 スクリーン上に３次元グラフィックスを
描画するように、外部メモリに格納された画像情報を加
工処理するための画像処理装置であって、 描画処理しようとする３次元対象物を構成するすべての
ポリゴンに関する情報を格納するためのポリゴンメモリ
と、 処理対象ポリゴンを１単位として、該処理対象ポリゴン
に対応する位置のすべてのピクセルに関する前記外部メ
モリのコピー情報を格納するための内部メモリと、 前記ポリゴンメモリに格納された情報と前記内部メモリ
に格納された情報とを利用して処理対象ポリゴンに係る
新たなピクセル情報を生成し、かつ該生成したピクセル
情報を前記内部メモリへ書き戻す処理を実行するための
レンダリング回路と、 前記外部メモリと前記内部メモリとの間の双方向の情報
転送を司るＤＭＡ（ダイレクト・メモリ・アクセス）回
路と、 前記ポリゴンメモリから得られた処理対象ポリゴンの頂
点情報から各頂点のスクリーン座標の最小値及び最大値
を求めることにより該処理対象ポリゴンを囲む矩形領域
を決定し、かつ該矩形領域内のピクセルに関する情報が
前記外部メモリと前記内部メモリとの間で転送されるよ
うに前記ＤＭＡ回路を制御するためのＤＭＡ制御回路と
を備えたことを特徴とする画像処理装置。 - 【請求項２】 請求項１記載の画像処理装置において、 前記ＤＭＡ制御回路は、ある処理対象ポリゴンを囲む第
１の矩形領域内のすべてのピクセルについて前記内部メ
モリから前記外部メモリへ処理済みのピクセル情報が転
送され、かつ次の処理対象ポリゴンを囲む第２の矩形領
域内のすべてのピクセルについて前記外部メモリから前
記内部メモリへ新たなピクセル情報が転送されるように
前記ＤＭＡ回路を制御する機能を備えたことを特徴とす
る画像処理装置。 - 【請求項３】 請求項１記載の画像処理装置において、 前記ＤＭＡ制御回路は、ある処理対象ポリゴンを囲む第
１の矩形領域と、次の処理対象ポリゴンを囲む第２の矩
形領域とを比較し、前記第１の矩形領域の内側かつ前記
第２の矩形領域の外側で定義される第１の小領域内のピ
クセルについては前記内部メモリから前記外部メモリへ
処理済みのピクセル情報が転送され、前記第１の矩形領
域と前記第２の矩形領域との重なりで定義される第２の
小領域内のピクセルについては前記内部メモリの中に処
理済みのピクセル情報が保持され、かつ前記第１の矩形
領域の外側かつ前記第２の矩形領域の内側で定義される
第３の小領域内のピクセルについては前記外部メモリか
ら前記内部メモリへ新たなピクセル情報が転送されるよ
うに前記ＤＭＡ回路を制御する機能を備えたことを特徴
とする画像処理装置。 - 【請求項４】 請求項３記載の画像処理装置において、 前記内部メモリは、前記レンダリング回路により交互に
使用される２個のバッファを備え、前記第２の小領域内
のピクセルについては一方のバッファから他方のバッフ
ァへ処理済みのピクセル情報が転送されることを特徴と
する画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24895397A JPH1186026A (ja) | 1997-09-12 | 1997-09-12 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24895397A JPH1186026A (ja) | 1997-09-12 | 1997-09-12 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186026A true JPH1186026A (ja) | 1999-03-30 |
Family
ID=17185870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24895397A Withdrawn JPH1186026A (ja) | 1997-09-12 | 1997-09-12 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1186026A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382107B1 (ko) * | 2000-08-26 | 2003-05-01 | 학교법인연세대학교 | 고성능 3 차원 그래픽 가속기를 위한 일관성 버퍼의 방법및 장치 |
| KR100883804B1 (ko) | 2007-05-16 | 2009-02-16 | 박우찬 | 압축부 및 복원부를 포함하는 3차원 그래픽 처리 장치 |
-
1997
- 1997-09-12 JP JP24895397A patent/JPH1186026A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382107B1 (ko) * | 2000-08-26 | 2003-05-01 | 학교법인연세대학교 | 고성능 3 차원 그래픽 가속기를 위한 일관성 버퍼의 방법및 장치 |
| KR100883804B1 (ko) | 2007-05-16 | 2009-02-16 | 박우찬 | 압축부 및 복원부를 포함하는 3차원 그래픽 처리 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |