JP2008176788A - 3次元グラフィック加速器及びそのピクセル分配方法 - Google Patents

3次元グラフィック加速器及びそのピクセル分配方法 Download PDF

Info

Publication number
JP2008176788A
JP2008176788A JP2008005873A JP2008005873A JP2008176788A JP 2008176788 A JP2008176788 A JP 2008176788A JP 2008005873 A JP2008005873 A JP 2008005873A JP 2008005873 A JP2008005873 A JP 2008005873A JP 2008176788 A JP2008176788 A JP 2008176788A
Authority
JP
Japan
Prior art keywords
pixel
texture
polygon
blending
dimensional graphic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008005873A
Other languages
English (en)
Inventor
Chun-Ho Kim
春 昊 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2008176788A publication Critical patent/JP2008176788A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00General purpose image data processing
    • G06T1/20Processor architectures; Processor configuration, e.g. pipelining
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00General purpose image data processing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T11/002D [Two Dimensional] image generation
    • G06T11/40Filling a planar surface by adding surface attributes, e.g. colour or texture
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T15/003D [Three Dimensional] image rendering
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T15/003D [Three Dimensional] image rendering
    • G06T15/005General purpose rendering architectures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Graphics (AREA)
  • Image Generation (AREA)

Abstract

【課題】テクスチャキャッシュのミス率を減少させることができるピクセル分配器を提供する。
【解決手段】3次元グラフィック加速器は、制御信号を中央処理装置から受けて格納するレジスタと、前記レジスタから前記制御信号に応答してポリゴンの情報を生成する幾何学処理部と、前記幾何学処理部から前記ポリゴンの情報を受信してピクセルを出力するラスタライザと、前記ラスタライザから前記ピクセルを受信し、前記制御信号に応答して、前記ピクセルを複数のピクセルシェイダに分配するピクセル分配器と、を備え、前記制御信号は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか1つ以上を使用する場合に活性化される。
【選択図】図2

Description

本発明は、3次元グラフィック加速器に係り、さらに詳細には、ラスタライザで生成されたピクセルを複数のピクセルシェイダに効果的に分配する装置に関する。
急速なハードウェアの発展により、PC級のデータ処理装置でもリアルタイムレンダリングが可能になるに伴い、多様な分野において3次元グラフィックの活用が増大しつつある。特に、グラフィックシステムにおいて幾何学的演算量を増加させずに現実的な3次元映像を提供するために、テクスチャマッピング技術が用いられる。テクスチャマッピングは、グラフィックシステムが生成した画素のカラーをテクスチャイメージのカラーに置き換える技術であって、少ない数のポリゴン(polygon)に抽象化された客体をより細かくかつ現実感あるようにする。
テクスチャとは、3次元客体の表面グラフィックである。テクスチャがないと、3D客体は、真裸になったポリゴンの骨組みのように見えるようになる。テクスチャは、事実感を追加する。レンガ壁、とかげの皮膚、又はギラギラする宇宙船の金属表面は、テクスチャが適用されて表現されたものである。3次元プログラムは、テクスチャをグラフィックパターンとして格納し、これをポリゴンの構造として適用する。
ポリゴンとは、3次元映像客体の形態を作る2次元の形態(一般に、三角形又は長方形)を意味する。一般に、3次元客体の骨組みを構成するためには、数百又は数千のポリゴンが使用される。
テクスチャマッピング技法は、大きく画面空間(screen space)をテクスチャ空間(texture space)にマッピングする過程と、マッピングされた領域で画面画素のカラーを決定するフィルタリング過程と、に区分される。テクスチャ空間の1つの画素(すなわち、Texel)は、正確に1つの画面画素に該当しない。例えば、いくつかのテクスチャ画素が1つの画面画素に該当する場合(すなわち、縮小)と、1つのテクスチャ画素がいくつかの画面画素に対応する場合(すなわち、拡大)がある。この場合、発生する歪み現象(aliasing)を減らすために、フィルタリングが行われる。フィルタリングは、オブジェクト(すなわち、ポリゴン)に覆われるテクスチャ(すなわち、マッピングソース)の品質を高めるための一般的な技術を通称するものであって、ミップマッピング(Mip mapping)技法が最も広く用いられる。
Texelとは、TEXture ELementの略語である。すなわち、Texelとは、各々のピクセルがポリゴンに適用される際に、テクスチャとして用いられるビットマップグラフィックを構成する各々のピクセルを意味する。
3次元グラフィックの特性上、ソフトウェアユーザは、多様なフォーマットとサイズの様々なテクスチャを使用して、3次元映像をレンダリング(Rendering)する。一般に、3次元グラフィックは、ポリゴンをベース(Base)としてレンダリングし、1つのポリゴン内では、スキャン順にラスタライズ(Rasterization)を行う。ラスタライズ(Rasterization)とは、グラフィックをそれに対応するピクセルパターンイメージに変換することを意味する。
3次元グラフィック加速器で行われる3次元グラフィック処理は、パイプライン方式で構成され、3次元グラフィック加速器で行われる一連のデータ処理をグラフィックスパイプライン(graphics pipeline)という。グラフィックスパイプラインの速度を改善するために、テクスチャユニットと外部メモリとの間に中間データ格納媒体であるテクスチャキャッシュが使用される。したがって、テクスチャキャッシュのヒット率(hit rate)は、3次元グラフィック加速器の性能を決定するのに重要な要素である。
従来の3次元グラフィック加速器は、ラスタライザ(Rasterizer)が生成するピクセルを各ピクセルのX、Y座標値を用いて、固定された方式で複数のピクセルシェイダに分配する。すなわち、ラスタライザが生成するピクセルは、各ピクセルの座標値によりピクセルシェイダに分配される。したがって、従来の3次元グラフィック加速器のハードウェアの構成は、単純になる反面、多様な3次元グラフィック映像の特性を反映できないという問題が存在する。
本発明では、このような問題点を解決するために、ピクセルの座標値だけでなく、3次元グラフィック映像を生成するための多様な特性、例えば、テクスチャマッピング(Texture Mapping)、デプステスト(Depth Test)、ブレンディング(Blending)を使用するか否かを考慮して、ラスタライザで生成されたピクセルを複数のピクセルシェイダに分配する。したがって、テクスチャキャッシュのミス率(Cache Miss Rate)を減少させ、レンダリング(Rendering)時間を短縮することができる3次元グラフィック加速器を提供する。
本発明は、上述の問題点に鑑みてなされたもので、その目的は、テクスチャキャッシュのミス率を減少させることができるピクセル分配器を提供することにある。
上記の目的を達成すべく、本発明の特徴による3次元グラフィック加速器は、制御信号を格納するレジスタと、前記レジスタから前記制御信号に応答してポリゴンの情報を生成する幾何学処理部と、前記幾何学処理部から前記ポリゴンの情報を受信してピクセルを出力するラスタライザと、前記ラスタライザから前記ピクセルを受信し、前記制御信号に応答して、前記ピクセルを複数のピクセルシェイダに分配するピクセル分配器と、を備え、前記制御信号は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか1つ以上を使用する場合に活性化される。
本発明によれば、ピクセルの座標値とテクスチャマッピング、デプステスト、ブレンディングの使用の有無を考慮して、ラスタライザで生成されたピクセルを複数のピクセルシェイダに分配することによって、テクスチャキャッシュのミス率を減少させ、レンダリング時間を短縮して3次元グラフィック加速器の性能を向上させる。
以下、本発明による実施の形態を、添付された図面を参照して詳細に説明する。
図1は、3次元グラフィックシステムの概略的な構成を示すブロック図であり、図2は、本発明による3次元グラフィック加速器を詳細に示すブロック図である。
図1と図2に示すように、本発明による3次元グラフィックシステムは、システムバス(system bus)15と、システムバス15に共通に接続している複数のバスマスタ(bus masters)と、複数のバススレーブ(bus slaves)とで構成される。バスマスタは、3次元グラフィックシステムのある動作時点でシステムバス15に印加されるアドレス信号と制御信号などの発生を制御する。バスマスタには、CPU(Central Processing Unit)11、DMA(Direct Memory Access)12、3次元グラフィック加速器(3−Dimensional Graphic Accelerator)10などがあり、バススレーブには、メモリコントローラ13などがある。
CPU11は、3次元グラフィックシステムの諸般動作を制御する。DMA12は、CPU11によるプログラムの実行無しで、3次元グラフィックシステムに備えられている周辺装置にデータを送信する機能を遂行する。すなわち、CPU11は、データ送信に直接関与しなくなるので、システムの全体的なデータ送信性能が良くなる。3次元グラフィック加速器10は、3次元グラフィック処理を行う。3次元グラフィックは、3次元空間の物体を高さ(height)、幅(width)、長さ(length)の3つの軸を用いて表現した後に、その映像を2次元モニタ上に事実的に表示する技術である。3次元グラフィック加速器10は、行われる機能によって大きく幾何学処理部100、ラスタライズ部110及びSFR130を含む。
SFR130は、特別な機能を遂行するために用いられるレジスタである。プログラマ又はソフトウェアユーザは、外部のインタフェースを介してSFR130をセット(setting)することができる。
プログラマ又はソフトウェアユーザは、ピクセルがテクスチャマッピングを使用するか、デプステストを行うか、又はブレンディングをするかを決定して、該決定された状態値をSFR130に格納する。
デプステストとは、他の物体により隠された部分が見えないようにレンダリングする技術であり、ブレンディングとは、透明、又は半透明の客体をレンダリングする技術である。
幾何学処理部120は、3次元座標系で表された映像を2次元座標系に投影する幾何学的変換を行う。ラスタライズ部110は、幾何学処理部120で処理されたポリゴンに対して、画面に出力される最終のピクセル値を決定する。ラスタライズ部110は、現実的な3次元映像を提供するために、多様な種類のフィルタリングを行う。このために、ラスタライズ部110は、ラスタライザ111、ピクセル分配器112、複数のピクセルシェイダ113_1〜113_n、複数のテクスチャユニット(texture processing unit)114_1〜114_n、複数のテクスチャキャッシュ(texture cache)115_1〜115_n、及びピクセル演算器116を備える。
ラスタライザ111は、幾何学処理部120からポリゴンに関する情報poly_infoを受信して、ポリゴン内のピクセルpre_pixelを生成する。
ピクセル分配器112は、ラスタライザ111からピクセルpre_pixelを受信して、複数のピクセルシェイダ113_1〜113_nに分配する。従来のピクセル分配器112は、ピクセルpre_pixelの座標値(X、Y)のみを考慮して、ピクセルシェイダ113_1〜113_nに分配する。しかしながら、本発明によるピクセル分配器112は、各ピクセルがテクスチャマッピングを使用するか、又はデプステスト、ブレンディングを使用するかを判別して、複数のピクセルシェイダ113_1〜113_nに分配する。
n個のピクセルシェイダL113_1〜113_nは、それぞれのテクスチャユニット114_1〜114_nと、テクスチャキャッシュ115_1〜115_nとを含む。
それぞれのテクスチャユニット114_1〜114_nは、幾何学処理部120から入力されたポリゴン情報poly_infoに基づいて、テクスチャフィルタリングを行う。テクスチャフィルタリングに用いられる多様な種類のテクスチャデータは、基本的に3次元グラフィック加速器10の外部に位置している外部メモリ14内に存在し、外部メモリ14に格納されているテクスチャデータのうちの一部が複写されて、n個のテクスチャキャッシュ115_1〜115_nに格納される。ポリゴン情報poly_infoは、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法などを含む。
ピクセル演算器116は、複数のピクセルシェイダ113_1〜113_nからのピクセルpost_pixelを受信して、デプステスト又はブレンディングを行う。
図3は、図2に示すラスタライザにより生成された16ピクセルを示す図であり、図4は、図2に示すテクスチャキャッシュブロックを示すブロック図であり、図5は、図2に示す各ピクセルを従来の方法によってピクセルシェイダに分配する場合と、本発明によってピクセルシェイダに分配する場合と、を比較した表である。
図1〜図5に示すように、図3は、ラスタライズされた16ピクセルを示し、各ピクセルは、テクスチャマッピングを使用する。
ピクセル0、1、4、5は、図4に示すテクスチャキャッシュのコンテンツAを参照する。ピクセル2、3、6、7は、図4に示すテクスチャキャッシュのコンテンツBを参照する。ピクセル8、9、12、13は、図4に示すテクスチャキャッシュのコンテンツCを参照する。ピクセル10、11、14、15は、図4に示すテクスチャキャッシュのコンテンツDを参照する。
ピクセル分配器112は、ラスタライザ111からピクセルpre_pixelを受けて、複数のピクセルシェイダ113_1〜113_nに分配する。
仮に、従来の方法でピクセルの座標のみを用いて、ピクセル0〜15を4個のピクセルシェイダ113_1〜113_4に分配すると仮定する。ピクセル分配器112は、ピクセルのX軸座標LSB(Least Significant Bit)とY軸座標LSBとを用して、ピクセル0〜15をピクセルシェイダ113_1〜113_4に分配する。
ピクセル0、2、8、10は、第1ピクセルシェイダ113_1に分配され、ピクセル1、3、9、11は、第2ピクセルシェイダ113_2に分配され、ピクセル4、6、12、14は、第3ピクセルシェイダ113_3に分配され、ピクセル5、7、13、15は、第4ピクセルシェイダ113_4に分配される。
ピクセル0は、第1テクスチャキャッシュ115_1のコンテンツAを参照するので、仮にキャッシュミスが発生すると、第1テクスチャキャッシュ115_1は、外部メモリ14からコンテンツAを複写する。
ピクセル2は、第1テクスチャキャッシュ115_1のコンテンツBを参照する。しかしながら、第1テクスチャキャッシュ115_1にはコンテンツBがないことから、キャッシュミスが発生する。したがって、第1テクスチャキャッシュ115_1は、外部メモリ14からコンテンツBを複写する。
ピクセル8は、第1テクスチャキャッシュ115_1のコンテンツCを参照する。しかしながら、第1テクスチャキャッシュ115_1にはコンテンツCがないことから、キャッシュミスが発生する。したがって、第1テクスチャキャッシュ115_1は、外部メモリ14からコンテンツCを複写する。
ピクセル10は、第1テクスチャキャッシュ115_1のコンテンツDを参照する。しかしながら、第1テクスチャキャッシュ115_1には、コンテンツDがないことから、キャッシュミスが発生する。したがって、第1テクスチャキャッシュ115_1は、外部メモリ14からコンテンツDを複写する。
ピクセル1、3、9、11、ピクセル4、6、12、14、及びピクセル5、7、13、15に対しては、上述した内容と同様なので、以下省略する。
したがって、従来の技術によるピクセル分配器112は、最大16回のキャッシュミスが発生する。
本発明によるピクセル分配器112は、ピクセルpre_pixelの座標とテクスチャマッピングの使用の有無を判別して、ピクセル0〜15を4個のピクセルシェイダ113_1〜113_4に分配すると仮定する。ピクセル分配器112は、ピクセルのX軸座標MSB(Most Significant Bit)とY軸座標MSBとを用いて、ピクセル0〜15をピクセルシェイダ113_1〜113_4に分配する。
ピクセル0、1、4、5は、第1ピクセルシェイダ113_1に分配され、ピクセル2、3、6、7は、第2ピクセルシェイダ113_2に分配され、ピクセル8、9、12、13は、第3ピクセルシェイダ113_3に分配され、ピクセル10、11、14、15は、第4ピクセルシェイダ113_4に分配される。
ピクセル0は、第1テクスチャキャッシュ115_1のコンテンツAを参照するので、仮にキャッシュミスが発生すると、外部メモリ14から第1テクスチャキャッシュ115_1はコンテンツAを複写する。
ピクセル1は、第1テクスチャキャッシュ115_1のコンテンツAを参照する。第1テクスチャキャッシュ115_1には、コンテンツAを格納しているので、キャッシュヒットが発生する。
ピクセル4は、第1テクスチャキャッシュ115_1のコンテンツAを参照する。第1テクスチャキャッシュ115_1にはコンテンツAを格納しているので、キャッシュヒットが発生する。
ピクセル5は、第1テクスチャキャッシュ115_1のコンテンツAを参照する。第1テクスチャキャッシュ115_1には、コンテンツAを格納しているので、キャッシュヒットが発生する。
ピクセル2、3、6、7、ピクセル8、9、12、13、及びピクセル10、11、14、15については上述と同様なので、以下省略する。
したがって、本発明によるピクセル分配器112は、最大4回のキャッシュミスが発生する。
本発明では、ピクセルの座標値とテクスチャマッピング、デプステスト、ブレンディングの使用有無を考慮して、ラスタライザで生成されたピクセルを複数のピクセルシェイダに分配することによって、テクスチャキャッシュのミス率(Cache Miss Rate)を減少させ、レンダリング(Rendering)時間を短縮して、3次元グラフィック加速器の性能を向上させる。
図6は、図2に示す3次元グラフィック加速器の動作を示すフローチャートである。
図2〜図6によれば、ステップS10において、ピクセル分配器112は、ラスタライザ111からピクセルpre_pixelを伝送される。
ステップS20において、ピクセル分配器112は、SFR130の制御信号pixel_stateに応じて、ピクセルpre_pixelを複数のピクセルシェイダ113_1〜113_nに分配する。
仮に、ピクセルpre_pixelがテクスチャマッピング、デプステスト、そしてブレンディングのうちの1つ以上を使用すると、ピクセル分配器112は、ステップS40を行い、そうでない場合、ピクセル分配器112はステップS30を行う。
ステップS30では、ピクセルpre_pixelがテクスチャマッピング、デプステスト、そしてブランディングのうちのいずれか1つでも使用しないと、ピクセル分配器112は、ピクセルの座標のみを考慮して、ピクセルをピクセルシェイダに分配する。
ステップS40では、ピクセルpre_pixelがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか1つ以上を使用すると、ピクセル分配器112は、ピクセルの座標、テクスチャマッピング、デプステスト、及びブレンディングを考慮して、ピクセルをピクセルシェイダに分配する。
ステップS50においてピクセル演算器116は、複数のピクセルシェイダ113_1〜113_nからのピクセルpost_pixelを受信して、デプステスト又はブレンディングを行う。
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
3次元グラフィックシステムの概略的な構成を示すブロック図である。 本発明による3次元グラフィック加速器を詳細に示すブロック図である。 図2に示すラスタライザにより生成された16ピクセルを示す図である。 図2に示すテクスチャキャッシュブロックを示すブロック図である。 図2に示す各ピクセルを従来の方法によってピクセルシェイダに分配する場合と、本発明によってピクセルシェイダに分配する場合とを比較した表である。 図2に示す3次元グラフィック加速器の動作を示すフローチャートである。
符号の説明
10 3次元グラフィック加速器
100 幾何学処理部
110 ラスタライズ部
111 ラスタライザ
112 ピクセル分配器
130 SFR
113 ピクセルシェイダ
114 テクスチャユニット
115 テクスチャキャッシュ
116 ピクセル演算器

Claims (25)

  1. 複数のピクセルシェイダと、
    ピクセルを受信し、映像変換情報に応答して、前記ピクセルを前記複数のピクセルシェイダに分配するピクセル分配器と
    を備えることを特徴とする3次元グラフィック加速器。
  2. 前記映像変換情報は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか1つ以上を使用したか否かを表すことを特徴とする請求項1に記載の3次元グラフィック加速器。
  3. 前記映像変換情報を格納するレジスタをさらに備えることを特徴とする請求項2に記載の3次元グラフィック加速器。
  4. 前記映像変換情報に応答して、ポリゴンの情報を生成する幾何学処理部をさらに備えることを特徴とする請求項2に記載の3次元グラフィック加速器。
  5. 前記ポリゴンの情報は、テクスチャキャッシュのブロックの大きさ、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法を含むことを特徴とする請求項2に記載の3次元グラフィック加速器。
  6. 前記幾何学処理部から前記ポリゴンの情報を受信して、前記ピクセルを出力するラスタライザをさらに備えることを特徴とする請求項4に記載の3次元グラフィック加速器。
  7. ソフトウェアユーザによって前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングを使用するかが決定されると、前記ピクセルのテクスチャマッピングインデックス、デプステストインデックス、及びブレンディングインデックスを格納することを特徴とする請求項3に記載の3次元グラフィック加速器。
  8. 前記ソフトウェアは、前記3次元グラフィック加速器を活用するプログラムであることを特徴とする請求項4に記載の3次元グラフィック加速器。
  9. 前記ピクセルシェイダは、テクスチャユニットとテクスチャキャッシュとを含むことを特徴とする請求項2に記載の3次元グラフィック加速器。
  10. 前記テクスチャユニットは、前記ピクセルに対応するテクスチャデータをフェッチするために、テクスチャアドレスを前記テクスチャキャッシュに伝送することを特徴とする請求項9に記載の3次元グラフィック加速器。
  11. 前記テクスチャユニットは、前記ピクセルシェイダから前記ピクセルを受信して、前記ピクセルに対応する前記テクスチャキャッシュに格納されたテクスチャデータを出力することを特徴とする請求項8に記載の3次元グラフィック加速器。
  12. 制御信号を生成するレジスタと、
    前記レジスタから前記制御信号に応答してポリゴンの情報を生成する幾何学処理部と、
    前記幾何学処理部から前記ポリゴンの情報を受信してピクセルを出力するラスタライザと、
    前記ラスタライザから前記ピクセルを受信し、前記制御信号に応答して、前記ピクセルを複数のピクセルシェイダに分配するピクセル分配器と、を備え、
    前記制御信号は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか1つ以上を使用する場合に活性化されることを特徴とする3次元グラフィック加速器。
  13. 前記レジスタは、
    ソフトウェアユーザによって前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングを使用するかが決定されると、前記ピクセルのテクスチャマッピングインデックス、デプステストインデックス、及びブレンディングインデックスを格納することを特徴とする請求項12に記載の3次元グラフィック加速器。
  14. 前記ソフトウェアは、前記3次元グラフィック加速器を活用するプログラムであることを特徴とする請求項13に記載の3次元グラフィック加速器。
  15. 前記ピクセルシェイダは、テクスチャユニットとテクスチャキャッシュとを含むことを特徴とする請求項12に記載の3次元グラフィック加速器。
  16. 前記テクスチャユニットは、前記ピクセルに対応するテクスチャデータをフェッチするために、テクスチャアドレスを前記テクスチャキャッシュに送信することを特徴とする請求項15に記載の3次元グラフィック加速器。
  17. 前記テクスチャユニットは、前記ピクセルシェイダから前記ピクセルを受信して、前記ピクセルに対応する前記テクスチャキャッシュに格納されたテクスチャデータを出力することを特徴とする請求項15に記載の3次元グラフィック加速器。
  18. 前記制御信号は、
    前記ピクセルがテクスチャマッピングを使用する場合、前記ピクセルに対応するテクスチャデータを格納する前記テクスチャキャッシュを含む前記ピクセルシェイダに分配されるように活性化されることを特徴とする請求項17に記載の3次元グラフィック加速器。
  19. 前記ポリゴンの情報は、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法を含むことを特徴とする請求項12に記載の3次元グラフィック加速器。
  20. 複数のピクセルシェイダを含む3次元グラフィック加速器のピクセル分配方法であって、
    前記ピクセルを受信するステップと、
    映像変換情報に応答して、前記ピクセルを前記複数のピクセルシェイダに分配するステップと
    を含むことを特徴とする3次元グラフィック加速器のピクセル分配方法。
  21. 前記映像変換情報は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか1つ以上を使用したか否かを示すことを特徴とする請求項20に記載の3次元グラフィック加速器のピクセル分配方法。
  22. 前記映像変換情報を格納するステップをさらに含むことを特徴とする請求項21に記載の3次元グラフィック加速器のピクセル分配方法。
  23. 前記映像変換情報に応答して、ポリゴンの情報を生成するステップと、
    前記ポリゴンの情報を受信して、前記ピクセルを出力するステップと
    をさらに含むことを特徴とする請求項21に記載の3次元グラフィック加速器のピクセル分配方法。
  24. 前記ポリゴンの情報は、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法を含むことを特徴とする請求項23に記載の3次元グラフィック加速器のピクセル分配方法。
  25. 複数のピクセルシェイダを含む3次元グラフィック加速器のピクセル分配方法であって、
    前記ピクセルをピクセル分配器に入力するステップと、
    前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか1つ以上を使用するか否かを判別するステップと、
    前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングのうちのいずれか1つ以上を使用する場合、前記ピクセルは、前記ピクセルの座標、前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングを考慮して、前記複数のピクセルシェイダに分配されるステップと、
    前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングのうちのいずれか1つも使用しない場合、前記ピクセルは、前記ピクセルの座標を用いて前記複数のピクセルシェイダに分配されるステップと
    を含むことを特徴とする3次元グラフィック加速器のピクセル分配方法。
JP2008005873A 2007-01-17 2008-01-15 3次元グラフィック加速器及びそのピクセル分配方法 Pending JP2008176788A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070005263A KR101349171B1 (ko) 2007-01-17 2007-01-17 3차원 그래픽 가속기 및 그것의 픽셀 분배 방법

Publications (1)

Publication Number Publication Date
JP2008176788A true JP2008176788A (ja) 2008-07-31

Family

ID=39144672

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008005873A Pending JP2008176788A (ja) 2007-01-17 2008-01-15 3次元グラフィック加速器及びそのピクセル分配方法

Country Status (4)

Country Link
US (1) US8189007B2 (ja)
JP (1) JP2008176788A (ja)
KR (1) KR101349171B1 (ja)
GB (1) GB2445845B (ja)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008306512A (ja) * 2007-06-08 2008-12-18 Nec Corp 情報提供システム
GB0823254D0 (en) 2008-12-19 2009-01-28 Imagination Tech Ltd Multi level display control list in tile based 3D computer graphics system
US9756264B2 (en) 2009-03-02 2017-09-05 Flir Systems, Inc. Anomalous pixel detection
US10244190B2 (en) 2009-03-02 2019-03-26 Flir Systems, Inc. Compact multi-spectrum imaging with fusion
US9473681B2 (en) 2011-06-10 2016-10-18 Flir Systems, Inc. Infrared camera system housing with metalized surface
US9843742B2 (en) 2009-03-02 2017-12-12 Flir Systems, Inc. Thermal image frame capture using de-aligned sensor array
US9986175B2 (en) 2009-03-02 2018-05-29 Flir Systems, Inc. Device attachment with infrared imaging sensor
US9635285B2 (en) 2009-03-02 2017-04-25 Flir Systems, Inc. Infrared imaging enhancement with fusion
US9517679B2 (en) 2009-03-02 2016-12-13 Flir Systems, Inc. Systems and methods for monitoring vehicle occupants
US9208542B2 (en) 2009-03-02 2015-12-08 Flir Systems, Inc. Pixel-wise noise reduction in thermal images
US10757308B2 (en) 2009-03-02 2020-08-25 Flir Systems, Inc. Techniques for device attachment with dual band imaging sensor
US9235876B2 (en) 2009-03-02 2016-01-12 Flir Systems, Inc. Row and column noise reduction in thermal images
US9451183B2 (en) 2009-03-02 2016-09-20 Flir Systems, Inc. Time spaced infrared image enhancement
USD765081S1 (en) 2012-05-25 2016-08-30 Flir Systems, Inc. Mobile communications device attachment with camera
US9948872B2 (en) 2009-03-02 2018-04-17 Flir Systems, Inc. Monitor and control systems and methods for occupant safety and energy efficiency of structures
US9674458B2 (en) 2009-06-03 2017-06-06 Flir Systems, Inc. Smart surveillance camera systems and methods
US9998697B2 (en) 2009-03-02 2018-06-12 Flir Systems, Inc. Systems and methods for monitoring vehicle occupants
US10091439B2 (en) 2009-06-03 2018-10-02 Flir Systems, Inc. Imager with array of multiple infrared imaging modules
US9292909B2 (en) 2009-06-03 2016-03-22 Flir Systems, Inc. Selective image correction for infrared imaging devices
US9756262B2 (en) 2009-06-03 2017-09-05 Flir Systems, Inc. Systems and methods for monitoring power systems
US9819880B2 (en) 2009-06-03 2017-11-14 Flir Systems, Inc. Systems and methods of suppressing sky regions in images
US9843743B2 (en) 2009-06-03 2017-12-12 Flir Systems, Inc. Infant monitoring systems and methods using thermal imaging
US9716843B2 (en) 2009-06-03 2017-07-25 Flir Systems, Inc. Measurement device for electrical installations and related methods
KR101271460B1 (ko) * 2009-12-02 2013-06-05 한국전자통신연구원 영상 복원 장치 및 그 방법
US9207708B2 (en) 2010-04-23 2015-12-08 Flir Systems, Inc. Abnormal clock rate detection in imaging sensor arrays
US9706138B2 (en) 2010-04-23 2017-07-11 Flir Systems, Inc. Hybrid infrared sensor array having heterogeneous infrared sensors
US9848134B2 (en) 2010-04-23 2017-12-19 Flir Systems, Inc. Infrared imager with integrated metal layers
US9509924B2 (en) 2011-06-10 2016-11-29 Flir Systems, Inc. Wearable apparatus with integrated infrared imaging module
US9900526B2 (en) 2011-06-10 2018-02-20 Flir Systems, Inc. Techniques to compensate for calibration drifts in infrared imaging devices
US9961277B2 (en) 2011-06-10 2018-05-01 Flir Systems, Inc. Infrared focal plane array heat spreaders
US9235023B2 (en) 2011-06-10 2016-01-12 Flir Systems, Inc. Variable lens sleeve spacer
US10841508B2 (en) 2011-06-10 2020-11-17 Flir Systems, Inc. Electrical cabinet infrared monitor systems and methods
CN103748867B (zh) 2011-06-10 2019-01-18 菲力尔系统公司 低功耗和小形状因子红外成像
US9706137B2 (en) 2011-06-10 2017-07-11 Flir Systems, Inc. Electrical cabinet infrared monitor
CN103828343B (zh) 2011-06-10 2017-07-11 菲力尔系统公司 基于行的图像处理和柔性存储系统
US9143703B2 (en) 2011-06-10 2015-09-22 Flir Systems, Inc. Infrared camera calibration techniques
US10169666B2 (en) 2011-06-10 2019-01-01 Flir Systems, Inc. Image-assisted remote control vehicle systems and methods
US10389953B2 (en) 2011-06-10 2019-08-20 Flir Systems, Inc. Infrared imaging device having a shutter
KR101778353B1 (ko) 2011-06-10 2017-09-13 플리어 시스템즈, 인크. 적외선 이미징 장치용 불균일성 교정 기술
US9058653B1 (en) 2011-06-10 2015-06-16 Flir Systems, Inc. Alignment of visible light sources based on thermal images
US10079982B2 (en) 2011-06-10 2018-09-18 Flir Systems, Inc. Determination of an absolute radiometric value using blocked infrared sensors
US10051210B2 (en) 2011-06-10 2018-08-14 Flir Systems, Inc. Infrared detector array with selectable pixel binning systems and methods
US9811884B2 (en) 2012-07-16 2017-11-07 Flir Systems, Inc. Methods and systems for suppressing atmospheric turbulence in images
US9741154B2 (en) * 2012-11-21 2017-08-22 Intel Corporation Recording the results of visibility tests at the input geometry object granularity
KR102066659B1 (ko) 2013-08-13 2020-01-15 삼성전자 주식회사 그래픽 프로세싱 유닛, 이를 포함하는 그래픽 프로세싱 시스템 및 이의 동작 방법
US9973692B2 (en) 2013-10-03 2018-05-15 Flir Systems, Inc. Situational awareness by compressed display of panoramic views
US11297264B2 (en) 2014-01-05 2022-04-05 Teledyne Fur, Llc Device attachment with dual band imaging sensor
KR102651126B1 (ko) * 2016-11-28 2024-03-26 삼성전자주식회사 그래픽 프로세싱 장치 및 그래픽스 파이프라인에서 텍스처를 처리하는 방법
US11263805B2 (en) * 2018-11-21 2022-03-01 Beijing Boe Optoelectronics Technology Co., Ltd. Method of real-time image processing based on rendering engine and a display apparatus
US10803549B1 (en) * 2019-06-24 2020-10-13 Intel Corporation Systems and method for avoiding duplicative processing during generation of a procedural texture

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100269106B1 (ko) * 1996-03-21 2000-11-01 윤종용 멀티프로세서 그래픽스 시스템
US6762763B1 (en) * 1999-07-01 2004-07-13 Microsoft Corporation Computer system having a distributed texture memory architecture
US6724394B1 (en) * 2000-05-31 2004-04-20 Nvidia Corporation Programmable pixel shading architecture
US7564460B2 (en) * 2001-07-16 2009-07-21 Microsoft Corporation Systems and methods for providing intermediate targets in a graphics system
KR100959470B1 (ko) * 2002-03-22 2010-05-25 마이클 에프. 디어링 확장가능한 고성능 3d 그래픽
US6825843B2 (en) * 2002-07-18 2004-11-30 Nvidia Corporation Method and apparatus for loop and branch instructions in a programmable graphics pipeline
JP2004126676A (ja) 2002-09-30 2004-04-22 Sony Corp 画像処理装置およびその方法
US7119808B2 (en) 2003-07-15 2006-10-10 Alienware Labs Corp. Multiple parallel processor computer graphics system
US8775112B2 (en) * 2003-09-15 2014-07-08 Nvidia Corporation System and method for increasing die yield
US7483077B2 (en) * 2004-01-30 2009-01-27 Broadcom Corporation Method and system for control of a multi-field deinterlacer including providing visually pleasing start-up and shut-down
US7385607B2 (en) * 2004-04-12 2008-06-10 Nvidia Corporation Scalable shader architecture
US9098932B2 (en) * 2004-08-11 2015-08-04 Ati Technologies Ulc Graphics processing logic with variable arithmetic logic unit control and method therefor
US7218291B2 (en) 2004-09-13 2007-05-15 Nvidia Corporation Increased scalability in the fragment shading pipeline
US7821520B1 (en) * 2004-12-10 2010-10-26 Nvidia Corporation Fragment processor having dual mode register file
US7609272B1 (en) * 2004-12-13 2009-10-27 Nvidia Corporation Partial texture loads
US7623132B1 (en) * 2004-12-20 2009-11-24 Nvidia Corporation Programmable shader having register forwarding for reduced register-file bandwidth consumption
JP4266939B2 (ja) * 2005-02-10 2009-05-27 株式会社ソニー・コンピュータエンタテインメント 描画処理装置および描画データ圧縮方法
US7312801B2 (en) * 2005-02-25 2007-12-25 Microsoft Corporation Hardware accelerated blend modes
JP4660254B2 (ja) * 2005-04-08 2011-03-30 株式会社東芝 描画方法及び描画装置
US7466318B1 (en) * 2005-04-13 2008-12-16 Nvidia Corporation Avoiding unnecessary uncovered texture fetches
US7728841B1 (en) * 2005-12-19 2010-06-01 Nvidia Corporation Coherent shader output for multiple targets

Also Published As

Publication number Publication date
GB2445845A (en) 2008-07-23
KR20080067840A (ko) 2008-07-22
GB2445845B (en) 2011-08-10
US20080170082A1 (en) 2008-07-17
KR101349171B1 (ko) 2014-01-09
GB0800350D0 (en) 2008-02-20
US8189007B2 (en) 2012-05-29

Similar Documents

Publication Publication Date Title
JP2008176788A (ja) 3次元グラフィック加速器及びそのピクセル分配方法
US8730253B2 (en) Decomposing cubic Bezier segments for tessellation-free stencil filling
EP3008701B1 (en) Using compute shaders as front end for vertex shaders
JP5336067B2 (ja) グラフィックスを処理する方法および装置
US9449421B2 (en) Method and apparatus for rendering image data
EP3180773B1 (en) Bandwidth reduction using texture lookup by adaptive shading
CN110097625B (zh) 片段着色器执行顶点着色器计算
WO2018222271A1 (en) Storage for foveated rendering
KR100882842B1 (ko) 피포를 포스트 버텍스 캐쉬처럼 사용하기 위한 기하학 처리장치와 그 방법
WO2018118203A1 (en) Foveated rendering in tiled architectures
AU2013368503A1 (en) Sprite graphics rendering system
US20190035049A1 (en) Dithered variable rate shading
WO2016093990A1 (en) Processing unaligned block transfer operations
US10192348B2 (en) Method and apparatus for processing texture
KR20060116916A (ko) 텍스쳐 캐쉬 및 이를 구비한 3차원 그래픽 시스템, 그리고그것의 제어 방법
KR100806345B1 (ko) 3차원 그래픽 가속기 그리고 텍스쳐 데이터 독출 방법
US6819320B2 (en) Reading or writing a non-super sampled image into a super sampled buffer
KR20080064528A (ko) 3차원 그래픽 가속기 그리고 텍스쳐 데이터 패치 방법
US11099685B2 (en) Selective touch sensor activation for power savings
JP4419480B2 (ja) 画像処理装置およびその方法