JP2829429B2

JP2829429B2 - データ補間回路

Info

Publication number: JP2829429B2
Application number: JP8380790A
Authority: JP
Inventors: 智子松本
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1989-09-25
Filing date: 1990-03-30
Publication date: 1998-11-25
Anticipated expiration: 2013-11-25
Also published as: JPH03228177A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、時系列的に入力するデータを時間軸上に図
形表示するCRT表示装置に利用する。

本発明は、計測装置、情報処理装置、その他の表示装
置に利用する。

本発明は、間欠的に入力するデータをリアルタイムで
補間して表示装置を備え、表示画面の表示密度を高くす
るデータ補間回路の改良に関する。

〔概要〕

本発明は、表示データを補間すべき周期の情報を入力
し、補間された値を発生するデータ補間回路において、ただし、 y_N :あるタイミングの表示データ Δy:次のタイミングの表示データとの差分 k_n :補間された値の表示タイミングを表示データの周
期（Δｘ）に対する比として、ｍ桁の２進数で表示され
たときの第ｎ桁の値（１または０のいずれかになる）を演算する回路を構成することにより、簡単な回路で高速度に補間データを演算することがで
きるようにしたものである。

〔従来の技術〕

表示データが一定周期で時系列的に入力し、これをCR
T表示装置に横軸を時間軸として表示するとき、入力す
る表示データが間欠的であって表示データを画面上に連
続的に観察しにくいことがある。この場合に、装置内部
で入力する表示データから補間データを演算して表示デ
ータの間に与えることにより、画面上のデータを連続的
に観察できるようにするデータ補間回路が広く用いられ
ている。

従来のデータ補間回路は、マイクロプロセッサを用い
て、順次入力する表示データを取込み、一定の数式にし
たがって補間データをリアルタイムで演算するものが一
般的である。

〔発明が解決しようとする課題〕

しかし、このマイクロプロセッサを用いた回路では、
ひとつの補間データを演算するために実質的に多数回の
繰り返し演算が実行されるから、補間データの演算時間
が長くなる。このため、マイクロプロセッサとして高速
で高価なものが必要となり、あるいは、きわめて高速な
表示装置には対応できる限界を越えて利用できないこと
がある。

本発明は、これを改良するもので、演算の繰り返し回
数を最小にして、ハードウェアによっても実現可能であ
り、高速度の演算を行う安価なデータ補間回路を提供す
ることを目的とする。

〔課題を解決するための手段〕

本発明は、時間軸上で一定周期毎に発生する表示デー
タ、および補間すべき周期（一定周期に対する比で示さ
れる）を入力信号として、補間すべき周期毎に補間され
た値を発生するデータ補間回路において、一定周期毎にある表示データと次の表示データとの差
分Δｙを２進数として発生するΔｙ発生回路と、補間す
べき周期を入力して補間された値を表示すべきタイミン
グの表示データの表示タイミングからの時間差ΔＸを２
進数として発生するΔＸ発生回路と、Δｙ発生回路が出
力する差分を入力し、その差分を高速度で順次２で除算
する右シフトレジスタと、この右シフトレジスタが順次
発生する値をΔＸ発生回路が発生する時間差の各桁値と
乗算しこの時間差の全桁について累積加算する回路と、
この累積加算する回路の出力値をある表示データに加算
する回路とを備えたことを特徴とする。

前記データ補間回路において、補間された値を表示す
べきタイミングを中心とする補間すべき周期の少なくと
も一部の時間にわたりある表示データに極大値もしくは
極小値の有無を検出する回路と、この回路の検出出力に
より極大値もしくは極小値が有るときには、補間された
値を表示すべきタイミングにこの補間された値に代えて
あるいは表示データを表示する回路とを備えるたことが
できる。

少なくとも一部の時間は補間すべき時間の1/2である
ことができる。

〔作用〕

時間軸ｘ軸に沿って、間欠的に一定周期ごとに発生す
る表示データは縦軸ｙ軸上の点として表示される。この
一定周期間にあらかじめ定められた一定周期に対する比
で示される補間周期ごとの補間値は、相隣れる二つの表
示データの二つのｙ軸値が一定周期間に直接的に変化す
るものとする。その周期のｘ軸と前周期の表示データの
ｘ値との差分の一定周期間に対する比を、二つの表示デ
ータのｙ軸の差分に乗じた値を計算し、この値を前周期
の表示データのｙ値に加算して補間値とする。

この演算は２進数として単純に実行できるので、これ
をハードウェア構成により高速に演算できる。

補間すべき周期内に表示データの極大値または極小値
の有無を検出する回路と、この回路により極値が検出さ
れたとき表示データをそのまま表示する回路とを備える
場合は、補間データの間に極大値や極小値が隠れてしま
い、表示されないようなことがなくなるので、一層精度
のよい表示を行うことができる。

〔実施例〕次に本発明の実施例を図面を参照して説明する。

第１図は本発明第一実施例の全体構成図であり、第２
図は同実施例の要部ブロック構成図である。

第１図において、図外の上位装置からのサンプルデー
タSDを入力として演算結果データRDを出力するディジタ
ル信号処理回路10と、この演算結果データRDを入力し補
間データIDを演算して出力するデータ補間回路40と、こ
の補間データIDを入力し陰極線管表示部30にビデオ信号
VDSを送出する表示用スケーリング回路20とが接続され
ている。

データ補間回路40は、前記演算結果データRDに含まれ
る表示データy_Nと補間すべき周期Ａとを入力信号とて、
補間すべき周期Ａごとに補間された値すなわち補間値Y_M
を発生する。表示データy_Nは時間軸ｘ軸に一定周期Δｘ
ごとに発生するものであり、また補間すべき周期Ａはこ
の一定周期Δｘに対する比で示される。

ここで本発明の特徴とするところは、一定の周期Δｘ
ごとに発生する表示データy_Nと次の表示データy_N+1との
差分Δｙを２進数として発生するΔｙ発生回路41と、補
間すべき周期Ａを入力して前記の補間値Y_Mを表示すべき
タイミングX_Mからの表示データy_Nの表示タイミングx_Nか
らの時間差ΔＸを２進数して発生するΔＸ発生回路51
と、Δｙ発生回路41が出力する差分Δｙを入力しその差
分Δｙを高速度で順次２で除算する右シフトレジスタ42
と、この右シフトレジスタ42が逐次発生する値を前にΔ
Ｘ発生回路51が発生する時間差ΔＸの各桁値と乗算しこ
の時間差ΔＸの全桁について累積加算する回路として左
シフトレジスタ52および加算器43と、この累積加算する
回路の出力値を前記のある表示データy_Nに加算するY_Mレ
ジスタ44とを備えたことにある。

第２図は、本実施例のデータ補間回路40の詳細なブロ
ック構成図である。

第２図において、第１図のディジタル信号処理回路10
から送出される演算結果データRDは、一定の周期Δｘご
とに発生するＮ個の表示データy_Nと、補間すべき周期Ａ
（ＡはΔｘに対する比で示される）と、クロックCLKと
を含む。また同図の表示用スケーリング回路20に入力す
る補間データIDはＭ個のY_Mデータである。

データ補間回路40のΔｙ発生回路41はy₊₁レジスタ4
6、y_Nレジスタ47、２の補数回路48および加算器49から
構成される。このΔｙ発生回路41の出力は右シフトレジ
スタ42によって高速度で順次２で除算され、加算器43に
よってY_Mレジスタ44の出力と加算されて再度Y_Mレジスタ
44に収容される。切換回路45は、マルチプレクサであ
り、この場合、切換回路45は、内部パスＢからＹが導通
状態となる。この切換回路45はY_Mレジスタ44の初期設定
時のみその内部パスはＡからＹが導通状態となってy_Nデ
ータをY_Mレジスタ44へ与える。

一方ΔＸ発生回路51は、シフトレジスタ52とともに、
Δｙ発生回路41のY_Mレジスタ44とのクロックを制御す
る。ΔＸ発生回路51は相隣る二つの補間値Y_M-1とY_Mとの
間のｘ方向差分Ａ（第３図参照）を入力して、表示デー
タy_Nのｘ次との差分、すなわち表示データy_Nの表示タイ
ミングx_Nからの時間差ΔＸを計算するものである。

すなわち、第２図に示すように、ΔＸ発生回路51は補
間すべき周期Ａを入力するＡレジスタ55、加算器56、Δ
Ｘレジスタ57および排他的論理和回路58で構成される。

ΔＸ発生回路51および左シフトレジスタ52からそれぞ
れ出力される二つのイネーブル信号Y_MCKL・ENBとy_NCLK
・ENBとは、タイミング生成回路61に入力される。タイ
ミング生成回路61はこの二つのイネーブル信号により各
レジスタのCLK信号をそれぞれ生成するクロックバッフ
ァ67および68と、1/8分周器65およびロード信号発生器6
6とを備える。

第３図は、データ補間回路40に入力する表示データy_N
と補間値Y_Mとの関係を示す図である。第１図において、
このY_Mが表示用スケーリング回路20の入力データとな
る。

本図において、Ｎ番号め表示データy_Nとy_N+1との差分
がΔｙであり、また補間値Ｙのｘ方向の間隔が定数Ａで
あり、補間値Y_Mのｘ座標値X_Mとy_Nのｘ座標値である表示
タイミングx_Nとの差がΔＸである。本実施例では一定周
期Δｘに対する正規化したＡ値をデータ補間回路40に与
える。

この値Ａのビット数を８ビットで表現するとすれば、
時間差ΔＸは第４図に示すものとなり、従ってΔＹは
“Δy/z累乗”の積和で求められる。

ΔＹを式で表すと、したがって、第３図により補間値Y_Mは次のようにな
る。

第２図に示す本実施例の流れ図を第５図に示す。本図
に示すようにまず、ΔＸとΔｙとをΔｙ発生回路41とΔ
Ｘ発生回路51とにより算出する。その後、ΔＸの各ビッ
トを左シフトレジスタ52でチェックし、ビットｎが１で
ある場合、Δｙの1/2^(7-n)を右シフトレジスタ42および
加算器43で加算してやれば補間値Y_Mが最終的にY_Mレジス
タ44の出力として得られる。

次に、データ補間回路40の各部の動作を詳細に説明す
る。

Δｙ発生回路41ではy_N+1レジスタ46の出力値と、y_Nレ
ジスタ47の出力値との補数とを加算器49で加算し、Δｙ
を算出する。y_N+1レジスタ46とy_Nレジスタ47とは同一ク
ロックで動作し、順次１つずつずれたｙデータを保持し
ている。

ΔＸ発生回路51では、ΔＸレジスタ57が保持する前回
のΔＸの値とＡレジスタ55の保持する値とを加算器56で
加算してΔＸを算出する。このとき加算器56より確認出
力が出力されない場合は、１組のy_N・y_N+1ペア中に２個
のＹが存在する場合（第３図に示すY_M+1とY_M+2との２
個）であるので、排他的論理和回路58によりy_Nレジスタ
47にクロックを入力するクロックバッファ67をディスイ
ネーブルにする。これによりΔｙは同一の値が２補間サ
イクル保持される。

右シフトレジスタ42と左シフトレジスタ52とにより、
Ｙの差分ΔＹは計算される。この場合右シフトレジスタ
42は右シフトすなわち、クロックごとにデータを1/2し
てゆき、左シフトレジスタ52は左シフトで確認出力に各
ビットの値をおし出してゆく。ｎ個めのシフト時の左シ
フトレジスタ52の確認出力が“1"である場合、Y_Mレジス
タ44に入力するクロックバッファ68の出力がイネーブル
になり、右シフトレジスタ42の出力Δy/2^(7-n)とY_Mレジ
スタ44の加算器43による加算結果が、Y_Mレジスタ44に取
り込まれる。

左シフトレジスタ52によってΔＸの全ビット値につい
てΔy/2^(7-n)を加算するか否かが判断されると、新しい
Y_Mデータは作成終了となる。すなわち８回のシフトで１
補間サイクルが終了する。

Y_Mの値の計算としては、例えば、 ΔＸ＝“01000110" Δｙ＝“10110011" である場合はとなる。この式の最右辺の第２項から第８項まではそれ
ぞれビット７ないしビット１を示す。

前記第一実施例では、ΔＸおよびΔｙの各ビット数は
８ビットであるとしたが、このビット数は一例であり、
回路の分解能に応じて、そのビット数はいくつにでも設
定できる。

またＡの値を変更することにより所望の倍率で表示デ
ータの補間を行うことができる。

次に本発明の第二実施例を説明する。第６図は本第二
実施例の全体構成図である。

一般に、二つの補間された値、例えばX_M-1とX_Mとの間
の表示データy_Nが偶然に極大値（または極小値）となっ
た場合には、前記第一実施例では表示データy_N-1および
y_Nに基づき、直線的に補間している。このため、このよ
うな急峻なピークを持つ極大値や極小値を無視して表示
が行われることがある。

第６図に示す本発明の第二実施例はこれに対処するも
のである。

このため、本第二実施例では、特に、第７図に示すよ
うに補間された値Y_Mを表示すべきタイミングX_Mを中心に
それぞれA/2の時間にわたり表示データy_Nに極大値もし
くは極小値の有無を検出する回路と、この回路の検出出
力により極大値もしくは極小値があるときにはタイミン
グX_Mにおいて補間された値Y_Mにかえて極大もしくは極小
のy_Nの値を表示する回路とを備えている。

すなわち、第二実施例では第６図に示すように、その
データ補間回路40′には、前述の第一実施例のデータ補
間回路40に加えて、補間すべき周期に関するＡデータの
1/2の値を記憶する1/2レジスタ71と、表示データy_Nとy
_N+1との間の一定周期Δｘとこの1/2レジスタ71出力との
差分を演算する減算器72とを備える。一方、前記第一実
施例と全く同様のΔＸ発生回路51から、補間された値X_M
の表示すべきタイミングX_Nと表示データy_Nの表示タイミ
ングX_Nとの時間差ΔＸのデータが発生する。

さらに本第二実施例では、ΔＸ発生回路51の出力が1/
2レジスタ71の出力より小さいことを比較して出力する
コンパレータ73と、ΔＸ発生回路51の出力が減算器72の
出力より大きいかもしくは等しいかを比較して出力する
コンパレータ74と、これらコンパレータ73および74の出
力の否定論理割回路75と、これらコンパレータ73および
74ならびに否定論理和回路75のそれぞれの出力でイネー
ブルとなる三個のバッファ76、77、78とを備えたもので
ある。

この三個のバッファ76、77および78のいずれかの出力
が前述の第一実施例のY_Mレジスタ44（第１図参照）の出
力である補間値Y_Mに代えて、本第二実施例では修正され
た補間値Ｙ′_Ｍとして、第一実施例と同様に表示用スケ
ーリング回路20に補間データIDとして送出されるもので
ある。

したがって、第７図に示すようにタイミングX_M-1とX_M
の値に極大値y_Nが存在するときは、コンパレータ73がこ
れを検出し、タイミングX_M-1上で元来は補間値Y_M-1の値
とすべきところをy_Nのバッファ77によりΔｙ発生回路41
で発生されたy_Nの値そのものを修正された補間値Ｙ′
_M-1として表示用スケーリング回路20に送出する。

一方、タイミングX_MとX_M+1の間に極小値y_N+1が存髄す
るときはコンパレータ74がこれを検出して、同様にy_N+1
のバッファ78によりy_N+1の値そのものを修正された補間
値Ｙ′_M+1として送出する。

コンパレータ73および74の出力がいずれもない場合
は、Y_Mレジスタ44で出力された補間値Y_MがY_Mのバッファ
76によりそのまま送出される。

このように、本第二実施例のデータ補間回路40′では
第７図において、例えば極大値y_Nにおいては、第６図の
Y_Mレジスタ44の出力する補間値Y_M-1にかわって、極大値
y_Nに等しい修正がなされた補間値Ｙ′_M-1が送出される
ので、精度が向上する。

〔発明の効果〕

以上説明したように、本発明によれば、表示データの
補間演算を演算の繰り返し回数を最小にでき、かつ簡単
なハードウェア構成で高精度の演算だ出現できる。した
がって、ディジタル信号を処理するプログラムなどのソ
フトウェア構成に関係なく独立に動作可能な安価なデー
タ補間回路を提供できる効果がある。極大値および極小
値を検出する回路を備える場には、前記効果に加え、補
間により極大値または極小値が表示から無視されること
がなくなる効果がある。

【図面の簡単な説明】

第１図は本発明第一実施例の全体構成図。第２図は同実施例の要部ブロック構成図。第３図は補間操作の各値の関係を示す説明図。第４図は時間差ΔＸの二進値の表示図。第５図は同実施例の制御流れ図。第６図は本発明第二実施例の全体構成図。第７図は同実施例の補間操作の各値の関係を示す説明
図。第８図は同実施例の制御流れ図。 10……ディジタル信号処理回路、20……表示用スケーリ
ング回路、30……陰極線管表示部、40、40′……データ
補間回路、41……Δｙ発生回路、42……右シフトレジス
タ、43、49、56……加算器、44……Y_Mレジスタ、45……
マルチプレクサである切換回路、46……y_N+1レジスタ、
47……y_Nレジスタ、48……２の補数回路、51……ΔＸ発
生回路、52……左シフトレジスタ、55……Ａレジスタ、
57……ΔＸレジスタ、58……排他的論理和回路、61……
タイミング生成回路、65……1/8分周器、66……ロード
信号発生器、67、68……クロックバッファ、71……1/2
レジスタ、72……減算器、73、74……コンパレータ、75
……否定論理和回路、76、77、78……バッファ、Ａ……
補間すべき周期の正規化した値、CLK……クロック、ENB
……イネーブル信号、X_M……補間値の発生するタイミン
グ、ΔＸ……表示データの表示タイミングの時間差、ID
……補間データ、RD……演算結果データ、SD……サンプ
ルデータ、VDS……ビデオ信号、x_N……表示データの表
示タイミング、Δｘ……表示データの発生する一定の周
期、Y_M……補間された値すなわち補間値、y_N……表示デ
ータ、Ｙ′_Ｍ……修正された補間値。

Claims

(57)【特許請求の範囲】

【請求項１】時間軸（ｘ軸）上で一定周期（Δｘ）毎に
発生する表示データ（y_N）、および補間すべき周期
（Ａ、前記一定周期（Δｘ）に対する比で示される）を
入力信号として、前記補間すべき周期毎に補間された値
（Y_M）を発生するデータ補間回路において、前記一定周期（Δｘ）毎にある表示データ（y_N）と次の
表示データ（y_N+1）との差分（Δｙ）を２進数として発
生するΔｙ発生回路と、前記補間すべき周期（Ａ）を入力して補間された値
（Y_M）を表示すべきタイミング（X_M）の表示データ
（y_N）の表示タイミング（x_N）からの時間差（ΔＸ、前
記一定周期（Δｘ）に対する比で示される）を２進数と
して発生するΔＸ発生回路と、前記Δｙ発生回路が出力する差分（Δｙ）を入力し、そ
の差分を高速度で順次２で除算する右シフトレジスタ
と、この右シフトレジスタが順次発生する値を前記ΔＸ発生
回路が発生する時間差（ΔＸ）の各桁値と乗算しこの時
間差（ΔＸ）の全桁について累積加算する回路と、この累積加算する回路の出力値を前記ある表示データ
（y_N）に加算する回路とを備えたことを特徴とするデータ補間回路。
【請求項２】請求項１記載のデータ補間回路において、前記補間された値（Y_M）を表示すべきタイミング（X_M）
を中心とする前記補間すべき周期（Ａ）の少なくとも一
部の時間にわたり前記ある表示データ（y_N）に極大値も
しくは極小値の有無を検出する回路と、この回路の検出出力により極大値もしくは極小値が有る
ときには、前記補間された値（Y_M）を表示すべきタイミ
ング（X_M）にこの補間された値（Y_M）に代えて前記ある
いは表示データ（y_N）を表示する回路とを備えたことを特徴とするデータ補間回路。
【請求項３】前記少なくとも一部の時間は前記補間すべ
き時間（Ａ）の1/2である請求項２記載のデータ補間回
路。