SU1714584A1

SU1714584A1 - Устройство дл отображени графической информации

Info

Publication number: SU1714584A1
Application number: SU894770067A
Authority: SU
Inventors: Олег Григорьевич Руденко; Олег Михайлович Сотников; Иван Тихонович Скиданов; Вячеслав Васильевич Роговенко
Original assignee: Харьковский Институт Радиоэлектроники Им.Акад.М.К.Янгеля
Priority date: 1989-11-09
Filing date: 1989-11-09
Publication date: 1992-02-23

Abstract

Изобретение относитс к автома-i тике и вычислительной технике и может' быть использовано дл вывода информации из ЭВМ. Цель изобретени - повышение точности устройства, котора достигаетс введением первого и второго преобразователей кодов и соответствун цих функциональных св зей, а также выполнением преобразовател кодов. Изобретение позвол ет исключить потери информации при выполнении афинного преобразовани графической информации, 1 з,п. ф-лы, 1 ил.

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл вывода информации из ЭВМ,

Цель изобретени - повышение точности устройства.

На чертеже приведена структурна схема устройства

Устройство содержит первый 1 и второй 2 формирователи адреса, 6jfoK 3 синхронизации, блок k пам ти, формирователь 5 видеосигнала,, телевизионный приемник 6, первый 7 и второй 8 преобразователи кодов

Преобразователь кодов содержит Триггер 9, блок 10 сравнени , элемент И 11, сумматор 12, коммутатор 13 первый 14 и второй 15 регистры.

Блок синхронизации содержит делитель 16 частоты, синхрогенератор 17, элемент ИЛИ 18, инвертор 19, элемент ИЛИ 20, инвертор 21, генератор 22 им

пульсов, инвертор 23, элемент И 2, элемент. 25 задержки.

Формирователь адреса содержит регистры 26 - 29, сумматор 30, вычитатель 31, коммутаторы 32 и 33

Устройство работает следующим образом .

Отображаема информаци заноситс в блок k пам ти из ЭВМ (не показана) во врем обратного хода развертки.

При отображении информации она считываетс по адресам, вычисл емым формировател ми 1 и 2 адреса. Считанна информаци поступает в формирователь 5 видеосигнала, на синхровход которого поступает телевизионный синхросигнал из блока 3 синхронизации Полный телевизионный сигнал с выхода формировател 5 поступает на видеовход телевизионного приемника 6.

Приведенный на чертеже формирователь адреса позвол ет осуществл ть

афинные преобразовани изображени ,, хранимого в блоке пам тис В. этом случае адреса считывани , поступаю™ щие На первый и второй адресные входы блока А пам ти, вычисл ютс следующим образом:

x,,j ь; ± a;(j О

(1) у;,. с; ± d;(j - 1),

где i 1, М - номер строки растра, j 1, N - номер элемента в строке;

a,b,c,d - параметры преобразовани ;

X и у - соответственно номера строки и столбца s блоке 4 пам ти дл злемеита (i, j), на экране телевизионного приемника

Дл каждой строки значение параметра Ь(с) загружаетс в регистр 28 а параметра a(d) в регистры 26 и 2/ (в регистр 27 знак параметра)

Афинные преобразовани позвол ют осуществл ть перемещение изображени поворот изображени , изменение масштаба изображени .

При уменьшении масштаба изображени мелкие детали, например узкие горизонтальные и вертикальные прот женные отрезки (линии) могут быть утpaMBHNj что приводит к снижению точности устройства с Например, если в соотношении (1) Ь; 0 а 2, то дл каждой строки будут утрачены эламен ы 1. 3., 5 . . -.

Дл того, чтобы исключить потерю информации, в устройство введены преобразователи 7 и 8 кодов.

В приведенном выше примере преобразователь 7 дл каждой четной строки увеличивает коэффициент Ь; на единицу (единица записываетс в регистр 15)«На входах . коммутатора 13 присутствуют коды bj и b + 1, выбор которых осуществл етс сигналом с выхода элемента И 11. При этом возможны следующие ситуации:

если а-ь2 (двойка записана в регистр ), то дл четных строк на коммутатора присутствует сигнал bj + 1, а дл нечетных

если а; 2, то дл любой строки на выходе коммутатора Ь, ,

В этом случае будут утрачены элементы 1, 3, 5о.с в нечетных строках, а элементы О, 2, k „.о в четных 5 Человеческий глаз аппроксимирует пропущенные элементы и потер информации не произойдет, хот ркость линий будет меньше исходной

Выбира коды в регистрах И и 15 0 соответствующим образом, можно регулировать степень /детализации изображени при изменении масштаба

Таким образом, изобретение позвол ет исключить потери информации 15 при выполнении афинного преобразова ни графической информации

Claims

Формула изобретени

20 « Устройство дл отображени графической информации, содержащее первый и второй формирователи адреса, блок синхронизации, блок пам ти, формирователь видеосигнала, выход кото25 роге подключен к видеовходу телевизионного приемника, информационный вход формировател видеосигнала соединен с выходом блока пам ти, управл щий вход которого соединен с первым выходом блока синхронизации,второй выход которого подключен к синхровходу формировател видеосигнала, информационный вход блока пам ти вл етс информационным бходом устройдд ства, первый и второй адресные входы

блока пам ти соединены с первьми выходами первого и второго формирователей адреса, информационные входы групп которых вл ютс информацион 10 ными входами первой группы устройства , управл ющие входы первых групп первого и второго формирователей адреса вл ютс управл ющими входами первой группы устройства, управл ющие входы вторых групп первого и второго формирователей адреса соединены с выходами группы блока синхронизации , отличающеес тем, что, с целью повышени точности устройства , оно содержит первый и второй преобразователи кодов, выходы которых соединены с информационными входами соответственно первого и второго формирователей адреса, вторые и третьи выходы которых соединены с ,первыми и вторыми информационными входами соответственно первого и второго преобразователей кодов, такХовые входы которых соединены со- . ответственно с третьим и четвертым 1выходами блока синхронизации, информационные входы групп первого и второго преобразователей кодов вл ютс информационными входами второй группы устройства, управл ю1чие входы первого и второго преобразователей кодов - управл к чими входами второй группы устройства 2, Устройство по По 1, отличающеес тем, что каждый пре образователь кодов содержит триггер блок сравнени , элемент И, сумматор коммутатор, первый и второй регистры управл ю1чие входы которых вл ютс управл ющими входами преобразовател информационные входы первого и второго регистров - информационными вхо дами группы преобразовател , выход первого регистра соединен с первым информационным входом блока еравне-. ни , второй информационный вход Kotoрого вл етс первым информационным входом преобразовател , выход второго регистра соединен с первым информационным входом сумматора, второй информационный вход которого, соединённый с первым информационным входом коммутатора, вл етс вторым информационным входом преобразовател , выход сумматора соединен с вторым информационным входом коммутатора , управл ющий вход которого соединен с выходом элемента И, первый вход которого соединен с выходом триггера, счетный вход кйторого вл етс тактовым входом преобразовател , второй вход элемента И соединен с выходом блока сравнени , выход коммутатора вл етс выходом преобразовател