JP4878940B2

JP4878940B2 - データ処理装置およびデータ処理方法

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Publication number: JP4878940B2
Application number: JP2006186563A
Authority: JP
Inventors: 隆中沢; 幸一山本; 克昭西村
Original assignee: Hioki EE Corp
Current assignee: Hioki EE Corp
Priority date: 2006-07-06
Filing date: 2006-07-06
Publication date: 2012-02-15
Anticipated expiration: 2026-07-06
Also published as: JP2008014811A

Description

本発明は、測定データをメモリに書き込むと共にメモリから読み出した測定データを用いて所定の演算処理を実行するデータ処理装置およびデータ処理方法に関するものである。

この種のデータ処理方法に従って測定データをデータ処理するデータ処理装置として、入力信号（入力データ）について所定周期でサンプリングした測定データ（デジタルデータ）の記録、および記録した測定データに基づく信号波形のい表示が可能に構成された２チャンネル波形記録装置（以下、「波形記録装置」ともいう）が特開２００２−２５０７４５号公報に開示されている。この波形記録装置は、入力信号をＡ／Ｄ変換して（サンプリングして）測定データを生成するＡ／Ｄ変換器と、生成された測定データを記憶するメモリと、メモリに対する測定データの書き込みおよびメモリからの測定データの読み出しを管理するメモリコントローラと、測定データに基づく信号波形を表示器に表示させる表示コントローラと、信号波形を表示させるべき測定データをメモリから読み出して表示コントローラに出力するＣＰＵと、測定データの記録や信号波形の表示を開始すべきタイミングを特定するためのトリガを検出するトリガ検出器とを備えている。

この波形記録装置では、測定開始に伴い、まず、Ａ／Ｄ変換器が入力信号をＡ／Ｄ変換して測定データを生成する。また、メモリコントローラは、トリガ検出器の制御に従って生成された測定データをメモリに順次書き込む。一方、トリガ検出器は、メモリに書き込まれる測定データを監視して、所定の基準を満たすイベントが生じたと判定したときに、その測定データのメモリアドレス（データ番号）を特定してＣＰＵに報告する。これに応じて、ＣＰＵは、トリガ検出器によって報告されたメモリアドレスに基づき、イベント発生時に生成された測定データと、その前後において生成された測定データとをメモリから読み出して表示コントローラに出力する。これにより、表示コントローラの制御下でイベント発生時における入力信号の信号波形が表示器に表示される。
特開２００２−２５０７４５号公報（第３頁、第１−３図）

ところが、従来の波形記録装置には、以下の問題点が存在する。すなわち、従来の波形記録装置では、トリガ検出器によって報告されたメモリアドレスに基づいてＣＰＵが測定データをメモリから読み出して表示コントローラに出力する構成が採用されている。したがって、この波形記録装置では、メモリに書き込まれている測定データをＣＰＵが読み出す際に対象の測定データが記録されているメモリアドレスをメモリコントローラに報告するために、メモリコントローラとＣＰＵとの間にアドレス線を配設する必要がある。一方、この種の波形記録装置のなかには、表示器、表示コントローラおよびＣＰＵ等が配設された記録装置本体と、Ａ／Ｄ変換器、メモリおよびメモリコントローラ等からなるデータ記録ユニットとが別体に構成されたタイプの装置が存在する。この場合、記録装置本体とデータ記録ユニットとの間には、相互間の電源電圧の差異を吸収するためのレベル変換回路や絶縁回路等のインターフェース回路が必要となる。したがって、アドレス線を必要とする分だけインターフェース回路が複雑化する結果、従来の波形記録装置には、その製造コストが高騰しているという問題点がある。

この場合、従来の波形記録装置におけるメモリコントローラに代えて、ＦＩＦＯ（First-In First-Out）コントローラ（先入れ先出し法によってメモリに対する測定データの書き込みおよび読み出しを管理するメモリコントローラ）を採用することで、アドレス線が不要となる分だけインターフェース回路を簡素化することが可能となる。一方、この種の波形記録装置では、入力信号についての実効値を取得するために、Ａ／Ｄ変換器によって順次生成される測定データを用いてＣＰＵがＲＭＳ（Root Mean Square）変換処理（測定値を二乗した値の平均値についての平方根を演算する処理）を実行する構成が採用されている。この場合、ＦＩＦＯコントローラの管理下でＣＰＵがメモリから測定データを読み出したときには、読み出された測定データの次にメモリに書き込んだ測定データの位置に対応させてＦＩＦＯコントローラがリードポインタ（メモリから測定データを読み出す読み出し位置を特定するためのポインタ）を移動させる。

このため、ＣＰＵが１つの測定データを読み出した後に、ＲＭＳ変換処理（二乗算）の実行のためにその１つの測定データ（既に読み出した測定データと同一の測定データ）をメモリから再び読み出すことができないため、ＲＭＳ変換処理を実行する波形記録装置において通常のＦＩＦＯコントローラを採用する場合、ＣＰＵがメモリから読み出した測定データを一時的に記憶させておくキャッシュメモリを別途配設して、ＣＰＵのメモリ空間内にメモリから読み出した測定データを展開する処理を実行する必要が生じる。このため、インターフェース回路の構成を簡素化すべくＦＩＦＯコントローラを採用したとしても、キャッシュメモリを必要とする分だけ、その製造コストが高騰すると共に、メモリから読み出した測定データの展開に時間を要するために高速なデータ処理（積和演算処理）が困難になるという問題が発生する。

本発明は、かかる問題点に鑑みてなされたものであり、二乗算を含む演算処理を低コストでしかも高速に実行し得るデータ処理装置およびデータ処理方法を提供することを主目的とする。

上記目的を達成すべく請求項１記載のデータ処理装置は、測定データを記憶するメモリと、当該メモリに対して前記測定データを書き込む書き込み位置を特定する書き込みポインタおよび当該メモリから当該測定データを読み出す読み出し位置を特定する読み出しポインタを備えて当該測定データの書き込みおよび読み出しを先入れ先出し法で管理するメモリコントローラと、前記メモリから読み出した前記測定データを用いて二乗算を含む所定の演算処理を実行する演算部とを備えたデータ処理装置であって、前記メモリコントローラは、前記演算部によって前記メモリから１つの前記測定データが２回読み出されたときに、当該読み出された測定データの次に当該メモリに書き込まれた前記測定データの書き込み位置を特定可能に前記読み出しポインタを移動させる。なお、本発明における「読み出しポインタを移動させる」との処理は、読み出しポインタによって特定される読み出し位置についての値（情報）を変更する処理を意味する。

また、請求項２記載のデータ処理方法は、メモリに対して測定データを書き込む書き込み位置を特定する書き込みポインタおよび当該メモリから当該測定データを読み出す読み出し位置を特定する読み出しポインタを用いて当該測定データの書き込みおよび読み出しを先入れ先出し法で管理すると共に、前記メモリから読み出した前記測定データを用いて二乗算を含む所定の演算処理を実行するデータ処理方法であって、前記メモリから１つの前記測定データを２回読み出したときに、当該読み出した測定データの次に当該メモリに書き込んだ前記測定データの書き込み位置を特定可能に前記読み出しポインタを移動させる。

請求項１記載のデータ処理装置および請求項２記載のデータ処理方法によれば、測定データの書き込みおよび読み出しを先入れ先出し法で管理すると共に、メモリから１つの測定データが２回読み出されたときに、読み出された測定データの次にメモリに書き込まれた測定データの書き込み位置を特定可能に読み出しポインタを移動させることにより、メモリから測定データを読み出すためのアドレス線が不要となる分だけ従来の波形記録装置よりもメモリコントローラと演算部との間に配設すべきインターフェース回路を簡素化することができる。また、二乗算を実行するために測定データを演算部のメモリ空間内に展開する必要ないため、測定データを展開するためのキャッシュメモリが不要となる。したがって、データ処理装置の製造コストを十分に低減することができる。また、メモリから読み出した測定データの展開処理を不要にできるため、その分、高速なデータ処理（ＲＭＳ変換処理等の積和演算処理など）を実現することができる。

以下、本発明に係るデータ処理装置およびデータ処理方法の最良の形態について、添付図面を参照して説明する。

最初に、測定装置１の構成について、図面を参照して説明する。

図１に示す測定装置１は、測定対象の入力信号ＳについてのサンプリングデータＤを記録すると共に記録したサンプリングデータＤに基づく信号波形等を図示しない表示部に表示させる装置（例えば波形記録装置）であって、測定装置本体２および測定ユニット３がインターフェース回路４を介して電気的に接続されて構成されている。測定装置本体２は、ＣＰＵ１１および表示部等を備えている。この場合、ＣＰＵ１１は、本発明における演算部に相当する積和演算器１１ａを備えている。この場合、積和演算器１１ａは、サンプリングデータＤに基づいて入力信号Ｓについての実効値を演算する。

一方、測定ユニット３は、Ａ／Ｄ変換部２１、ＲＡＭ２２およびメモリコントローラ２３を備えて構成されている。Ａ／Ｄ変換部２１は、入力信号Ｓを所定の周期でＡ／Ｄ変換して（サンプリングして）本発明における測定データに相当するサンプリングデータＤを生成する。ＲＡＭ２２は、本発明におけるメモリに相当し、メモリコントローラ２３の管理下でサンプリングデータＤを記憶する。メモリコントローラ２３は、いわゆるＦＩＦＯコントローラであって、Ａ／Ｄ変換部２１によって生成されるサンプリングデータＤのＲＡＭ２２への書き込みと、ＣＰＵ１１によるＲＡＭ２２からのサンプリングデータＤの読み出しとを先入れ先出し法で管理する。具体的には、図２に示すように、メモリコントローラ２３は、ＲＡＭ２２に対してサンプリングデータＤを書き込む書き込み位置を特定する書き込みポインタ（Write Pointer ）ＷＰと、ＲＡＭ２２からサンプリングデータＤを読み出す読み出し位置を特定する読み出しポインタ（Read Pointer）ＲＰとを備えている。

なお、図２および後に参照する図３，４，６，７では、本発明についての理解を容易とするために、書き込みポインタＷＰや読み出しポインタＲＰを用いたデータ管理方法を概念的に図示しているが、実際には、両ポインタＷＰ，ＲＰは、ＲＡＭ２２上の所定のメモリアドレスを特定可能な値（情報）を記憶するレジスタ等によって構成されている。また、図２〜４，６，７では、「区画０１」〜「区画１０」の１０個の区画（１つのサンプリングデータＤを記録する領域）を両ＷＰ，ＲＰで管理する例について図示しているが、この区画の数は例示であって、実際には、入力信号Ｓについてのサンプリング速度を１０ｋＨｚ、ＣＰＵ１１が毎秒２０回処理を行うとした場合、１回について５００のサンプリングデータＤを処理するため、約１０００個程度の区画を対象として先入れ先出し法による管理が実行される。さらに、メモリコントローラ２３は、両ポインタＷＰ，ＲＰの他に、フルフラグ（Full Flag ）やエンプティフラグ（Empty Flag）等を備えているが、これらの機能については公知のＦＩＦＯコントローラと同様のため、その図示および詳細な説明を省略する。

インターフェース回路４は、測定装置本体２および測定ユニット３を相互に絶縁しつつ、ＣＰＵ１１およびメモリコントローラ２３の間における各種の制御信号やサンプリングデータＤの送受信を許容する絶縁回路およびレベル変換回路を備えている。また、インターフェース回路４は、ＣＰＵ１１がメモリコントローラ２３にアクセスするための制御線や、ＲＡＭ２２からサンプリングデータＤを読み出すためのデータ線（共に図示せず）などを備えている。なお、この測定装置１では、ＲＡＭ２２、メモリコントローラ２３、インターフェース回路４およびＣＰＵ１１（積和演算器１１ａ）が相俟って本発明におけるデータ処理装置を構成する。

次に、測定装置１によるサンプリングデータＤの記録およびサンプリングデータＤを用いた演算処理の方法について、図面を参照して説明する。

この測定装置１では、Ａ／Ｄ変換部２１によるサンプリングデータＤの生成処理（入力信号Ｓについてのサンプリング処理）と、生成されたサンプリングデータＤに基づくＲＭＳ変換処理とが並行して実行されて、入力信号Ｓについての実効値に基づく信号波形が図示しない表示部に表示される。具体的には、まず、Ａ／Ｄ変換部２１が入力信号Ｓを所定の周期でＡ／Ｄ変換することでサンプリングデータＤを生成してメモリコントローラ２３に順次出力する。この際に、図２に示すように、メモリコントローラ２３における書き込みポインタＷＰは、先頭の「区画０１」を指し示し、読み出しポインタＲＰは、最後尾の「区画１０」を指し示した状態となっている。

なお、このメモリコントローラ２３では、ＲＡＭ２２に対してサンプリングデータＤを書き込むべき位置（区画）を書き込みポインタＷＰによって指し示し、ＲＡＭ２２からのサンプリングデータＤの読み出しが完了した位置（区画：ＲＡＭ２２からサンプリングデータＤを読み出すべき区画の１つ前の区画）を読み出しポインタＲＰによって指し示す管理方法が採用されている。したがって、メモリコントローラ２３は、書き込みポインタＷＰが指し示す位置（この例では「区画０１」）に対応して、Ａ／Ｄ変換部２１から出力されたサンプリングデータＤ（図３における「Ｄ０１」）をＲＡＭ２２に書き込むと共に、同図に示すように、書き込みポインタＷＰを次の「区画０２」に移動させる。

一方、メモリコントローラ２３によってＲＡＭ２２にサンプリングデータＤが書き込まれることでエンプティフラグが「値＝１」から「値＝０」に書き換えられるのに伴い、ＣＰＵ１１は、サンプリングデータＤについてのＲＭＳ変換処理を開始する。具体的には、ＣＰＵ１１は、予め規定されたＦＩＦＯメモリ番地（ＣＰＵ１１のメモリ空間においてＲＡＭ２２に対するアクセスのために割り当てられたメモリ番地）にアクセスしてサンプリングデータＤを読み出す。この際に、メモリコントローラ２３は、ＣＰＵ１１によるＲＡＭ２２へのアクセス要求（サンプリングデータＤの読み出し要求）に応じて、読み出しポインタＲＰが指し示す位置（区画：この例では「区画１０」）の次の区画（この例では、「区画０１」）に対応するメモリアドレスを特定し、特定したメモリアドレスに対するアクセスを許容する。この結果、ＲＡＭ２２の「区画０１」に対応するメモリアドレスからＣＰＵ１１によって最初のサンプリングデータＤ（同図における「Ｄ０１」）が読み出される。

次いで、ＣＰＵ１１は、上記のＦＩＦＯメモリ番地にアクセスしてＲＡＭ２２から直前に読み出したサンプリングデータＤと同一のサンプリングデータＤを読み出す。この場合、一般的なＦＩＦＯコントローラでは、ＣＰＵ１１によってＲＡＭ２２から所定のサンプリングデータＤが１回読み出された時点において読み出しポインタＲＰが次の区画を指し示す位置に移動させられるのに対して、このメモリコントローラ２３では、ＣＰＵ１１によって所定のサンプリングデータＤ（この例では、「Ｄ０１」）が１回読み出された時点においては、読み出しポインタＲＰが同じ位置に維持される。したがって、メモリコントローラ２３は、読み出しポインタＲＰが指し示す位置（区画：この例では「区画１０」）の次の区画（この例では、「区画０１」）に対応するメモリアドレスを特定し、特定したメモリアドレスに対するアクセスを許容する。これにより、ＣＰＵ１１は、直前に読み出したサンプリングデータＤ（同図における「Ｄ０１」）と同一のサンプリングデータＤ（すなわち、「Ｄ０１」）をＲＡＭ２２から読み出す。また、ＣＰＵ１１では、積和演算器１１ａが、読み出された２つのサンプリングデータＤを用いて測定値についての二乗算を実行する。

また、メモリコントローラ２３は、ＣＰＵ１１によってＲＡＭ２２内における同一の１つのサンプリングデータＤ（この例では、「Ｄ０１」）が２回読み出されたのに伴い、図４に示すように、読み出しを完了したサンプリングデータＤに対応する区画（この例では、「区画０１」）に読み出しポインタＲＰを移動させる。このように、ＣＰＵ１１がＲＡＭ２２から１つのサンプリングデータＤを最初に読み出した際に読み出しポインタＲＰが同じ位置に維持され、その１つのサンプリングデータＤの２回目の読み出しに伴って読み出しポインタＲＰが次の区画に移動させられることにより、図５に示すように、ＣＰＵ１１側では、同一のＦＩＦＯメモリ番地において同一の１つのサンプリングデータＤ（この例では、「Ｄ０１」）が連続して書き込まれているかのように認識される。

一方、Ａ／Ｄ変換部２１によって次のサンプリングデータＤ（この例では、「Ｄ０２」）が出力されたときに、メモリコントローラ２３は、図６に示すように、書き込みポインタＷＰが指し示す位置（この際には、「区画０２」）に対応して、Ａ／Ｄ変換部２１から出力されたサンプリングデータＤ（同図における「Ｄ０２」）をＲＡＭ２２に書き込むと共に、書き込みポインタＷＰを次の「区画０３」に移動させる。また、ＣＰＵ１１は、上記のＦＩＦＯメモリ番地にアクセスしてサンプリングデータＤを読み出す。この際に、メモリコントローラ２３は、読み出しポインタＲＰが指し示す位置（区画：この例では「区画０１」）の次の区画（この例では、「区画０２」）に対応するメモリアドレスを特定し、特定したメモリアドレスに対するアクセスを許容する。この結果、ＲＡＭ２２の「区画０２」に対応するメモリアドレスからＣＰＵ１１によって２つ目のサンプリングデータＤ（同図における「Ｄ０２」）が読み出される。

次いで、ＣＰＵ１１は、上記のＦＩＦＯメモリ番地に再びアクセスしてＲＡＭ２２から直前に読み出したサンプリングデータＤと同一のサンプリングデータＤ（この例では、「Ｄ０２」を読み出す。この場合、前述したように、このメモリコントローラ２３では、ＣＰＵ１１によって所定のサンプリングデータＤ（この例では、「Ｄ０２」）が１回読み出された時点においては、読み出しポインタＲＰが同じ位置に維持される。したがって、メモリコントローラ２３は、読み出しポインタＲＰが指し示す位置（区画：この例では「区画０１」）の次の区画（この例では、「区画０２」）に対応するメモリアドレスを特定し、特定したメモリアドレスに対するアクセスを許容する。これにより、ＣＰＵ１１は、直前に読み出したサンプリングデータＤ（同図における「Ｄ０２」）と同一のサンプリングデータＤ（すなわち、「Ｄ０２」）をＲＡＭ２２から読み出す。また、ＣＰＵ１１では、積和演算器１１ａが読み出された２つのサンプリングデータＤを用いて測定値についての二乗算を実行すると共に、直前に演算した二乗算の解との平均値を演算する。

また、メモリコントローラ２３は、ＣＰＵ１１によってＲＡＭ２２内における同一の１つのサンプリングデータＤ（この例では、「Ｄ０２」）が２回読み出されたのに伴い、図７に示すように、読み出しを完了したサンプリングデータＤに対応する区画（この例では、「区画０２」）に読み出しポインタＲＰを移動させる。この後、Ａ／Ｄ変換部２１によって順次生成されるサンプリングデータＤ（「Ｄ０３」、「Ｄ０４」・・）についても、上記のサンプリングデータＤ（「Ｄ０１」および「Ｄ０２」）と同様にして、メモリコントローラ２３によるＲＡＭ２２への書き込みと、ＣＰＵ１１によるＲＡＭ２２からの読み出しおよび演算処理が実行される。これにより、入力信号Ｓについての実効値が演算されて、演算された実効値に基づく信号波形が表示部に表示される（図示せず）。

このように、この測定装置１および測定装置１によるデータ処理方法によれば、サンプリングデータＤの書き込みおよび読み出しを先入れ先出し法で管理すると共に、ＲＡＭ２２から１つのサンプリングデータＤが２回読み出されたときに、読み出されたサンプリングデータＤの次にＲＡＭ２２に書き込まれたサンプリングデータＤの書き込み位置を特定可能に読出しポインタＲＰを移動させることにより、ＲＡＭ２２からサンプリングデータＤを読み出すためのアドレス線が不要となる分だけ従来の波形記録装置よりもインターフェース回路４を簡素化することができる。また、二乗算を実行するためにサンプリングデータＤをＣＰＵ１１のメモリ空間内に展開する必要ないため、サンプリングデータＤを展開するためのキャッシュメモリが不要となる。したがって、測定装置１の製造コストを十分に低減することができる。また、ＲＡＭ２２から読み出したサンプリングデータＤの展開処理を不要にできるため、その分、高速なデータ処理（ＲＭＳ変換処理：積和演算処理）を実現することができる。

なお、本発明は、上記の構成および方法に限定されない。例えば、上記の測定装置１では、図５に示すように、ＣＰＵ１１のメモリ空間における同一のＦＩＦＯメモリ番地において同一の１つのサンプリングデータＤ（この例では、「Ｄ０１」）が連続して書き込まれているかのように認識される構成を採用しているが、本発明はこれに限定されない。

具体的には、一例として、図８に示すように、ＣＰＵ１１のメモリ空間における２つのＦＩＦＯメモリ番地（この例では、「ＦＩＦＯメモリ番地Ａ，Ｂ」）に同一の１つのサンプリングデータＤ（この例では、「Ｄ０１」）が１つずつ書き込まれているかのように認識される構成を採用することができる。この構成を採用した場合、ＣＰＵ１１によって「ＦＩＦＯメモリ番地Ａ，Ｂ」のいずれに対するメモリアクセスを要求されたときにおいてもＲＡＭ２２上の同一のメモリアドレスに対するアクセスを許容するように構成すると共に、「ＦＩＦＯメモリ番地Ａ」に対応するサンプリングデータＤの読み出しを完了した時点においては読み出しポインタＲＰを移動させることなくその位置を維持すると共に、「ＦＩＦＯメモリ番地Ｂ」に対応するサンプリングデータＤの読み出しを完了した時点において読み出しポインタＲＰを次の区画に移動させるようにメモリコントローラ２３を構成すればよい。この構成においても、上記の測定装置１と同様にして、従来の波形記録装置よりもインターフェース回路４を簡素化することができると共に、サンプリングデータＤを展開するためのキャッシュメモリを不要とすることができる。したがって、測定装置１の製造コストを十分に低減することができる。また、ＲＡＭ２２から読み出したサンプリングデータＤの展開処理を不要にできるため、その分、高速なデータ処理（ＲＭＳ変換処理：積和演算処理）を実現することができる。

測定装置１の構成を示すブロック図である。書き込みポインタＷＰおよび読み出しポインタＲＰを用いたメモリコントローラ２３によるサンプリングデータＤの書き込みおよび読み出しの管理方法について説明するための説明図である。メモリコントローラ２３によって最初のサンプリングデータＤ（「Ｄ０１」）がＲＡＭ２２に書き込まれた際の書込みポインタＷＰの位置について説明するための説明図である。ＣＰＵ１１によって１つのサンプリングデータＤ（「Ｄ０１」）が２回読み出された際の読み出しポインタＲＰの位置について説明するための説明図である。ＣＰＵ１１のメモリ空間について説明するための説明図である。メモリコントローラ２３によって２番目のサンプリングデータＤ（「Ｄ０２」）がＲＡＭ２２に書き込まれた際の書込みポインタＷＰの位置について説明するための説明図である。ＣＰＵ１１によって１つのサンプリングデータＤ（「Ｄ０２」）が２回読み出された際の読み出しポインタＲＰの位置について説明するための説明図である。ＣＰＵ１１のメモリ空間について説明するための他の説明図である。

符号の説明

１測定装置
２測定装置本体
３測定ユニット
４インターフェース回路
１１ＣＰＵ
１１ａ積和演算器
２２ＲＡＭ
２３メモリコントローラ
Ｄサンプリングデータ
ＲＰ読み出しポインタ
Ｓ入力信号
ＷＰ書き込みポインタ

Claims

測定データを記憶するメモリと、当該メモリに対して前記測定データを書き込む書き込み位置を特定する書き込みポインタおよび当該メモリから当該測定データを読み出す読み出し位置を特定する読み出しポインタを備えて当該測定データの書き込みおよび読み出しを先入れ先出し法で管理するメモリコントローラと、前記メモリから読み出した前記測定データを用いて二乗算を含む所定の演算処理を実行する演算部とを備えたデータ処理装置であって、
前記メモリコントローラは、前記演算部によって前記メモリから１つの前記測定データが２回読み出されたときに、当該読み出された測定データの次に当該メモリに書き込まれた前記測定データの書き込み位置を特定可能に前記読み出しポインタを移動させるデータ処理装置。
メモリに対して測定データを書き込む書き込み位置を特定する書き込みポインタおよび当該メモリから当該測定データを読み出す読み出し位置を特定する読み出しポインタを用いて当該測定データの書き込みおよび読み出しを先入れ先出し法で管理すると共に、前記メモリから読み出した前記測定データを用いて二乗算を含む所定の演算処理を実行するデータ処理方法であって、
前記メモリから１つの前記測定データを２回読み出したときに、当該読み出した測定データの次に当該メモリに書き込んだ前記測定データの書き込み位置を特定可能に前記読み出しポインタを移動させるデータ処理方法。