JPS62290934A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３発明の詳細な説明 〔；；と梁上の利用分野〕 未発明は↑Ｉ１１報処理装置に関し、特にメモリアクセ
ス方式に閉−・１−る。

（従来の技術） 従来、情報処理装置のメモリアクセス方式は、処理装置
からのメモリアクセス要求後、一定のクロックサイクル
Ｔ？ｔｔにデータ確定端子をサンプルし、データ確定な
らばデータを処理装置内に取り込み、データ確定信号が
きていなければ続くクロックサイクルでデータ確定信号
がくるまでデータ確定端子をサンプルし、データ確定信
号がきた時点でデータを取り込むようになっていた。こ
の場合、上記Ｔをどのような値に設定するかが問題とな
る。すなわち、Ｔは小さい方かメモリ側として高速から
低速までの対応範囲が広くとれるか、低速デバイスを使
用して低速メモリを設計する場合、データ確定信号を最
初のサンプル時点で非確定としなければならない。デー
タ確定端子は通常確定となっており、高速メモリの場合
、データ確定信号へメモリ側は操作せ１゛データだけを
最初のサンプル時刻に送りＣＰＵはそ、ｔｌをとり込む
。

従って、低速メ千りの場合、上記のように最初のサンプ
ル時刻で非確定としなけわばならないのて低速デバイス
を使う場合のあることを考慮すると、Ｔはあまり小さく
できない。

（発明が解決しようとする問題点〕 旧述した従来の情報処理装置では、Ｔを小さくできず、
従って最小のメモリアクセスタイムが比較的大きいとい
う欠点かあり、したがフて１つのプロセッサに高速メモ
リと低速メモリを混在させ、経済的に処理能力を向上さ
せる場合、最小のメモリアクセスタイムが充分小さくで
きないために充分な処理能力向上をはかれない欠点があ
る。

〔問題点を解決するための手段〕

本発明の情報処理装置は、メモリアクセス時のアドレス
を一定値と比較する比較器と、ＣＰＵのマイクロプログ
ラム命令をデコードするデコーダと、デコーダによって
、前記マイクロプログラム命令がメモリアクセス命令と
デコードされたときイネーブル状態になり、ｌｉｆ記比
較器の比較結果に対応して予め定められたクロックサイ
クルでデータ確定端子を、該データ確定端子にデータ確
定信号がヌカするまでサンプリングするサンプリング回
路とをイｒする。

したがって、低速メモリは最初のデータ確定信号は長い
クロックサイクルでサンプリングす−るので制御回路に
スピードを必要とせず、高速メモリのみ短かい方のクロ
ックサイクルでデータ確定信号を早く退せばよいので、
低速メモリ側は十分なタイミング余裕をもった設計がで
き、また、低速メモリを遠方におくことができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の情報処理装置の一実施例の要部ブロッ
ク図、第２図はそのタイムチャートである。

デコーダｌはＣＰＵのマイクロプログラム命令のメモリ
制御フィールド！００を入力し、このメモリ制御フィー
ルド＋００がメモリアクセス信号の場合、“１”のイス
号を出力する。比較器１２はメモリアクセスアドレス１
０３を一定値と比較し、一定値＋０４より大きければ“
１″、小さければ“０”の信号を出力する。Ｒ３−フリ
ップフロップ２、アンドゲート３．　７．　８．　＋０
．１１、Ｄ型フリップフロップ４．５．６、オアゲート
９はデータ確定（３号１０２をサンプリングするサンプ
リング回路を構成しており、デコーダ１から“１”の信
号が出力されると、Ｒ３−フリップフロップ２がセット
され、比較器１２の出力が１”のとき、アンドゲート８
から゛１パの信号が出力されたタイミングでデータ確定
信号１０２をサンプリングし、比較器１２の出力か°°
０°°のとき、アンドゲート７から°゛１”の信号か出
力されたタイミングでデータ確定信号＋０２をサンプリ
ングする。なお、＋０１はクロックであり、データ確定
信号１０２は“１”でデータ確定を示す。

次に、本実施例の動作を第２図のタイムチャートにより
説明１−る。

ＣＰＵのマイクロプログラムがメモリリクエストを出す
と、時幻目、にデコーダ１に入力され、デコードされ、
時Ａｌｔ２にＲ５−フリップフロップ２をセット−・ｊ
−る。ＤＱｌｊ、フリップフロップ４，５．６の出力は
この時点て“０”であるため、アンドゲート７．８の各
出力は“０”であり、このためアントゲート３の出力は
°“１”となり、フリップフロップ４．５．６の出力は
時刻１３．１４．１５に順次“１”となる。一方、メモ
リリクエスト時のアドレスが比較器１２に入力されてお
り、端子＋０４より入力されているアドレス定数と比較
器１２により比較される。この場合、メモリアクセスア
ドレス１０３がアドレス定数１０４よりも大きいとする
と、比較器１２の出力は１”であり、アンドゲート８か
動作し、時＆’Ｈ４のタイミングでデータ確定信号＋０
２がサンプリングされる。そして、データ確定信−号１
０２によりアンドゲート１０の出力に１′）られたパル
スの後縁でデータが図に示されていないレジスタにラッ
チされ、メモリのリードが完了する。

このとき、アントゲート３の出力は“０”となり、Ｄｊ
−ラフリップフロップ４，５．６は時刻ｔ、。

ｔ６．ｈ、、に順次リセットされる。一方、Ｐ、　Ｓ−
フリップフロップ２はＤｇフリ・ンプフロツブ４かリセ
ットされた時点でアドレス１１の出力（＝“１”）によ
りリセットされ、以後データ確定信号１０２のサンプリ
ングは行なわれない。なお、比較ＡＹ　］　２の出力か
“０”であればアンドゲート７が動作し、時刻Ｌ５のタ
イミングでデータ確定信号＋０２がサンプリングされる
。このようにして比較器１２の出力によりサンプリング
のタイミングがかわる。つまりメモリリクエスト時のア
ドレスによってサンプリングのタイミングがかわる。

実際には、データ確定信号１０２は常に“１”となって
おり、高速メモリに対しては時刻し、のタイミングで、
低速メモリに対しては時刻ｔ５のタイミングで読み込ま
れる。ただし、リフレッシュ動作などでメモリがビジー
の場合は、データ確定信号１０２を時刻Ｌ４または１．
で“０”としてビジーが解除され、アクセスできたらデ
ータ確定信号＋０２を“１”として種々のスピードに対
してアクセス可能である。

一般に、低速メモリはＣＰＵより遠方にあるためデータ
確定信号＋０２を“０”にするのに−窓以上の時間が必
要であり、固定のサンプルタイミングは一般にある程度
大きな値としておく必要がある。

〔発明の効果〕

以上説明したように本発明は、メモリアクセス時のアド
レスを一定値と比較し、その結果に応じてデータ確定端
子のサンプリングのクロックサイクルを可変することに
より、低速メモリは最初のデータ確定信号は長いクロッ
クサイクルでサンプリングするので■制御回路にスピー
ドを必要とせず、高速メモリのみ短かい方のクロックサ
イクルでデータ確定信号を〒く返せばよいので、低速メ
モリ側は十分なタイミング余裕を−もった設３１ができ
、また、低速メモリを遠方におくことができる効果があ
る。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例の要部ブロッ
ク図、第２図はそのタイムチャートである。 １・・・デコーダ、 ２・・・Ｒ３−フリップフロップ、 ３、　７．８．１０．　ＩＩ・・・アンドゲート、４．
５．６・・・Ｄ型フリップフロップ、９・・・オアケー
ト、 １２・・・比較器、 １００・・・マイクロプログラム命令のメモリ制御フィ
ールド、 ＋０１・・・クロック、 １０２・・・データ確定信号、 ＋０３・・・メモリアクセスアドレス、１０４・・・定
数。

Claims (1)

1. 【特許請求の範囲】 情報処理装置において、 メモリアクセス時のアドレスを一定値と比較する比較器
   と、 ＣＰＵのマイクロプログラム命令をデコードするデコー
   ダと、 デコーダによって、前記マイクロプログラム命令がメモ
   リアクセス命令とデコードされたときイネーブル状態に
   なり、前記比較器の比較結果に対応して予め定められた
   クロックサイクルでデータ確定端子を、該データ確定端
   子にデータ確定信号が入力するまでサンプリングするサ
   ンプリング回路とを有することを特徴とする情報処理装
   置。