JPH01202789A

JPH01202789A - 画像メモリ表示制御装置

Info

Publication number: JPH01202789A
Application number: JP63027966A
Authority: JP
Inventors: Nobuko Masuda; 増田　伸子; Hiroyuki Ikeda; 浩幸池田; Atsushi Ogino; 荻野　敦志
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-02-09
Filing date: 1988-02-09
Publication date: 1989-08-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、パソコン、ワープロ等に使用される画像メモ
リ表示制御装置に関するものである。

近年、パソコン、ワープロ等では、表示器上の画面の乱
れを発生させずに高速に画像メモリの内容をリードまた
はライトする画像メモリ表示制御装置が利用されるよう
になってきた。

従来の技術第４図は従来の画像メモリ表示制御装置のパソコン、ワ
ープロ等のシステムにおける位置付けをしめしたもので
ある。第４図において、１は画像メモリ表示制御装置、
２は画像メモリ、３はシステム全体を制御するＣＰＵ　
（中央制御装置）、４は前記画像メモリの内容を表示す
る表示器である。第５図は画像メモリ表示制御装置のブ
ロック図を示し、１１はクロック供給部でクロック信号
ＣＬＫＡ（１１１）を出力し、１２はサンプリング部で
、第４図のＣＰＵ３からの画像メモリアクセス信号ＮＣ
ＰＵＡ　（０００）とシステムリセット信号ＮＲ８（０
０１）と前記のＣＬＫＡ（１１１）を受は付け、ＲＤＹ
（１２１）とＥＮＣＰＵ（１２２）を出力し、１３はメ
モリアドレスカウンタ部で前記のＣＬＫＡ（１１１）と
ＮＲ３（００１）を受け、表示用のアドレスＤＩＳＡＤ
（１３１）を出力し、１４はセレクタ部で前記のＣＰＵ
３からのアドレスＣＰＵＡＤ　（００２）とＤＩＳＡＤ
（１３１）をＥＮＣＰＵ　（１２２）で切り換え画像メ
モリアドレスＡＤＲ（００４）を出力し、１５はスリー
スティトバッファーで前記のＲＤＹ（１２１）を受け、
前記のＮＣＰＵＡ（０００）によって制御され前記のＣ
ＰＵ３にＲＥＡＤＹ　（００３）を出力する。第６図は
１２のタイミングコントロール部の内部回路をしめす。

５１はセット付きブリップフロップ、５２はその出力、
５３はセット、リセット付きフリップフロップ、５４は
その出力である。また、第７図（ａ）　、　（ｂ）にセ
ット付きフリップフロップ５１およびセット・リセット
付きフリップフロップ５３の各真理値図を示す。

以上のように構成された画像メモリ表示制御装置につい
て、まずシステムにおける画像メモリ表示制御装置の概
略動作を説明し、次に画像メモリ表示制御装置部のブロ
ック動作を説明し、最後に画像メモリ表示制御装置内部
のサンプリング部の内部動作を説明する。

まず、システムにおける画像メモリ表示制御装置の概略
動作について第４図に基づいて説明する。表示器４に画
像メモリ２のデータを表示するために、画像メモリ表示
制御装置１は常時表示用アドレスを画像メモリ２に出力
し、その内容を連続して読出して表示器４に出力する。

そしてＣＰＵ３が画像メモリ２をアクセス（読出しまた
は書込み〉する場合、すなわち画像メモリアクセス命令
を出力した場合は上記の表示のためのリードサイクルの
空き時間（表示メモリアドレス出力の前半）を利用して
ＣＰＵ３からのアドレスを画像メモリ２に出力する。以
上のことにより、表示画面に乱れを生じずに画像メモリ
２の制御を行う。

次に、画像メモリ表示制御装置部のブロック動作につい
て第５図のブロック図と第８図の波形図に従って説明す
る。ＣＰＵ３が画像メモリアクセス信号を発生しない期
間（ＮＣＰＵＡ　（０００）がハイレベル）は、ＥＮＣ
ＰＵ　（１２２）がハイレベルとなりセレクタ１４で表
示アドレスＤＩＳＡＤ（１３１）を選択し、それを画像
メモリアドレスＡＤＨ（００４）として出力する。この
ときＲＥＡＤＹ　（００３）はフローティング状態であ
る。一方、ＣＰＵ３が画像メモリアクセス信号を発生す
るとサンプリング部は、ＣＬＫＡ（１１１）の立ち上が
りでＮＣＰＵＡ　（０００）（ロウレベル）をラッチし
、ＥＮＣＰＵ　（１２２）をロウレベルにする。従って
、セレクタ１４はＣＰＵ３からのアドレスＣＰＵＡＤ　
（００２）を選択し、それを画像メモリ２のアドレスＡ
ＤＲ（００４）　おして出力する。このとき、ＮＣＰＵ
Ａ　（０００）がロウレベルになっているのでスリース
ティトバッファー（１５）が開き、ＲＥＡＤＹ　（００
３）は、ロウレベルとなる。次に前記ＣＬＫＡ（１１１
）の立ち下がりでＥＮＣＰＵ　（１２２）はハイレベル
に戻り、再びセレクタ１４はＤ　Ｉ　５ＡＤ（１３１）
を選択する。またＲＥＡＤＹ　（００３）もハイレベル
になる。ＣＰＵ　（３）はＲＥＡＤＹ（００３）がハイ
レベルになったのを受け、ＮＣＰＵＡ　（０００）をハ
イレベルに戻し、ＲＥＡＤＹ　（００３）はフローティ
ングとなる。

最後に画像メモリ表示制御装置内部のサンプリング部（
１２）の内部動作を第６図に示した回路図と第９図に示
した第６図の動作の状態遷移図と第１０図に示した第９
図の状態遷移図に基づいた波形図に従って説明する。リ
セット時（ＮＲＥＳ（００１）がロウレベルでＮＣＰＵ
Ａ　（０００）がハイレベル時）はＴ１の遷移を繰り返
し、状態ＳＯを保持し、次にリセットが解除され、ＮＣ
ＰＵＡ（０００）がハイレベルであればＣＬＫ（００５
）の立ち上がりでＴ２に遷移し、状態ＳＯを保持し、Ｎ
ＣＰＵＡ　（０００）がロウレベルであればＣＬＫ　（
００５）の立ち上がりでＴ３の遷移をおこない状態Ｓ１
となる。状ＢＳ１ではＥＮＣＰＵ（１２１）をロウレベ
ルで出力する。この状態Ｓ１でＣＰＵ３が画像メモリを
アクセスする。次にＮＣＰＵＡ　（０００）がロウレベ
ルに保持されていれば（この状態でＮＣＰＵＡ　（００
０）はハイレベルにならない事が保障されている）ＣＬ
Ｋ（００５）の立ち下がりでＴ４の遷移をおこない状態
Ｓ２となる。状態Ｓ２ではＮＣＰＵＡ　（０００）がロ
ウレベルで保持されればＴ５の遷移によって状態Ｓ２を
保持し、ＮＣＰＵＡ　（０００）がハイレベルになれば
直ちにＴ６の遷移をおこない状態ＳＯに移行する。

発明が解決しようとする課題しかしながら上記の従来の構成では、表示アドレスが画
像メモリをアクセスする時間の半分をＣＰＵが画像メモ
リをアクセスするために使用するため、各々のメモリア
ドレス保持時間が表示アドレスのみのアクセスの場合の
１／２となり低速なメモリのアクセスタイムに間に合わ
ない場合が発生する。また、上記の問題を避けるための
方法としてサンプリング周期を長（してＣＰＵが画像メ
モリをアクセスする回数を減らす方法がある。しかし、
単にこの方法ではＣＰＵのウェイトサイクルが増大し、
高速のＣＰＵを使用してもその効果は期待できずシステ
ムのスループットは向上しない。

本発明は上記従来の問題点を解決するもので、低速なメ
モリを使用しても高速にＣＰＵ等の外部装置が画像メモ
リをアクセスすることを可能とした画像メモリ表示制御
装置を提供することを目的とする。

課題を解決するための手段この目的を達成するために、本発明の画像メモリ表示制
御装置は、表示メモリアドレスカウンタのクロック（Ａ
）と同じ周期で３／４位相を遅らせたクロック（Ｂ）の
立ち上がりでＣＰＵの画像メモリアクセス信号をサンプ
リングし、表示メモリアドレス保持時間のクロック（Ａ
）と同じ周期で７／８位相を遅らせたクロック（Ｃ）の
立ち下がりでＣＰＵの画像メモリアクセスを解除する構
成を有している。

作用この構成によって、表示メモリアドレスサイクルの２回
に１回ＣＰＵ等の外部装置が画像メモリをアクセスする
ことにより低速メモリの使用が可能となり、かつＣＰＵ
等の外部装置のウェイト時間は従来とほとんど変わらず
、表示画面に乱れを起こさない高速画像メモリ表示制御
装置を実現することができる。

実施例以下本発明の一実施例について、図面を参照にしながら
説明する。

第１図は本発明の画像メモリ表示制御装置を示すもので
ある。第１図は、従来例の第４図のクロック供給部１１
が従来のＣＬＫＡ（１１１）の代わりにＣＬＫＡ（１１
１）の３／４位相が遅れたＣＬＫＢ　（１１２）とＣＬ
ＫＡ　（１１３）の７／８位相が遅れたＣＬＫＢ　（１
１２）をサンプリング部１２に出力するということを除
いて従来例と同様である。またサンプリング部１２の内
部回路図は第２図に示すように、第７図の従来例では２
つのフリップフロップ５１．５３の大力クロックが共通
であったものがフリップフロップ５１の入力クロックと
してＣＬＫＢ　（１１２）、フリップフロップ５３の入
力クロックとしてＣＬＫＣ（１１２）となる。第３１は
動作のタイミングを示す。また、システム構成は従来例
の第４図と全（同様である。以上のように構成された画
像メモリ表示制御装置について、以下にその動作を説明
する。

動作は、ＣＰＵ３の画像メモリアクセス命令ＮＣＰＵＡ
命令（０００）ロウレベルをＣＬＫＢ（１１２）の立ち
上がりでサンプリングしＣＬＫＣ（１１３）の立ち下が
りでＣＰＵ３アクセスを解除するということを除いて従
来例と同様である。

すなわち、第２図のＣＬＫＢ　（１１２）の立ち上がり
のいずれのタイミングでもＮＣＰＵＡ　（０００）を受
は付けることが可能である。ただし、連続してＮＣＰＵ
Ａ　（０００）、（ロウレベル）を受は付けることはで
きない。以上のように本発明によれば、表示メモリアド
レスカウンタ１３のクロックＣＬＫＡ（１１１）の２周
期に１回ＣＰＵ３の画像メモリアクセス信号ＮＣＰＵＡ
　（０００）をサンプリングすることにより、ＣＰＵ３
が画像メモリをアクセスした場合のアドレスの保持時間
は従来の５／４倍となり、またＣＰＵ３のウェイト時間
が最大になる場合、つまり、第２−　（ｂ）図のＸｌで
ＮＣＰＵＡ　（０００）がロウレベルになってもＣＰＵ
３が画像メモリ２をアクセスを終了するまでの時間は最
大でも表示メモリアドレス１３／８周期（ＣＬＫＡ　（
１１１）１３／８周期）で良く、従来より１／８周期分
長（なるだけである。

なお、第２図の２つのフリップフロップ５１゜５３に人
力されるクロック、ＣＬＫＢ　（１１２）とＣＬＫＣ（
１１３）を変えることによりＣＰＵ３の画像アクセス命
令をサンプリングタイミングとＣＰＵ３の画像メモリア
クセス解除タイミングを調整することができるため、Ｃ
ＬＫＢ（１１２＞とＣＬＫＣ（１１３）は上記の例に限
定されるわけではない。

発明の効果以上に述べてきたように、本発明によれば、従来の画像
メモリ表示制御装置大きく変更することなく、表示画面
に乱れを起こさない高速画像メモリ表示制御装置を実現
することができ、実用的にきわめて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例における画像メモリ表示制御
装置を示すブロック図、第２図は、サンプリング部の内
部回路図、第３図は第１図で示した画像メモリ表示制御
装置の動作をしめす波形図、第４図はシステム上での従
来例の画像メモリ表示制御装置の位置づけを示すブロッ
ク図、第５図は従来の一実施例における画像メモリ表示
制御装置を示すブロック図、第６図は第５図で示した従
来の画像メモリ表示制御装置のサンプリング部の回路図
、第７図は第６図で使用されている各フリップフロップ
の真理値図、第８図は第５図の画像メモリ表示制御装面
の動作をしめす波形図、第９図は第５図の従来例の画像
メモリ表示制御装置の状態遷移図、第１０図は第９図示
装置の波形図である。　１・・・・・・画像メモリ表示
制御装置、２・・・・・・画像メモリ、３・・・・・・
ＣＰＵ（中央制御装置）、４・・・・・・表示器、１１
・・・、・・・クロック供給部、１２・・・・・・サン
プリング部、１３・・・・・・表示メモリアドレスカウ
ンタ部、１４・・・・・・セレクタ部、１５・・・・・
・スリースティトバッファ一部、５１・・・・・・セッ
ト付ブリップフロップ、５３・・・・・・セット、リセ
ット付プリップフロップ。代理人の氏名　弁理士　中尾敏男　ほか１名第４図第７図（α）（ｂ）

Claims

【特許請求の範囲】

位相の異なる３種類のクロック（Ａ）、クロック（Ｂ）
、クロック（Ｃ）を供給するクロック供給部と、表示メ
モリアドレスを前記クロック（Ａ）によって計数する表
示メモリアドレスカウンタと、外部からの画像メモリア
クセス信号を前記クロック（Ｂ）でサンプリングし、外
部にその結果を出力し、前記クロック（Ｃ）で外部から
の画像メモリアクセスを終了するサンプリング部と、外
部からの画像メモリアドレスまたは前記表示メモリアド
レスカウンタから出力される表示メモリアドレスのいず
れかをサンプリング部からの信号によって選択するセレ
クタとで構成されたことを特徴とする画像メモリ表示制
御装置。