JPH05324141A - コンピュータシステム用電力制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵのアイドリングに於ける消費電力を削
減できるコンピュ−タシステム用電力制御装置を提供す
る。 【構成】 マイクロプロセッサ211 と、マイクロプロセ
ッサ211 に接続されたキャッシュメモリ212 と、マイク
ロプロセッサ211 及びキャッシュメモリ212を制御する
バスインタ−フェイス213 と、バスインタ−フェイス21
3 に接続されＩ／Ｏ装置からの処理終了割り込むを待つ
アイドル状態で非キャッシュメモリアクセスサイクルの
時間割合を調整すると共にマイクロプロセッサ211 の動
作が停止している時間的割合及びキャッシュメモリ212
に対するアクセスを調整する割り込み制御装置25、仮想
入出力（Ｉ／Ｏ）アドレスコ−ダ26、仮想入出力（Ｉ／
Ｏ）制御装置27を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オフィス・オ−トメ−
ション機器に利用するコンピュータシステムの電力制御
装置に関する。

【０００２】

【従来の技術】一般に利用されているコンピュータ・シ
ステムの一構成例を図１９に示す。

【０００３】図１９のコンピュータ・システムは、マイ
クロプロセッサ（ＣＰＵ）、デ−タ・キャッシュ・メモ
リ、命令キャッシュ・メモリ、バスインターフェイス、
ランダム・アクセス・メモリ（ＲＡＭ）、リ−ド・オン
リ−・メモリ（ＲＯＭ）、各種入出力（Ｉ／Ｏ）によっ
て構成されている。

【０００４】図１９の点線で囲まれた部分は、一つのチ
ップ、または複数のチップに分割されて集積される場合
もある。

【０００５】図１９に示すコンピュータシステムは、実
際に米国、ＭＩＰＳコンピュータシステムズ社のR3000
などのＣＰＵで実現されている（例えば、LSI Logic 社
MipSET Technical Manual, Order No. 63004, Part N
o. MM71-000101-99A の1-2 を参照）。

【０００６】ＭＩＰＳコンピュータシステムズ社の設計
したマイクロプロセッサ（ＣＰＵ）R3000 は縮小命令セ
ット・コンピュ−タ（ＲＩＳＣ(Reduced Instruction S
et Computer)）と分類され、キャッシュメモリに命令／
データがあれば１マシンサイクルでアクセスできるため
にその処理性能が速い。

【０００７】通常、ＣＰＵは、キャッシュバスを使用し
て命令／データがキャッシュに乗っているかどうかを１
マシンサイクル毎にチェックし、キャッシュに命令／デ
ータがあればキャッシュに対するアクセスのみで実行を
続けることができる。

【０００８】図２０は、５段階のパイプラインを有する
マイクロプロセッサR3000 におけるパイプラインの流れ
を示す。

【０００９】マイクロプロセッサR3000 では５段のパイ
プラインにより、キャッシュメモリから命令のフェッチ
（ＩＦ）、レジスタデコード（ＲＤ）、演算（ＡＬ
Ｕ）、メモリアクセス（ＭＥＭ）、レジスタへの書き戻
し（ＷＢ）の５段階が１段階ごとにオーバラップして実
行されるので、実質的に命令、データともにキャッシュ
メモリに存在すれば１クロックサイクル／１命令の処理
が可能である。

【００１０】図２１を参照して命令キャッシュがヒット
しない場合の動作を説明する。

【００１１】マイクロプロセッサ（ＣＰＵ）の実行する
べき命令は、最初、図１９のＲＡＭに置かれている。Ｃ
ＰＵは命令を実行するため図１９のキャッシュメモリか
ら命令を読み出し実行しようとするが、命令がＲＡＭに
置かれているのでキャッシュはミスヒットとなる。

【００１２】そこで、ＣＰＵはバスインターフェイスを
経由してＲＡＭから命令を読み込むためスト−ル（STAL
L ）サイクルに入り、バスインターフェイスを通してＲ
ＡＭをアクセスし、読み出した命令をキャッシュメモリ
に書き込む（図２１のフィックス・アップ（FIX UP）サ
イクル）。ＣＰＵはこれをフェッチすると実行(RUN)を
再開する。

【００１３】マイクロプロセッサ（ＣＰＵ）のプログラ
ムは局所性が強い、即ち一度キャッシュメモリに取り込
まれた命令が再び利用される可能性が強い。命令がキャ
ッシュメモリに存在（“ヒットしている”と称する）し
ていれば、図２０のようにパイプラインがスムーズに流
れ、実効１命令あたりキャッシュメモリのアクセスサイ
クルで命令を取り出して実行を続けることができ、 ＲＡＭのアクセス時間 ＞ キャッシュメモリのアクセ
スサイクル時間 であることを有効に活用できる。

【００１４】これは、データをアクセスするときも上記
と同じ事情が成立している。また、上記説明ではキャッ
シュミスヒット時におけるＲＡＭに対するアクセスを説
明したが、システムバスに接続されるＩ／Ｏ装置やＲＯ
Ｍに対するアクセスはキャッシュメモリを使用しない論
理アドレス空間を使用してアクセスされるので、上記キ
ャッシュミスヒットと同様なスト−ル（STALL ）サイク
ルが発生する。

【００１５】図２２は、ＭＥＭステージでデータキャッ
シュがヒットしなかった場合を示す。ＲＡＭに対するア
クセス(STALL) サイクルが発生し、次の命令＃２のＭＥ
Ｍステージは待たされる。

【００１６】定量的には、ＲＡＭのアクセスにＮ−１サ
イクル費やし、キャッシュメモリに書き込みを行ってか
ら実行を再開するとし、キャッシュメモリのヒットする
確率Ａ％とすると、１命令実行に必要な平均のサイクル
数は、 １×Ａ／ 100＋Ｎ×（１−Ａ／100 ） が必要なサイクル数となる。

【００１７】例えば、Ａ＝98％ Ｎ＝４サイクルならば １×98／ 100＋４×（１−98／100 ）＝1.06 となり、命令実行に要する平均のサイクル数が１に近い
値なので、ＣＰＵの実効処理速度はＣＰＵクロックサイ
クルに近く、処理速度がほとんど低下しない。

【００１８】これがキャッシュメモリ採用のコンピュー
タシステムの動作原理である。

【００１９】命令の読み出しでなく、データアクセスの
場合も同様の原理が働く。即ち、コンピュータシステム
ではキャッシュメモリからの命令の読み出し／データの
リード（ＲＥＡＤ）、ライト（ＷＲＩＴＥ）がマイクロ
プロセッサのマシンサイクルに等しい頻度で行われてい
る。

【００２０】コンピュータシステムでは、実行すべきプ
ロセスがＩ／Ｏ待ちになり、ほかに実行すべきプロセス
が無い場合はアイドル状態と呼ばれ、アイドルループを
実行するか、または停止（STOP）命令などを実行してＩ
／Ｏからの割り込みによってアイドル状態を抜け出すよ
うな制御が行われている。

【００２１】アイドル状態の作り方には以下のような方
法が知られている。

【００２２】もっとも単純なアイドル状態は、（１）Ｉ
／Ｏからの割り込みが発生するまでアイドルループを実
行する方法である。

【００２３】アイドル状態において何ら有意義なプロセ
スは処理されていないが、このような状態は、Ｉ／Ｏ待
ちにおいてしばしば出現するのでこのときの消費電力を
削減するのにいろいろな方法が考えられている。

【００２４】モトローラ社(Motorola Inc.) のMC68000
系等のＣＰＵでは、STOP命令というＣＰＵの動作を止め
る命令がインストラクションセットに用意されているの
でこれを利用する。即ち、（２）アイドル状態にてＣＰ
Ｕ停止命令を実行し、ＣＰＵを停止状態にしてＩ／Ｏか
らの割り込みを待つ状態に入る方法である。

【００２５】ＣＰＵ停止命令からの復帰はＩ／Ｏからの
割り込みである。

【００２６】ＣＭＯＳで製造されたマイクロプロセッサ
は、消費電力とクロック周波数が比例関係にあることを
利用してクロック周波数を下げる方法もある。

【００２７】CYPRESS 社のSPARC CPU CY7C601 のような
ＲＩＳＣ ＣＰＵではＣＰＵクロックを停止させても問
題ないことを利用し、（３）アイドル状態にするにはＣ
ＰＵクロックを停止するＩ／Ｏをアクセスしてクロック
を停止状態にして、Ｉ／Ｏからの割り込みがあればＣＰ
Ｕクロックの再開を行い、割り込み処理を行う方法であ
る。

【００２８】このような機能は、ＣＰＵ以外にクロック
制御のための外付けの回路が必要となる。また、上記方
法（３）の変種としてＣＰＵクロックを０にするのでは
なく、クロック周波数を下げるという方法もあるが、方
法（３）に含めて議論すると、一般に最近のＣＭＯＳプ
ロセスで製造されるＣＰＵ／キャッシュメモリなどは動
作周波数に比例して消費電力が増加することから方法
（３）で消費電力を下げることは可能である。

【００２９】また、以上の組み合わせとして特開平3-14
111 号公報に示されている“マイクロプロセッサのパワ
ーセーブ制御装置”によればＣＰＵ停止命令の発行とＣ
ＰＵクロックの停止を同時に行う方法などが提案されて
いる。

【００３０】

【発明が解決しようとする課題】上述した従来の方法
（１）では、アイドリング・ループの命令数が少ないた
め、ほとんどのシステムではキャッシュメモリに全てア
イドリング・ループが搭載されてしまう。この結果、１
命令／１クロックの速度でアイドリング・ループが実行
されてしまい、ＣＰＵ／キャッシュメモリはＣＰＵクロ
ックの動作速度で 100％動作している。従って、コンピ
ュータシステム消費電力のうち大多数がＣＰＵとキャッ
シュメモリで消費されており、アイドリングに於ける消
費電力を削減することができないという問題点があっ
た。

【００３１】また、従来の方法（２）では、ＣＰＵ停止
命令をもたないＣＰＵには適用できないという問題点が
あった。このようなＣＰＵが大半であることから実現性
に問題がある。例えばＭＩＰＳ社のR3000 である。

【００３２】更に、上述した方法（３）では、ＣＰＵが
スタティックデザインで設計されていない場合には、Ｃ
ＰＵクロックを０にすることまたはＣＰＵクロックを低
速化することができないという問題点があった。このよ
うなＣＰＵが大半であることから実現性に問題がある。
また、ＣＰＵクロックとシステムバスクロックが同一、
ないし整数倍の関係である場合が多いが、そのようなシ
ステムではＣＰＵクロックを変えることができないとい
う問題点があった。

【００３３】本発明は、上述した従来の方法における問
題点に鑑み、ＣＰＵクロックとは無関係にアイドリング
に於ける消費電力を削減できるコンピュータシステム用
電力制御装置を提供する。

【００３４】

【課題を解決するための手段】本発明は、マイクロプロ
セッサと、マイクロプロセッサに接続されたキャッシュ
メモリと、マイクロプロセッサ及びキャッシュメモリを
制御するバスインターフェイスと、バスインターフェイ
スに接続されたＩ／Ｏ装置からの処理終了割り込みを待
つアイドル状態で非キャッシュメモリアクセスサイクル
の時間的割合を調整すると共にマイクロプロセッサの動
作が停止している時間的割合及びキャッシュメモリに対
するアクセスを調整する調整手段とを備えているコンピ
ュータシステム用電力制御装置によって達成される。

【００３５】

【作用】本発明のコンピュータシステム用電力制御装置
では、バスインターフェイスはマイクロプロセッサ及び
キャッシュメモリを制御し、調整手段はＩ／Ｏ装置から
の処理終了割り込みを待つアイドル状態で非キャッシュ
メモリアクセスサイクルの時間的割合を調整すると共に
マイクロプロセッサの動作が停止している時間的割合及
びキャッシュメモリに対するアクセスを調整する。

【００３６】

【実施例】以下、図面を参照して、本発明のコンピュー
タシステム用電力制御装置の実施例を説明する。

【００３７】図１は、本発明のコンピュータシステム用
電力制御装置の第１実施例の構成を示す。

【００３８】図１のコンピュータシステム用電力制御装
置は、マイクロプロセッサ部11、アドレスデコーダ12、
第１周辺装置13、アクノリッジ信号を出す第２周辺装置
14、メインメモリ15、リ−ド・オンリ−・メモリ（ＲＯ
Ｍ）16、及びアクノリッジ信号生成回路17によって構成
されている。

【００３９】上記マイクロプロセッサ部11は、マイクロ
プロセッサ（ＣＰＵ）111 、キャッシュメモリ112 、及
びバスインターフェイス113 によって構成されている。

【００４０】次に、上記各構成部分の動作を説明する。

【００４１】マイクロプロセッサ部11は、図２及び図３
のタイミングチャートに示すように、ＣＰＵ111 のシス
テムクロックSYSCLKに同期して動作するように構成され
ており、また、ＣＰＵ111 は命令を読み込むため、キャ
ッシュメモリ112 に対するアクセスを行う。

【００４２】プロセス実行において 100％キャッシュが
ヒットしている場合が図２のようになる。即ち、命令キ
ャッシュからのキャッシュリードストローブ／IRD がサ
イクルの前半でアサートされて命令のアクセスが行われ
る。また、サイクルの後半ではデータキャッシュの読み
出しのためキャッシュリードストローブ／DRD がアサー
トされている。上述のように構成されているので、図１
のキャッシュデータバスには半サイクルごとに命令とデ
ータがアクセス可能になっている。

【００４３】また、マイクロプロセッサ（ＣＰＵ）111
は、システムクロックSYSCLKと同一のサイクルで処理を
実行するので、このときの消費電力は最大となる。

【００４４】周辺装置13やＲＯＭ16のような固定時間の
アクセスサイクルの周辺装置に対するアクセスにおいて
は、一定時間で必ずアクノリッジ信号生成回路17でアク
ノリッジ信号を作成し、サイクルを終了させる。また、
アクノリッジ信号を自ら生成する周辺装置14のアクノリ
ッジ信号は、アクノリッジ信号生成回路17で他のアクノ
リッジ信号と論理和されてバスインターフェイス113 に
アクノリッジとして送り返される。

【００４５】図３は、データキャッシュリードミスヒッ
ト時にシステムバスをアクセスする手順を示す。

【００４６】ＣＰＵ111 が第２サイクル目でデータキャ
ッシュミスヒットした場合、第３サイクル目で／MEMRD
（図１参照）がバスインターフェイスに対してアサート
され、システムバスに対するアクセスを開始する。

【００４７】システムバスからは、一定時間でアクノリ
ッジ信号／LRDYがバスインターフェイス113 に対してア
サートされ、これがＣＰＵ111 に対するア−ルディビジ
ィ−（RdBusy）信号のネゲート（negate）となってシス
テムバスに対するアクセスサイクルを終了させる。

【００４８】フィックス・アップ（FIX UP）サイクルで
は、システムバスから読み出したデータをＣＰＵ111 が
読みだし、次のサイクルで実行状態を再開する。

【００４９】ここで、消費電力に注目すると、ＣＰＵ11
1 が実行状態では最大の消費電力となっているが、スト
−ル（STALL ）サイクルに入るとキャッシュメモリ112
に対するサイクル毎のアクセスが停止するので、キャッ
シュメモリ112 における消費電力は小さくなる。ＣＰＵ
111 もスト−ル（STALL ）サイクルでは命令実行を停止
しているので消費電力は低下する。

【００５０】即ち、大容量のキャッシュメモリ112 をも
ち、システムバスに比べて高速なアクセスサイクルをも
つコンピュータシステムでは消費電力は、 キャッシュヒット時の消費電力(Pmax)＞＞STALL サイクルの消費電力(Pmin) （但し、システムバスアクセス時） ………（１） であることが多い。

【００５１】スト−ル（STALL ）サイクルにおける消費
電力は、どのデバイスをアクセスするかにより若干の変
動はあるが、図１のＲＯＭ16などのデバイスを選べばキ
ャッシュヒット時の消費電力に比べて充分小さい。

【００５２】また、最近の技術動向として、図１のマイ
クロプロセッサ部11の動作クロックとシステムバスの動
作クロックが異なるシステムが増えており、マイクロプ
ロセッサ部11の動作クロックを高周波数に設定して高性
能を実現しよう試みており、上記不等式（１）でキャッ
シュヒット時の消費電力Pmaxが大きくなっている。

【００５３】本実施例では、マイクロプロセッサ（ＣＰ
Ｕ）111 が実行すべきプロセスがなく、入出力（Ｉ／
Ｏ）からの割り込みを待つアイドル状態になったら、リ
ードアクセスしても差し支えないＲＯＭ16をアクセス
し、このプロセスをループ状で繰り返すことにより、上
記スト−ル（STALL ）サイクルの実行を頻繁に行わせる
ように構成している。即ち、ＲＯＭ16を省電力Ｉ／Ｏと
して利用する。

【００５４】システムが実行すべきプロセスがなくなっ
た場合（例えばキー入力待ち）をアイドル状態と呼んで
いるが、この状態になったらＲＯＭ16にリードアクセス
させてスト−ル（STALL ）サイクルにする。

【００５５】図１のアドレスデコーダ12は、システムバ
スにメモリマップドＩ／ＯされたＲＯＭ16にセレクト信
号／ROMCS を送る。

【００５６】アクノリッジ生成回路17は、セレクト信号
を受けるとＲＯＭアクセスタイムが経過するとアクノリ
ッジ信号（／LRDY）を生成してＲＯＭアクセスサイクル
を終了する（図４参照）。

【００５７】スト−ル（STALL ）サイクルが終了し、再
びＣＰＵ111 が実行状態(RUN) になると消費電力は最大
となる。フィックス・アップ（FIX UP）サイクルでＣＰ
Ｕ111 に読み込まれるデータはＲＯＭ16のデータであ
る。

【００５８】また、周辺装置14のようにアクノリッジ信
号をもっているものはアクノリッジ信号発生装置17で発
生されるアクノリッジ信号と論理和されてバスインター
フェイス113 に接続される。これにより周辺装置14のよ
うにアクノリッジ信号によりアクセスサイクルの制御を
行なっていた周辺装置のアクセスサイクルには影響がで
ないようにする。

【００５９】図４は、ＲＯＭアクセスサイクルを示すタ
イミングチャ−トである。

【００６０】図５は、アイドル状態でのＲＯＭ16へのア
クセス手順を示すフロ−チャ−トである。

【００６１】次に、図４を参照して図５の各ステップを
説明する。

【００６２】まず、実行すべきプロセスがないかどうか
を判定し（ステップＳ１）、上記ステップＳ１で実行す
べきプロセスがあると判定された場合には、そのプロセ
スを実行して（ステップＳ２）、再びスタ−トに戻る。

【００６３】他方、上記ステップＳ１で実行すべきプロ
セスがないと判定された場合には、図１のメインメモリ
15に確保された変数“アイドルフラグ”を１にセットし
（ステップＳ３）、ＲＯＭ16をリードアクセスする（ス
テップＳ４）。

【００６４】これによりＣＰＵ111 はスト−ル（STALL
）サイクルになりシステムの消費電力が低下する。

【００６５】続いて、ＲＯＭアクセスの後でのアイドル
フラグが１であるか否かを判定し（ステップＳ５）、上
記ステップＳ５でアイドルフラグが１であれば、上記ス
テップＳ４に戻ってＲＯＭアクセスを繰り返す。

【００６６】他方、上記ステップＳ５でアイドルフラグ
が１でない場合には、上記ステップＳ２に戻ってそのプ
ロセスを実行する。

【００６７】上記プロセスの実行中に割り込み処理が行
われる場合には、周辺装置へのＩ／Ｏが終了したかどう
かを確認し（ステップＳ７）、上記ステップＳ７でＩ／
Ｏ終了ならば“アイドルフラグ”を０にクリアし（ステ
ップＳ８）、Ｉ／Ｏ割り込み処理を行い（ステップＳ
９）、割り込み処理を終了し（ステップＳ１０）、割り
込み処理が終了したら上記プロセスに戻る。

【００６８】以上が、アイドル状態においてＲＯＭアク
セスを利用して消費電力を削減するためのアルゴリズム
である。この制御プログラムはサイズが小さいのでキャ
ッシュメモリ112 に乗ってしまう。しかし、ＲＯＭアク
セスループはキャッシュメモリ112 上の命令を実行し、
長いＲＯＭアクセスサイクルを行うという状態を繰り返
し、実質ＲＯＭアクセスによるスト−ル（STALL ）サイ
クルが時間的に大きな割合を占める。

【００６９】本実施例ではＲＯＭアクセスは34サイクル
となっており、アイドルループを構成する命令は僅か数
マシンサイクルである。

【００７０】上述した図５のアルゴリズムのアイドルル
ープの部分をＣ言語のように表現すると、 idleflag ＝ １； /*アイドルフラグ をセット */ while(idleflag) ｛/*アイドルフラグが０でないなら
ループ実行 */temp ＝ *romadr; /* ＲＯＭ読みだし
*/｝ のように、ＲＯＭ16のアドレスをロマド−（romadr）と
いう変数に格納しておき、テンプ（temp）という一時変
数に読み出すループを作ればよい。

【００７１】ＲＯＭ読み出しを連続して記述すれば、ル
ープ制御の命令を実行する時間的割合が減少するので、
スト−ル（STALL ）サイクルの割合を、 idleflag ＝ １； /*アイドルフラグをセット */ while(idleflag) ｛/*アイドルフラグが０でないなら
ループ実行 */temp ＝ *romadr; /* ＲＯＭ読みだし
*/temp ＝ *romadr; /* ＲＯＭ読みだし */temp
＝ *romadr; /* ＲＯＭ読みだし */temp ＝ *romad
r; /* ＲＯＭ読みだし */temp ＝ *romadr; /* ＲＯ
Ｍ読みだし */temp ＝ *romadr; /* ＲＯＭ読みだし
*/temp ＝ *romadr; /* ＲＯＭ読みだし */temp
＝ *romadr; /* ＲＯＭ読みだし */｝ のように増加して効果を上げることができる。

【００７２】図１に示すＲＯＭ16は、キャッシュされて
しまうとシステムバスを経由してＲＯＭアクセスできな
くなるので、物理アドレス空間のうちキャッシュされな
い論理アドレスに割り付けるようにする。

【００７３】本実施例における物理アドレス空間の一構
成例を表１に示す。

【００７４】

【表１】

【００７５】Ｉ／Ｏエリアは、第１領域と第２領域に分
けられている。

【００７６】第１領域のＩ／Ｏエリアは、アクノリッジ
制御によりサイクルタイムを制御する周辺装置14のため
に割り当てる。また、第２領域のＩ／Ｏエリアは、一定
時間でアクセスサイクルを打ち切るようなアクセスタイ
ムが固定のＩ／Ｏのために割り当てられている。即ち、
それぞれのアドレス空間でシステムバスの制御方式を分
けて設定している。

【００７７】本実施例ではＣＰＵ111 としてＭＩＰＳ社
のR3000 を用いたので、物理アドレス0x1FC00000に割り
当てられたＲＯＭ16は、論理アドレスOxBFC00000からア
クセスするとキャッシュされずにシステムバスに対する
アクセスが発生する。これはR3000 の仕様に基づくもの
であるが、どのようなＣＰＵであってもＩ／Ｏのために
キャッシュされない論理アドレス空間を割り当てること
ができるので、その領域にＲＯＭを割り当てることがで
きる。

【００７８】表２は、本実施例を適用したときの消費電
力の削減結果を示す。

【００７９】

【表２】

【００８０】本実施例では、ＣＰＵ111 としてR3000A,
ＣＰＵ111 のコプロセッサとしてＦＰＵ R3010A（浮動
小数点演算チップ（chip））、キャッシュメモリ112 と
してＩＤＴ社IDT7MB6049(64KB 命令キャッシュ＋64KB命
令キャッシュ）、バスインターフェイス113 としてLSI
Logic 社のLR3202を使用し、メインメモリ16MBの構成
で、DISK Ｉ／Ｏ装置、イーサネットインターフェイス
などを備えている。

【００８１】ＣＰＵ111 のシステムクロックは25MHz で
あり、オペレ−ティング・システム（ＯＳ）はUNIX(AT&
T)をもとに作られたＭＩＰＳコンピュータシステムズ社
のRISCos V4.51であり、Ｉ／Ｏ待ちとなる部分にＲＯＭ
16へのアクセスループを挿入して構成されている。

【００８２】UNIXのような複数のプロセスが走行するタ
イムシェアリング方式のＯＳにおいては、プロセスの実
行を管理するスケージューリングアルゴリズムのなかに
本発実施例の装置を利用することが可能なアイドル状態
が用意されているので、その部分にＲＯＭアクセスグル
ープを挿入した。

【００８３】変更箇所は１カ所に過ぎずオペレーティン
グシステムソフトウエアの変更だけである。

【００８４】本実施例の装置に用いられている方式で
は、表２のように 5.5ｗもの削減効果が得られており、
ＣＰＵ、ＦＰＵ、キャッシュメモリの温度も低下させる
ことができた。

【００８５】なお、上述の実施例では１回のアイドルル
−プに16回連続してＲＯＭ16の読み出しを行わせてい
る。

【００８６】ＣＰＵ利用率とは、システムの動作中にア
イドル状態でない割合のことであるが、本方式ではアイ
ドル状態で消費電力が削減されることから、原理的に消
費電力削減効果とＣＰＵ利用率は線形の関係にある。

【００８７】即ち、消費電力は、 ＣＰＵ利用率 ０％の時の消費電力 ＝ Ｗmin ＣＰＵ利用率 100％の時の消費電力 ＝ Ｗmax とすると、 消費電力＝Ｗmin ＋（Ｗmax - Ｗmin ）×ＣＰＵ利用率
（％）/100 の関係が成り立つのでＣＰＵ利用率が低いほど消費電力
削減効果が得られる。

【００８８】通常、UNIXを利用している環境ではＩ／Ｏ
待ちであることが多く、ＣＰＵ利用率は０％に近いこと
が多いため消費電力はＷmin にほぼ等しく本実施例の装
置は非常に効果的である。

【００８９】バッテリー駆動型のコンピュータシステム
ではシステムの消費電力が削減された分、バッテリー動
作の時間が延長できるというメリットがある。

【００９０】また、アイドリ状態においてキャッシュメ
モリバスやシステムバスのスイッチングの割合が低下し
てしまうため、回路から発生する不要な輻射電磁波を抑
制することができる。更に、回路的な変更は不要であ
り、アイドル状態でＲＯＭアクセスするようソフトウエ
アを変更するだけでよい。

【００９１】従って、ＣＰＵの動作速度が益々高速化
し、キャッシュメモリも高速化、大容量化する技術動向
のもとでは本発明の装置がますます有用である。

【００９２】図６は、本発明のコンピュ−タシステム用
電力制御装置の第２実施例の構成を示すブロック図であ
る。

【００９３】図６のコンピュ−タシステム用電力制御装
置は、マイクロプロセッサ部21、メインメモリ22、第３
周辺装置23、システムバス取得要求を出す第４周辺装置
24、割り込み制御装置25、仮想入出力（Ｉ／Ｏ）アドレ
スコーダ26、仮想Ｉ／Ｏ制御装置27、及びＲＯＭ28によ
って構成されている。

【００９４】上記マイクロプロセッサ部21は、マイクロ
プロセッサ（ＣＰＵ）211 、キャッシュメモリ212 、バ
スインターフェイス213 によって構成されている。

【００９５】上記バスインターフェイス213 には、シス
テムバスの取得権を調停するバスアービタが内蔵されて
いる。また、仮想Ｉ／Ｏ制御装置27は、メモリマップド
Ｉ／ＯとしてシステムのＩ／Ｏの一部に割り当てるよう
にＩ／Ｏアドレスデコーダ26を設置する。

【００９６】次に、図６のコンピュ−タシステム用電力
制御装置の動作を説明する。

【００９７】マイクロプロセッサ部21は図７及び図８の
タイミングチャートに示すようなＣＰＵ211 のシステム
クロックSYSCLKに同期して動作するもので、ＣＰＵ211
は命令を読み込むため、キャッシュメモリ212 に対する
アクセスを行う。

【００９８】図７は、プロセス実行において 100％キャ
ッシュがヒットしている場合のタイミングチャ−トを示
す。

【００９９】図７に示すように、命令キャッシュからの
キャッシュリードストローブ／IRDがサイクルの前半で
アサートされて命令のアクセスが行われる。また、サイ
クルの後半ではデータキャッシュの読みだしのためキャ
ッシュリードスローブ／DRDがアサートされる。これに
より図６のキャッシュデータバスには半サイクルごとに
命令とデータがアクセス可能になる。

【０１００】このとき、マイクロプメセッサ（ＣＰＵ）
211 は、システムクロックSYSCLKと同一のサイクルで処
理を実行するので、このときの消費電力は最大となる。

【０１０１】図８は、データキャッシュリードミスヒッ
ト時にシステムバスをアクセスするときのタイミングチ
ャ−トを示す。

【０１０２】図８に示すように、ＣＰＵ211 が第２サイ
クル目でデータキャッシュミスヒットした場合、第３サ
イクル目で／MEMRD （図６参照）がバスインターフェイ
ス213 に対してアサートされ、システムバスに対するア
クセスを開始する。

【０１０３】システムバスからは一定時間でアクノリッ
ジ信号／LRDYがバスインターフェイス213 に対してアサ
ートされ、これがＣＰＵ211 に対するRdBusy信号のネゲ
ートとなってシステムバスに対するアクセスサイクルを
終了させる。

【０１０４】フィックス・アップ（FIX UP）サイクルで
は、システムバスから読み出したデータをＣＰＵ211 が
読みだし、次のサイクルで実行状態を再開する。

【０１０５】ここで消費電力に注目すると、ＣＰＵ211
が実行状態では最大の消費電力となっているが、スト−
ル（STALL ）サイクルに入るとキャッシュメモリ212 に
対するサイクル毎のアクセスが停止するので、キャッシ
ュメモリ212 における消費電力は小さくなる。ＣＰＵ21
1 もスト−ル（STALL ）サイクルでは命令実行を停止し
ているので消費電力が低下する。

【０１０６】即ち、大容量のキャッシュメモリ212 をも
ち、システムバスに比べて高速なアクセスサイクルをも
つコンピュータシステムにおいては、消費電力は キャッシュヒット時の消費電力(Pmax)＞＞STALL サイクルの消費電力(Pmin) （システムバスアクセス時） ……（２） であることが多い。

【０１０７】また、最近の技術動向として、図６のマイ
クロプロセッサ部21の動作クロックとシステムバスの動
作クロックが異なるシステムが増えており、マイクロプ
ロセッサ部21の動作クロックを高い周波数にして高性能
を実現しようとしており、上記不等式（２）により、キ
ャッシュヒット時の消費電力Pmaxがますます大きくなっ
ている。

【０１０８】そこで、本実施例では、図６のように仮想
Ｉ／Ｏ制御装置27を導入し、電力消費が最小となる上記
スト−ル（STALL ）サイクルを無限に延長できるように
した。なお、仮想Ｉ／Ｏ制御装置27はキャッシュされな
いものとする。

【０１０９】システムにより実行すべきプロセスがなく
なった場合（例えばキー入力待ち）をアイドル状態と呼
んでいるが、この状態になったら仮想Ｉ／Ｏ制御装置27
にリードアクセスさせてスト−ル（STALL ）サイクルに
する。

【０１１０】図６の仮想Ｉ／Ｏアドレスデコーダ26は、
システムバスにメモリマップドＩ／Ｏされた仮想Ｉ／Ｏ
制御装置27に対しリードアクセスを検知して仮想Ｉ／Ｏ
制御装置27にセレクト信号／SELECTを送る。

【０１１１】仮想Ｉ／Ｏ制御装置27は、セレクト信号を
受けると以下の条件が成り立つまでアクノリッジ信号を
発生しないでアクセスサイクルを延長する。

【０１１２】また、仮想Ｉ／Ｏ制御装置27は、このアク
セスサイクル中に周辺装置24からの割り込みが発生する
とアクノリッジ信号を作成して図６のバスインターフェ
イス213 に与えてスト−ル（STALL ）サイクルを終了さ
せる（図９参照）。

【０１１３】スト−ル（STALL ）サイクルが終了し、再
びＣＰＵ211 が実行状態(RUN) になると消費電力は最大
となる。フィックス・アップ（FIX UP）サイクルでＣＰ
Ｕ211 に読み込まれるデータは、システムバスをどの装
置もドライブしなかったのでダミーデータであり読み捨
てる。

【０１１４】図６に示すように、周辺装置23，24からの
割り込みは、割り込み制御装置25で論理和されたもので
あり、どの周辺装置から割り込みが発生しても必ず仮想
Ｉ／Ｏ制御装置27へ割り込み( ／INTR) を伝える。

【０１１５】また、周辺装置24のようにアクノリッジ信
号をもっているものは、仮想Ｉ／Ｏ制御装置27で発生さ
れるアクノリッジ信号と論理和されてバスインターフェ
イス213 に接続される。これにより周辺装置24のように
アクノリッジ信号によりアクセスサイクルの制御を行な
っていた周辺装置のアクセスサイクルに影響がでないよ
うにする。

【０１１６】仮想Ｉ／Ｏ制御装置27に対するアクセスに
より、システムバスは使用中になってしまうが、周辺装
置24のようにシステムバスアービターに対してシステム
バス取得要求（バスリクエスト、／BR) を出すもの（例
えば、直接メモリアクセス（ＤＭＡ）する場合）に対し
てシステムバスを明け渡す必要がある。

【０１１７】そこで、仮想Ｉ／Ｏ制御装置27は、システ
ムバス取得要求（バスリクエスト）を監視し、要求があ
ればアクノリッジ信号を生成して仮想Ｉ／Ｏ制御装置27
に対するアクセスを終了してバスを解放する（図１０参
照）。

【０１１８】図９は、仮想Ｉ／Ｏ制御装置27に対するア
クセスサイクルが割り込みにより終了させられた場合の
タイミングチャ−トを示す。また、図１０は仮想Ｉ／Ｏ
制御装置27に対するアクセスサイクルがシステムバス取
得要求（バスリクエスト）により終了させられた場合の
タイミングチャ−トを示す。

【０１１９】次に、図１１のフロ−チャ−トを参照し
て、仮想Ｉ／Ｏ制御装置27へのアクセス手順を説明す
る。

【０１２０】まず、実行すべきプロセスがないかどうか
を判定し（ステップＴ１）、上記ステップＴ１で実行す
べきプロセスがある場合には、そのプロセスを実行し
（ステップＴ２）、上記ステップＴ１で実行すべきプロ
セスがない場合には図６のメインメモリ22に確保された
変数“アイドルフラグ”を１にセットし（ステップＴ
３）、続いて仮想Ｉ／Ｏ制御装置27をリードアクセスす
る（ステップＴ４）。これによりＣＰＵ211 はスト−ル
（STALL ）サイクルになりシステムの消費電力が低下す
る。

【０１２１】周辺装置24からの割り込みまたはバスリク
エストにより次のステップに移行して割り込み処理中か
否かを判定し（ステップＴ５）、上記ステップＴ５でＮ
Ｏの場合にはスト−ル（STALL ）サイクルを終了して
“アイドルフラグ”が１であるか否かを判定し（ステッ
プＴ６）、上記ステップＴ６でＹＥＳの場合には上記ス
テップＴ４に戻り、上記ステップＴ６でＮＯの場合には
上記ステップＴ２に戻ってプロセスを実行する。

【０１２２】また、上記ステップＴ５でＹＥＳの場合に
は割り込み処理のプロセス（ステップＴ７〜Ｔ１０）に
移行して、周辺装置23，24へのＩ／Ｏが終了したか否か
を確認し（ステップＴ７）、上記ステップＴ７でＩ／Ｏ
終了ならば“アイドルフラグ”を０にクリアし（ステッ
プＴ８）、Ｉ／Ｏ割り込み処理を行い（ステップＴ９）
割り込み処理を終了して上記ステップＴ６に戻る。

【０１２３】また、上記ステップＴ５でバスリクエスト
が発生した場合にも、仮想Ｉ／Ｏ制御装置27へのアクセ
スは終了して上記ステップＴ６の処理へ移行する。そし
て、上記ステップＴ６で“アイドルフラグ”が１であれ
ば仮想Ｉ／Ｏ制御装置27へのアクセスが終了したのはＩ
／Ｏからの割り込みでが原因ではなくバスリクエストに
よるものであることが判明するので、この場合はもう一
度仮想Ｉ／Ｏ制御装置27のアクセスをやり直すため上記
ステップＴ４へ制御を移す。

【０１２４】以上が仮想Ｉ／Ｏ制御装置利用のアルゴリ
ズムである。

【０１２５】なお、本発明では仮想Ｉ／Ｏ制御装置27が
セレクトされているあいだ、システムバスのデータはダ
ミーデータで不要なものである。従って、システムバス
の負荷が大きくてバスドライバを挿入している場合はそ
のバスドライバをドライブしないようにすることも可能
であり、これによりバスドライブにより電力消費を削減
することもできる。

【０１２６】仮想Ｉ／Ｏ制御装置27としては、１つの物
理アドレスを占有する。このアドレスは物理アドレス空
間のうちキャッシュされない論理アドレスに割り付けら
れる。キャッシュされてしまうとシステムバスを経由し
て仮想Ｉ／Ｏ制御装置27にアクセスできなくなるからで
ある。

【０１２７】本実施例での物理アドレス空間は、表３の
ようになっている。

【０１２８】

【表３】

【０１２９】Ｉ／Ｏエリアは第１領域と第２領域に分
け、第１領域のＩ／Ｏエリアはアクノリッジ制御により
サイクルタイムを制御する周辺装置24のために割り当て
る。

【０１３０】第２領域のＩ／Ｏエリアは、一定時間でア
クセスサイクルを打ち切るようなアクセスタイムが固定
のＩ／Ｏのために割り当てる。

【０１３１】即ち、それぞれのアドレス空間でシステム
バスの制御方式を分けて設定している。また、アクノリ
ッジによりサイクルタイムの制御をする空間では、一定
時間以上アクノリッジ信号が返ってこない場合をバスタ
イムアウトエラーとして検出するかどうかをアドレス空
間ごとに変えている。仮想Ｉ／Ｏ制御装置27のアドレス
空間ではバスタイムアウトエラーを検出することは行わ
ない。

【０１３２】本実施例ではＣＰＵとしてＲ3000を用いた
ので、物理アドレス 0ｘ1800000 の割り当てられた仮想
Ｉ／Ｏ制御装置27は論理アドレス 0ｘB8000000からアク
セスするとキャッシュされずに、システムバスに対する
アクセスが発生する。

【０１３３】また、どのようなＣＰＵであってもＩ／Ｏ
のためにキャッシュされない論理アドレス空間は、割り
当てられるのでその領域に仮想Ｉ／Ｏ制御装置27を割り
当てることができる。

【０１３４】本実施例では仮想Ｉ／Ｏ制御装置27をシス
テムバスに設けているが、そのために周辺装置23，24か
らバスリクエストがないかどうか検知して仮想Ｉ／Ｏ制
御装置27へのアクセスサイクルを終了させている。しか
し、本実施例の装置を図６のマイクロプロセッサ部に実
現することでシステムバスと切り放しておけばシステム
バスを使用しなくてすむので、バスリクエストの監視が
不要となりまた、仮想Ｉ／Ｏアクセスにおいてシステム
バスをドライブする必要がなくなり更に消費電力削減が
期待できる。

【０１３５】ＣＰＵ211 に組み込むのはＣＰＵ211 の氾
用性からみて困難であるから、バスインターフェイス21
3 を設計する場合にバスインターフェイス213 に本実施
例の機能を組み入れるのが理想的である。また、既存の
システムにおいては仮想Ｉ／Ｏ制御装置27を一種の拡張
周辺ボードとして提供し、ＯＳを対応すれば利用可能で
ある。

【０１３６】表４は、本実施例の装置における消費電力
の削減結果を示す。

【０１３７】

【表４】

【０１３８】ＣＰＵにR3000A，ＣＰＵのコプロセッサと
してＦＰＵ R3010A（浮動少数店演算chip），キャッシ
ュメモリはＩＤＴ社IDT7MB6049（64KB命令キャッシュ＋
６４ＫＢ命令キャッシュ）、バスインターフェイスはＬ
ＳＩ Ｌｏｇｉｃ 社のLR3202を使用し、メインメモリ
16MBの構成で、DISK Ｉ／Ｏ装置、イーサネットインタ
ーフェイスなどを備えている。

【０１３９】ＣＰＵのシステムクロックは25MHz であ
る。

【０１４０】ＯＳは、ＵＮＩＸ（AT&T）を元に作られた
ＭＩＰＳコンピュータシステムズ社のRISCox V4.51であ
り、Ｉ／Ｏ待ちとなる部分に仮想Ｉ／Ｏ制御装置へのア
クセスを挿入した。

【０１４１】ＵＮＩＸのような複数のプロセスが走行す
るタイムシェアリング方式のＯＳにおいてはプロセスの
実行を管理するスケージューリングアルゴリズムのなか
に本発明の装置を利用することが可能なアイドル状態が
用意されているので、その部分に仮想Ｉ／Ｏ制御装置27
へのアクセスを挿入した。変更箇所は１カ所に過ぎなか
った。

【０１４２】本実施例の方式では表４のように 7.5Ｗも
の削減効果が得られており、ＣＰＵ、ＦＰＵ、キャッシ
ュメモリの温度も低下された。

【０１４３】図１２は、本発明のコンピュ−タシステム
用電力制御装置の第３実施例の構成を示すブロック図で
ある。

【０１４４】図１２のコンピュ−タシステム用電力制御
装置は、マイクロプロセッサ部31、メインメモリ32、第
５周辺装置33、システムバス取得要求を出す第６周辺装
置34、割り込み制御装置35、仮想Ｉ／Ｏアドレスデコー
ダ36、仮想Ｉ／Ｏ制御装置37、ＲＯＭ38、システムバス
バッファ39、消費電力削減手段40、外部拡張バスドライ
バ41によって構成されている。

【０１４５】上記マイクロプロセッサ部31は、マイクロ
プロセッサ（ＣＰＵ）311 、キャッシュメモリ312 、バ
スインターフェイス313 によって構成されている。

【０１４６】また、上記バスインターフェイス313 に
は、システムバスの取得権を調停するバスアービタが内
蔵されている。

【０１４７】なお、仮想Ｉ／Ｏ制御装置27は、メモリマ
ップドＩ／ＯとしてシステムのＩ／Ｏの一部に割り当て
るようにアドレスデコーダ26を設置している。

【０１４８】次に、上記図１２のコンピュ−タシステム
用電力制御装置の動作を説明する。

【０１４９】まず、マイクロプロセッサ部31は、図１
３、図１４のタイミングチャートに示すようにＣＰＵ31
1 のシステムクロックSYSCLKに同期して動作するもので
あり、ＣＰＵ311 は命令を読み込むためキャッシュメモ
リ312 に対するアクセスを行う。 図１３のタイミング
チャートは、プロセス実行において 100％キャッシュが
ヒットしている場合を示す。即ち、命令キャッシュから
のキャッシュリードストローブ/IRDがサイクルの前半で
アサートされ命令のアクセスが行われる。また、サイク
ルの後半ではデータキャッシュの読み出しのためキャッ
シュリードストローブ/DRDがアサートされている。これ
により、図１２のキャッシュデータバスには半サイクル
ごとに命令とデータがアクセス可能になっている。

【０１５０】このとき、マイクロプロセッサ（ＣＰＵ）
311 はシステムクロックSYSCLKと同一のサイクルで処理
を実行するのでこのときの消費電力は最大となる。

【０１５１】次に、図１４のタイミングチャートは、デ
ータキャッシュリードミスヒット時にシステムバスをア
クセスする場合を示す。

【０１５２】ＣＰＵ311 が第２サイクル目でデータキャ
ッシュミスヒットした場合、第３サイクル目で／MEMRD
（図１２参考）がバスインターフェイス313 に対してア
サートされ、システムバスに対するアクセスを開始す
る。

【０１５３】システムバスからは一定時間でアクノリッ
ジ信号/LRDY がバスインターフェイス313 に対してアサ
ートされ、これがＣＰＵ311 に対するRdBusy信号のネゲ
ートとなってシステムバスに対するアクセスサイクルを
終了させる。FIX UPサイクルではシステムバスから読み
出したデータをＣＰＵ311 が読みだし、次のサイクルで
実行状態を再開する。

【０１５４】ここで消費電力に注目すると、ＣＰＵ311
が実行状態では最大の消費電力となっているが、スト−
ル（STALL ）サイクルに入るとキャッシュメモリ312 に
対するサイクル毎のアクセスが停止するので、キャッシ
ュメモリ312 における消費電力は小さくなる。ＣＰＵ31
1 もスト−ル（STALL ）サイクルでは命令実行を停止し
ているので消費電力は低下する。

【０１５５】即ち、大容量のキャッシュメモリをもち、
システムバスに比べて高速なアクセスサイクルをもつコ
ンピュータシステムにおいては消費電力は、 キャッシュヒット時の消費電力（Pmax）＞＞STALL サイクルの消費電力（Pmin） （システムバスアクセス時） ……（３） であることが多い。

【０１５６】また、最近の技術動向として、図１２のマ
イクロプロセッサ部31の動作クロックとシステムバスの
動作クロックが異なるシステムが増えており、マイクロ
プロセッサ部31の動作クロックを高い周波数にして高性
能を実現しようとしており、上記不等式はキャッシュヒ
ット時の消費電力Pmaxが益々大きくなっている。

【０１５７】そこで、本実施例では、図１２のように仮
想Ｉ／Ｏ制御装置37を導入し、電力消費が最小となる上
記スト−ル（STALL ）サイクルを無限に延長できるよう
にしたものである。

【０１５８】システムにより実行すべきプロセスがなく
なった場合（例えばキー入力待ち）をアイドル状態と呼
んでいるが、この状態になったら仮想Ｉ／Ｏ制御装置37
にリードアクセスさせてスト−ル（STALL ）サイクルに
する。

【０１５９】図１２の仮想Ｉ／Ｏアドレスデコーダ36
は、システムバスにメモリマップドＩ／Ｏされた仮想Ｉ
／Ｏ制御装置37に対しリードアクセスを検知して仮想Ｉ
／Ｏ制御装置37にセレクト信号/SELECT を送る。

【０１６０】仮想Ｉ／Ｏ制御装置37は、セレクト信号を
受けると以下の条件が成り立つまでアクノリッジ信号を
発生しないでアクセスサイクルを延長する。

【０１６１】仮想Ｉ／Ｏ制御装置37は、このアクセスサ
イクル中に周辺装置34からの割り込みが発生するとアク
ノリッジ信号を作成し、図１２のバスインターフェイス
313に与えてそのスト−ル（STALL ）サイクルを終了さ
せる（図１５参照）。

【０１６２】スト−ル（STALL ）サイクルが終了し、再
びＣＰＵ311 が実行状態（RUN ）になると消費電力は最
大となる。FIX UPサイクルでＣＰＵ311 に読み込まれる
データはシステムバスのどの装置もドライブしなかった
のでダミーデータであり、読み捨てる。

【０１６３】図１２では複数の周辺装置33，34からの割
り込みは割り込み制御装置35で論理和されたもので、ど
の周辺装置から割り込みが発生しても必ず仮想Ｉ／Ｏ制
御装置37へ割り込み（/INTR ）を伝える。

【０１６４】また、周辺装置34のようにアクノリッジ信
号をもっているものは仮想Ｉ／Ｏ制御装置37で発生され
るアクノリッジ信号と論理和されてバスインターフェイ
ス313 に接続される。これにより周辺装置34のようにア
クノリッジ信号によりアクセスサイクルの制御を行なっ
ていた周辺装置のアクセスサイクルには影響がでないよ
うにする。

【０１６５】また、仮想Ｉ／Ｏ制御装置37に対するアク
セスによりシステムバスは使用中になってしまうが、周
辺装置34のようにシステムバスアービターに対してシス
テムバス取得要求（バスリクエスト、/BR ）を出すもの
（たとえばDMA する場合）にたいしてシステムバスを明
け渡す必要がある。そこで仮想Ｉ／Ｏ制御装置37はシス
テムバス取得要求（バスリクエスト）を監視し、要求が
あればアクノリッジ信号を生成して仮想Ｉ／Ｏに対する
アクセスを終了してバスを解放する（図１６参照）。

【０１６６】図１５は仮想Ｉ／Ｏ制御装置37に対するア
クセスサイクルが割り込みにより終了させられた場合を
示す。また、図１６は仮想Ｉ／Ｏ制御装置37に対するア
クセスサイクルがシステムバス取得要求（バスリクエス
ト）により終了させられた場合を示す。

【０１６７】図１７は、仮想Ｉ／Ｏ制御装置37へのアク
セス手順を示すフロ−チャ−トである。

【０１６８】まず、実行すべきプロセスがないかどうか
を判定し（ステップＵ１）、上記ステップＵ１で実行す
べきプロセスがある場合にはそのプロセスを実行し（ス
テップＵ２）、上記ステップＵ１で実行すべきプロセス
がない場合は図１２のメインメモリ32に確保された変数
“アイドルフラグ”を１にセットし（ステップＵ３）、
続いて、仮想Ｉ／Ｏ制御装置37をリードアクセスする
（ステップＵ４）。これによりＣＰＵ311 はスト−ル
（STALL ）サイクルになりシステムの消費電力が低下す
る。

【０１６９】次に、上記ステップＵ４で周辺装置からの
割り込みまたはバスリクエストがあったときにのみスト
−ル（STALL ）サイクルを終了させて、割り込み処理中
か否かを判定し（ステップＵ５）、上記ステップＵ５の
判定結果に基づいて割り込み処理（ステップＵ７〜Ｕ１
０）またはステップＵ６へ進む。

【０１７０】割り込み処理においては周辺装置へのＩ／
Ｏが終了したがどうかを確認し（ステップＵ７）、上記
ステップＵ７でＩ／Ｏが終了したならば“アイドルフラ
グ”を０にクリアし（ステップＵ８）、Ｉ／Ｏ割り込み
処理を行って（ステップＵ９）、割り込み処理を終了し
（ステップＵ１０）、上記ステップＵ５に戻る。

【０１７１】上記ステップＵ５で、割り込み処理中では
ないと判定されたならば“アイドルフラグ”が１である
か否かを判定し（ステップＵ６）、上記ステップＵ６で
ＹＥＳの場合には上記ステップＵ４へ戻り、上記ステッ
プＵ６でＮＯの場合には上記ステップＵ２へ戻る。

【０１７２】また、上記ステップＵ５でバスリクエスト
が発生した場合でも、仮想Ｉ／Ｏ制御装置37へのアクセ
スは終了して図１７のステップＵ５へ処理が移る。

【０１７３】上記ステップＵ５で“アイドルフラグ”が
１であれば仮想Ｉ／Ｏ制御装置37へのアクセスが終了し
たのはＩ／Ｏからの割り込みでが原因ではなくバスリク
エストによるものであることが判明するので、この場合
はもう一度仮想Ｉ／Ｏ制御装置37のアクセスをやり直す
ため図１７のステップＵ４へ制御を移す。

【０１７４】以上が仮想Ｉ／Ｏ制御装置利用のためのア
ルゴリズムである。

【０１７５】なお、本実施例では仮想Ｉ／Ｏ制御装置37
がセレクトされているあいだシステムバスのデータはダ
ミーデータで不要なものである。図１２において、シス
テムバスの負荷が大きくてバスバッファ39を挿入してい
る場合は、それをドライブしないようにすることも可能
であり、電力消費を削減することもできる。図１２にお
けるシステムバスバッファ39はシステムバスのアドレス
及びデータバスをドライブするバッファである。

【０１７６】バスバッファ39は、/SELECT 信号がアサー
トされていればディスエーブルされ出力がハイインピー
ダンスとなりバスをドライブしないためバスドライバ39
の電力消費が押えられる。

【０１７７】同様に、図１２においてシステムバスに接
続される外部拡張バスバッファ41も/SELECT 信号がアサ
ートされている期間、ディスエーブルすることで電力消
費を削減できる。

【０１７８】また、/SELECT 信号がアサートされている
期間は、システムバス上のデバイスで低消費電力モード
に移行させることができるものに対しては図１２の消費
電力削減手段40から供給される電源電圧（図１２の電力
線（ａ）〜（ｄ）参照）を個別に低消費電力状態になる
よう/SELECT 信号のみでコントロールできる。

【０１７９】例えば、消費電力削減手段40が、電力線
（ａ）〜（ｄ）と/SELECT の関係を表５に示す。

【０１８０】

【表５】

【０１８１】即ち、仮想Ｉ／Ｏが選択され（/SELECT=L
）てある期間はそれぞれのデバイスが消費電力を落と
せる電圧に下げられる。周辺装置33では3.3 Ｖに下げる
ことができるが、周辺装置34は５Ｖ以下には下げられな
いデバイスであり、メインメモリ32は内容を保持するた
め3.3 Ｖに下げても大丈夫であり、ＲＯＭ38では０Ｖに
しても問題ないというように個々のデバイスの事情に応
じた設定をする。

【０１８２】個別の周辺装置33，34やＲＯＭ38、メイン
・メモリ32などに対する個別の電源供給コントロールの
方法はソフトウエアによるものである。

【０１８３】本実施例では、低消費電力モードを示す/S
ELECT 信号があるために、それがアサートされている期
間を電力管理の適用期間とすることができる。

【０１８４】図１８に示すように、個々の電力線が一
旦、低電圧に落ちたパワーダウン状態に入ったとして、
Ｉ／Ｏからの割り込みによって仮想Ｉ／Ｏ制御装置37へ
のアクセスサイクルが終了しようとした場合、パワーダ
ウンから昇圧にある時間（たとえば Ｔ秒）必要であれ
ば、それを見込んでＩ／Ｏ割り込み発生してからＴ秒後
に仮想Ｉ／Ｏ制御装置37に対するアクセスを終了するよ
うに仮想Ｉ／Ｏ制御装置37からＴ秒遅れてアクノリッジ
信号をアサートすればよい。

【０１８５】仮想Ｉ／Ｏ制御装置37としては１つの物理
アドレスを占有する。このアドレスは物理アドレス空間
のうちキャッシュされない論理アドレスに割り付けられ
るべきである。キャッシュされてしまうとシステムバス
を経由して仮想Ｉ／Ｏ制御装置37にアクセスできなくな
るからである。

【０１８６】表６は、本実施例での物理アドレス空間の
概略を示す。

【０１８７】

【表６】

【０１８８】Ｉ／Ｏエリアは第１領域と第２領域にわけ
られており、第１領域のＩ／Ｏエリアはアクノリッジ制
御によりサイクルタイムを制御する周辺装置のために割
り当てる。また、第２領域のＩ／Ｏエリアは、一定時間
でアクセスサイクルを打ち切るようなアクセスタイムが
固定のＩ／Ｏのために割り当てている。即ち、それぞれ
のアドレス空間でシステムバスの制御方式を分けて設定
している。

【０１８９】また、アクノリッジによるサイクルタイム
の制御をする空間では、一定時間以上アクノリッジ信号
が返って来ない場合をバスタイムアウトエラーとして検
出するかどうかをアドレス空間ごとに変えている。

【０１９０】仮想Ｉ／Ｏ制御装置37のアドレス空間では
バスタイムアウトエラーを検出することは明らかに不都
合であるのでその検出は行わない。

【０１９１】本実施例ではＣＰＵとしてR3000 を用いた
ので、物理アドレス0 ｘ18000000に割り当てられた仮想
Ｉ／Ｏ制御装置37は論理アドレス0 ｘB8000000からアク
セスするとキャッシュされず、システムバスに対するア
クセスが発生する。

【０１９２】これはどのようなＣＰＵであってもＩ／Ｏ
のためにキャッシュされない論理アドレス空間は割り当
てられるのでその領域に仮想Ｉ／Ｏ制御装置37を割り当
てることができる。

【０１９３】本実施例では仮想Ｉ／Ｏ制御装置37をシス
テムバスに設けているが、そのために周辺装置33，34か
らバスリクエストがないかどうか検知して仮想Ｉ／Ｏ制
御装置37へのアクセスサイクルを終了させている。しか
し、本実施例の装置を図１２のマイクロプロセッサ部31
に実現することでシステムバスと切り放しておけばシス
テムバスを使用しなくてすむので、バスリクエストの監
視が不要となる。

【０１９４】また、ＣＰＵ311 に組み込むのはＣＰＵ31
1 の氾用性からみて困難であるからバスインターフェイ
ス313 を設計する場合にバスインターフェイス313 に本
実施例の機能を組み入れるのが理想的である。

【０１９５】既存のシステムにおいては、仮想Ｉ／Ｏ制
御装置37を一種の拡張周辺ボードとして提供し、ＯＳを
対応すれば利用可能である。

【０１９６】本実施例の方式を適用して消費電力の削減
を測定した結果を表７に示す。

【０１９７】

【表７】

【０１９８】本実施例では、ＣＰＵ311 にR3000A, ＣＰ
Ｕ311 のコプロセッサとしてFPU R3010A（浮動小数店演
算chip）、キャッシュメモリ312 はIDT 社IDT7MB6049
（64KB命令キャッシュ＋64KB命令キャッシュ）、バスイ
ンターフェイス313 はLSI Logic 社のLR3202を使用し、
メインメモリ32は16MBの構成で、DISK Ｉ／Ｏ装置、イ
ーサネットインターフェイスなどを備えている。

【０１９９】ＣＰＵ311 のシステムクロックは25MHz で
ある。

【０２００】図１２の消費電力削減手段40を作動させ
ず、本実施例の効果によりキャッシュメモリ312 、ＣＰ
Ｕ311 、ＦＰＵなど図１２のマイクロプロセッサ部31の
消費電力削減効果のみを調べるため測定した。

【０２０１】ＯＳはUNIX(AT&T)を元に作られたMIPSコン
ピュータシステムズ社のRISCos V4.51であり、Ｉ／Ｏ待
ちとなる部分に仮想Ｉ／Ｏ制御装置37へのアクセスを挿
入した。

【０２０２】UNIXのような複数のプロセスが走行するタ
イムシェアリング方式のＯＳにおいてはプロセスの実行
を管理するスケージューリングアルゴリズムのなかに本
実施例の装置を利用することが可能なアイドル状態が用
意されているのでその部分に仮想Ｉ／Ｏ制御装置37への
アクセスを挿入した。なお、変更箇所は１カ所に過ぎな
い。

【０２０３】本実施例の方式では表６のように7.5Wもの
削減効果が得られており、ＣＰＵ311 、ＦＰＵ、キャッ
シュメモリ312 の温度も低下される。

【０２０４】上述した第１実施例から第３実施例におい
て、ＣＰＵ利用率はシステムの動作中にアイドル状態で
ない割合のことであるが、本方式ではアイドル状態で消
費電力が削減されることから、原理的に消費電力削減効
果とCPU 利用率は線形の関係にある。即ち、消費電力は ＣＰＵ利用率０％の時の消費電力 ＝Wmin ＣＰＵ利用率 100％の時の消費電力 ＝Wmax とすると、 消費電力＝ Wmin ＋(Wmax-Wmin) ×ＣＰＵ利用率（％）
／100 の関係が成り立つのでＣＰＵ利用率が低いほど消費電力
削減効果が得られる。

【０２０５】通常UNIXを利用している環境ではＩ／Ｏ待
ちであることが多く、ＣＰＵ利用率は０％に近いことが
多いため消費電力はWminにほぼ等しく本実施例は非常に
効果的である。

【０２０６】バッテリー駆動型のコンピュータシステム
ではシステムの消費電力が削減された分、バッテリー動
作の時間が延長できるというメリットがある。

【０２０７】アイドル状態においてキャッシュメモリバ
スやシステムバスのスイッチングがと停止されるため回
路から発生する不要輻射電磁波が抑制できる。

【０２０８】今後ＣＰＵの動作速度が益々高速化し、キ
ャッシュメモリも高速化、大容量化する技術動向のもと
では本発明の効果はますます大きい。

【０２０９】

【発明の効果】本発明のコンピュータシステム用電力制
御装置は、マイクロプロセッサと、マイクロプロセッサ
に接続されたキャッシュメモリと、マイクロプロセッサ
及びキャッシュメモリを制御するバスインターフェイス
と、バスインターフェイスに接続されたＩ／Ｏ装置と、
Ｉ／Ｏ装置からの処理終了割り込みを待つアイドル状態
で非キャッシュメモリアクセスサイクルの時間的割合を
調整すると共にマイクロプロセッサの動作が停止してい
る時間的割合及びキャッシュメモリに対するアクセスを
調整する調整手段とを備えているので、Ｉ／Ｏに対する
アクセスは、あらかじめそのＩ／Ｏのアクセスタイムに
合わせて設定されたアクセスサイクルの間は終了しない
ため、このアドレスをアクセスしたマイクロプロセッサ
はその間キャッシュメモリに対するアクセス及び、Ｉ／
Ｏのアドレスのアクセスの次の命令実行ができないため
実質的に停止状態となり、その期間はマイクロプロセッ
サ、キャッシュメモリ、及びバスインターフェイスの消
費電力が削減される。また、バッテリー駆動のコンピュ
ータシステムでは駆動時間が延長でき、マイクロプロセ
ッサやキャッシュメモリの発熱が抑制されるので冷却の
要求が緩和できると共にこれらの部品の信頼性が高ま
り、マイクロプロセッサが割り込みや周辺装置からのシ
ステムバス取得要求をＩ／Ｏのアクセスサイクル終了時
に即時に受け付けられるので処理速度を維持できる。

【図面の簡単な説明】

【図１】本発明のコンピュ−タシステム用電力制御装置
の第１実施例の構成を示すブロック図である。

【図２】100 ％キャッシュがヒットしている場合の図１
のコンピュ−タシステム用電力制御装置の動作を説明す
るためのフロ−チャ−トである。

【図３】デ−タキャッシュリ−ドミスヒット時にシステ
ムバスをアクセスする場合の図１のコンピュ−タシステ
ム用電力制御装置の動作を説明するためのフロ−チャ−
トである。

【図４】図１のＲＯＭアクセスサイクルを説明するため
のタイミングチャ−トである。

【図５】アイドル状態で図１のＲＯＭへのアクセスを説
明するためのフロ−チャ−トである。

【図６】本発明のコンピュ−タシステム用電力制御装置
の第２実施例の構成を示すブロック図である。

【図７】100 ％キャッシュがヒットしている場合の図６
のコンピュ−タシステム用電力制御装置の動作を説明す
るためのフロ−チャ−トである。

【図８】デ−タキャッシュリ−ドミスヒット時にシステ
ムバスをアクセスする場合の図６のコンピュ−タシステ
ム用電力制御装置の動作を説明するためのフロ−チャ−
トである。

【図９】図６の仮想Ｉ／Ｏ制御装置に対するアクセスサ
イクルが割り込みにより終了させられた場合のタイミン
グチャ−トである。

【図１０】図６の仮想Ｉ／Ｏ制御装置に対するアクセス
サイクルがシステムバス取得要求により終了させられた
場合のタイミングチャ−トである。

【図１１】図６の仮想Ｉ／Ｏ制御装置へのアクセスを説
明するためのフロ−チャ−トである。

【図１２】本発明のコンピュ−タシステム用電力制御装
置の第３実施例の構成を示すブロック図である。

【図１３】100 ％キャッシュがヒットしている場合の図
１２のコンピュ−タシステム用電力制御装置の動作を説
明するためのフロ−チャ−トである。

【図１４】デ−タキャッシュリ−ドミスヒット時にシス
テムバスをアクセスする場合の図１２のコンピュ−タシ
ステム用電力制御装置の動作を説明するためのフロ−チ
ャ−トである。

【図１５】図１２の仮想Ｉ／Ｏ制御装置に対するアクセ
スサイクルが割り込みにより終了させられた場合のタイ
ミングチャ−トである。

【図１６】図１２の仮想Ｉ／Ｏ制御装置に対するアクセ
スサイクルがシステムバス取得要求により終了させられ
た場合のタイミングチャ−トである。

【図１７】図１２の仮想Ｉ／Ｏ制御装置へのアクセスを
説明するためのフロ−チャ−トである。

【図１８】電圧上昇の遅れに対応するときの図１２の仮
想Ｉ／Ｏ制御装置の動作を説明するためのタイミングチ
ャ−トである。

【図１９】従来のコンピュ−タシステムの一構成例を示
すブロック図である。

【図２０】５段階のパイプラインを有する従来のマイク
ロプロセッサR3000 におけるパイプラインの流れの説明
図である。

【図２１】命令キャッシュがヒットしない場合の図１９
の従来のコンピュ−タシステムの動作の説明図である。

【図２２】ＭＥＭステ−ジでデ−タキャッシュがヒット
しなかった場合の図１９の従来のコンピュ−タシステム
の動作の説明図である。

【符号の説明】

11 マイクロプロセッサ部 111 ＣＰＵ 112 キャッシュメモリ 113 バスインタ−フェイス 12 アドレスデコ−ダ 13，14 周辺装置 15 メインメモリ 16 ＲＯＭ 17 アクノリッジ生成回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサと、前記マイクロプ
   ロセッサに接続されたキャッシュメモリと、前記マイク
   ロプロセッサ及び前記キャッシュメモリを制御するバス
   インターフェイスと、前記バスインターフェイスに接続
   されたＩ／Ｏ装置からの処理終了割り込みを待つアイド
   ル状態で非キャッシュメモリアクセスサイクルの時間的
   割合を調整すると共に前記マイクロプロセッサの動作が
   停止している時間的割合及び前記キャッシュメモリに対
   するアクセスを調整する調整手段とを備えていることを
   特徴とするコンピュータシステム用電力制御装置。