JP2753781B2 - マイクロプロセッサ装置及び割込みと自動化入出力トラップ再始動を行う方法 - Google Patents
マイクロプロセッサ装置及び割込みと自動化入出力トラップ再始動を行う方法Info
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- 238000000034 method Methods 0.000 title claims description 17
- 230000004044 response Effects 0.000 claims 1
- 230000009977 dual effect Effects 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 2
- 241000905957 Channa melasoma Species 0.000 description 1
- 241000234435 Lilium Species 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサアー
キテクチャの分野に関し、特に、自動化入出力トラップ
再始動を伴なう透過形システム割込みを実行する方法及
び装置に関する。
キテクチャの分野に関し、特に、自動化入出力トラップ
再始動を伴なう透過形システム割込みを実行する方法及
び装置に関する。
【０００２】
【従来の技術】関連同時係属米国特許出願第５９４２７
８号には、特にマイクロプロセッサアーキテクチャに適
用され、透過形システム割込みを実行する方法及び装置
が開示されている。その関連同時係属米国特許出願に記
載されている方法と装置は、従来のマイクロプロセッ
サ、特に、保護動作モードと、実動作モードとを有する
マイクロプロセッサにおいて、システムインテグレータ
又はＯＥＭメーカーが透過形システム割込みを提供でき
ないというこのマイクロプロセッサに固有の問題を解決
する。
８号には、特にマイクロプロセッサアーキテクチャに適
用され、透過形システム割込みを実行する方法及び装置
が開示されている。その関連同時係属米国特許出願に記
載されている方法と装置は、従来のマイクロプロセッ
サ、特に、保護動作モードと、実動作モードとを有する
マイクロプロセッサにおいて、システムインテグレータ
又はＯＥＭメーカーが透過形システム割込みを提供でき
ないというこのマイクロプロセッサに固有の問題を解決
する。
【０００３】透過形システム割込み（オペレーティング
システム及びアプリケーションプログラムからは見えな
い状熊で行われるシステム割込み）は、オペレーティン
グシステム又はアプリケーションによる置換え又は重ね
書きができないために、そのマイクロプロセッサを使用
するシステムインテグレータがどのような動作環境にお
いても信頼性をもって動作するシステムレベル割込みを
実行することを可能にするシステムレベル割込みであ
る。関連同時係属米国特許出願に開示されている好まし
い実施例によれば、マイクロプロセッサ利用チップセッ
トの中央処理装置（ＣＰＵ）チップの外部ピンに電気信
号を印加することにより、透過形システム割込みを呼出
す。
システム及びアプリケーションプログラムからは見えな
い状熊で行われるシステム割込み）は、オペレーティン
グシステム又はアプリケーションによる置換え又は重ね
書きができないために、そのマイクロプロセッサを使用
するシステムインテグレータがどのような動作環境にお
いても信頼性をもって動作するシステムレベル割込みを
実行することを可能にするシステムレベル割込みであ
る。関連同時係属米国特許出願に開示されている好まし
い実施例によれば、マイクロプロセッサ利用チップセッ
トの中央処理装置（ＣＰＵ）チップの外部ピンに電気信
号を印加することにより、透過形システム割込みを呼出
す。
【０００４】ＣＰＵチップの外部ピンに電気信号が印加
されると、ＣＰＵは、透過形システム割込みサービスル
ーチンを主メモリスペースの所定の一領域として記憶し
ている、通常はマッピングされていない専用ランダムア
クセスメモリ（ＲＡＭ）領域をマッピングし、現在ＣＰ
Ｕ状態を専用ＲＡＭスペースに保管し、透過形システム
割込みルーチンの実行を開始する。通常、透過形システ
ム割込みルーチンは、ＣＰＵチップが設置されているシ
ステムに透過形システム割込みを適用する特定の状況に
独特のものである命令から構成されている。透過形シス
テム割込みからの回復は「再開」命令の実行時に行わ
れ、そこで、ＣＰＵは透過形システム割込みに先立って
存在していたのと同一の状態に厳密に復元されるのであ
る。
されると、ＣＰＵは、透過形システム割込みサービスル
ーチンを主メモリスペースの所定の一領域として記憶し
ている、通常はマッピングされていない専用ランダムア
クセスメモリ（ＲＡＭ）領域をマッピングし、現在ＣＰ
Ｕ状態を専用ＲＡＭスペースに保管し、透過形システム
割込みルーチンの実行を開始する。通常、透過形システ
ム割込みルーチンは、ＣＰＵチップが設置されているシ
ステムに透過形システム割込みを適用する特定の状況に
独特のものである命令から構成されている。透過形シス
テム割込みからの回復は「再開」命令の実行時に行わ
れ、そこで、ＣＰＵは透過形システム割込みに先立って
存在していたのと同一の状態に厳密に復元されるのであ
る。
【０００５】透過形システム割込みの特定の適用目標は
パワー管理機能であり、その場合、プロセッサ及び／又
は他のシステム装置は未使用期間中に有効に遮断され、
その後、パワーアップルーチンを経過する必要なく再開
されることになるであろう。この機能は、パワーの保存
が第１の関心事であるバッテリー動作コンピュータに関
連して特に有用である。従って、たとえば、コンピュー
タのオペレータがアプリケーションプログラムについて
作業している間に中断が起こった場合、バッテリーの寿
命を維持するためにシステムはパワーダウンされる。オ
ペレータがシステムの使用に戻るときには、システムは
介在期間を通してランしていたかのようにアプリケーシ
ョンプログラムの同じ箇所に復元される。オペレータは
割込みの前のアプリケーションプログラム結果を保管す
るために何のアクションも起こす必要はなく、コンピュ
ータの使用に戻るときにアプリケーションプログラムを
再ロードする必要もない。
パワー管理機能であり、その場合、プロセッサ及び／又
は他のシステム装置は未使用期間中に有効に遮断され、
その後、パワーアップルーチンを経過する必要なく再開
されることになるであろう。この機能は、パワーの保存
が第１の関心事であるバッテリー動作コンピュータに関
連して特に有用である。従って、たとえば、コンピュー
タのオペレータがアプリケーションプログラムについて
作業している間に中断が起こった場合、バッテリーの寿
命を維持するためにシステムはパワーダウンされる。オ
ペレータがシステムの使用に戻るときには、システムは
介在期間を通してランしていたかのようにアプリケーシ
ョンプログラムの同じ箇所に復元される。オペレータは
割込みの前のアプリケーションプログラム結果を保管す
るために何のアクションも起こす必要はなく、コンピュ
ータの使用に戻るときにアプリケーションプログラムを
再ロードする必要もない。
【０００６】関連同時係属米国特許出願によれば、透過
形システム割込みは入出力命令の実行中にＣＰＵで割込
みを起こすための特定の支援を全く与えない。従って、
アプリケーション特有の命令を伴なう透過形システムサ
ービスルーチンは、入出力命令の実行中にＣＰＵで割込
みが起こったか否かを判定するために検査を実行しなけ
ればならない。入出力命令の実行中にＣＰＵで割込みが
起こった場合には、透過形システムサービスルーチン
は、さらにどの入出力命令が中断されたかを判定し、専
用メモリスペースに保管されているＣＰＵ状態の適切な
レジスタを編成しなければならないので、ＣＰＵ状態を
復元するために再開命令を実行するときには、ＣＰＵは
必要に応じて割込みの起こった入出力命令を再実行する
ことになる。
形システム割込みは入出力命令の実行中にＣＰＵで割込
みを起こすための特定の支援を全く与えない。従って、
アプリケーション特有の命令を伴なう透過形システムサ
ービスルーチンは、入出力命令の実行中にＣＰＵで割込
みが起こったか否かを判定するために検査を実行しなけ
ればならない。入出力命令の実行中にＣＰＵで割込みが
起こった場合には、透過形システムサービスルーチン
は、さらにどの入出力命令が中断されたかを判定し、専
用メモリスペースに保管されているＣＰＵ状態の適切な
レジスタを編成しなければならないので、ＣＰＵ状態を
復元するために再開命令を実行するときには、ＣＰＵは
必要に応じて割込みの起こった入出力命令を再実行する
ことになる。
【０００７】透過形システム割込みサービスルーチンが
入出力命令の実行中にＣＰＵで割込みが起こったか否か
を判定する方式はマイクロプロセッサによって異なり、
通常はかなり難しい。関連同時係属米国特許出願で論じ
ている「ｉ３８６（商標）ＳＸ」ＣＰＵを利用するマイ
クロプロセッサを例にとると、透過形システム割込みサ
ービスルーチンは、まず、入出力トラップが起こったか
否かを判定するためにユーザーのメモリスペースを探索
することにより、入出力命令の実行中にＣＰＵで割込み
が起こったか否かを判定する。
入出力命令の実行中にＣＰＵで割込みが起こったか否か
を判定する方式はマイクロプロセッサによって異なり、
通常はかなり難しい。関連同時係属米国特許出願で論じ
ている「ｉ３８６（商標）ＳＸ」ＣＰＵを利用するマイ
クロプロセッサを例にとると、透過形システム割込みサ
ービスルーチンは、まず、入出力トラップが起こったか
否かを判定するためにユーザーのメモリスペースを探索
することにより、入出力命令の実行中にＣＰＵで割込み
が起こったか否かを判定する。
【０００８】入出力トラップが起こったと判定した後、
透過形システム割込みサービスルーチンは、どの入出力
命令が実行されたかをその命令がどこに位置しているか
を確定することにより確定する。これを実行するため
に、透過形システム割込みサービスルーチンはＣＰＵの
実行モードを確定し、論理アドレスを獲得し、その論理
アドレスを物理アドレスに変換する必要がある。次に、
透過形システム割込みサービスルーチンは割込みの起こ
った入出力命令の命令型と、命令長さと、アドレス長さ
と、オぺランド長さとを確定する。これを実行するため
に、透過形システム割込みサービスルーチンはメモリセ
グメントのサイズ、何らかのアドレス接頭部オーバライ
ド及び演算コード接頭部オーバライドを含むいくつかの
パラメータを確定しなければならない。
透過形システム割込みサービスルーチンは、どの入出力
命令が実行されたかをその命令がどこに位置しているか
を確定することにより確定する。これを実行するため
に、透過形システム割込みサービスルーチンはＣＰＵの
実行モードを確定し、論理アドレスを獲得し、その論理
アドレスを物理アドレスに変換する必要がある。次に、
透過形システム割込みサービスルーチンは割込みの起こ
った入出力命令の命令型と、命令長さと、アドレス長さ
と、オぺランド長さとを確定する。これを実行するため
に、透過形システム割込みサービスルーチンはメモリセ
グメントのサイズ、何らかのアドレス接頭部オーバライ
ド及び演算コード接頭部オーバライドを含むいくつかの
パラメータを確定しなければならない。
【０００９】割込みの起こった入出力命令からＣＰＵを
再始動させる必要がある透過形システム割込みサービス
ルーチン方式は少なくとも２つの次のような利点を有す
る。 １）割込みの起こった入出力命令の実行を継続するため
にＣＰＵを再始動させるという重い負担を透過形システ
ム割込みサービスルーチンが負うことになる。 ２）入出力命令から割込みが起こった後にＣＰＵを再始
動させる方式はマイクロプロセッサごとに異なる。
再始動させる必要がある透過形システム割込みサービス
ルーチン方式は少なくとも２つの次のような利点を有す
る。 １）割込みの起こった入出力命令の実行を継続するため
にＣＰＵを再始動させるという重い負担を透過形システ
ム割込みサービスルーチンが負うことになる。 ２）入出力命令から割込みが起こった後にＣＰＵを再始
動させる方式はマイクロプロセッサごとに異なる。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、自動化入出力トラップ再始動を伴なう改良された透
過形システム割込みを提供することである。
は、自動化入出力トラップ再始動を伴なう改良された透
過形システム割込みを提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、入出力
書込み命令は通知されない。中央処理装置（ＣＰＵ）
は、次の命令を実行する前に、バス装置が書込みを終了
するまで待つ。透過形システム割込みは、マイクロプロ
セッサ利用チップセットの中央処理装置（ＣＰＵ）の外
部ピンに電気信号を印加することにより呼出される。Ｃ
ＰＵチップの外部ピンに電気信号が印加されると、ＣＰ
Ｕは透過形システム割込みサービスルーチンを記憶す
る、通常はマッピングされていない専用ランダムアクセ
スメモリ（ＲＡＭ）領域を主メモリスペースの所定の１
領域としてマッピングし、現在ＣＰＵ状態を専用ＲＡＭ
スペースに保管し、透過形システム割込みサービスルー
チンの実行を開始する。
書込み命令は通知されない。中央処理装置（ＣＰＵ）
は、次の命令を実行する前に、バス装置が書込みを終了
するまで待つ。透過形システム割込みは、マイクロプロ
セッサ利用チップセットの中央処理装置（ＣＰＵ）の外
部ピンに電気信号を印加することにより呼出される。Ｃ
ＰＵチップの外部ピンに電気信号が印加されると、ＣＰ
Ｕは透過形システム割込みサービスルーチンを記憶す
る、通常はマッピングされていない専用ランダムアクセ
スメモリ（ＲＡＭ）領域を主メモリスペースの所定の１
領域としてマッピングし、現在ＣＰＵ状態を専用ＲＡＭ
スペースに保管し、透過形システム割込みサービスルー
チンの実行を開始する。
【００１２】保管されるＣＰＵ状態は命令ポインタと、
先行命令ポインタと、複数の入出力パラメータレジスタ
とから構成されている。入出力命令の実行中にＣＰＵに
割込みが起こっており、実行が再開するときに割込みサ
ービスルーチンが割込みの起こった入出力命令を再始動
することを望む場合には、透過形システム割込みサービ
スルーチンは専用ＲＡＭスペースの入出力トラップイン
ジケータをセットする。通常、透過形システム割込みサ
ービスルーチンは、ＣＰＵチップが設置されているシス
テムに透過形システム割込みを適用する特定の状況につ
いて独特のものである命令から構成される。
先行命令ポインタと、複数の入出力パラメータレジスタ
とから構成されている。入出力命令の実行中にＣＰＵに
割込みが起こっており、実行が再開するときに割込みサ
ービスルーチンが割込みの起こった入出力命令を再始動
することを望む場合には、透過形システム割込みサービ
スルーチンは専用ＲＡＭスペースの入出力トラップイン
ジケータをセットする。通常、透過形システム割込みサ
ービスルーチンは、ＣＰＵチップが設置されているシス
テムに透過形システム割込みを適用する特定の状況につ
いて独特のものである命令から構成される。
【００１３】透過形システム割込みからの回復は、割込
みの起こった入出力命令の自動再実行を含めて、ＣＰＵ
を透過形システム割込みの前に存在していたのと厳密に
同じ状態に復元させる「再開」命令を呼出す外部事象を
認識したときに行われる。詳細にいえば、ＣＰＵ状態の
復元中、「再開」命令は命令ポインタ及び先行命令ポイ
ンタを復元し、入出力トラップインジケータを検査し、
入出力トラップインジケータがセットされていれば命令
ポインタを先行命令ポインタに条件付きで減分する。さ
らに、入出力トラップインジケータがセットされている
場合には、入出力パラメータレジスタを適切な汎用レジ
スタに復元する。その結果、「次の」命令を実行するた
めに「再開」命令がＣＰＵを再始動するときに、割込み
の起こった入出力命令は自動的に再実行される。本発明
の目的，特徴及び利点は以下の本発明の好ましい実施例
の詳細な説明を図面と関連させながら参照することによ
り明白になるであろう。
みの起こった入出力命令の自動再実行を含めて、ＣＰＵ
を透過形システム割込みの前に存在していたのと厳密に
同じ状態に復元させる「再開」命令を呼出す外部事象を
認識したときに行われる。詳細にいえば、ＣＰＵ状態の
復元中、「再開」命令は命令ポインタ及び先行命令ポイ
ンタを復元し、入出力トラップインジケータを検査し、
入出力トラップインジケータがセットされていれば命令
ポインタを先行命令ポインタに条件付きで減分する。さ
らに、入出力トラップインジケータがセットされている
場合には、入出力パラメータレジスタを適切な汎用レジ
スタに復元する。その結果、「次の」命令を実行するた
めに「再開」命令がＣＰＵを再始動するときに、割込み
の起こった入出力命令は自動的に再実行される。本発明
の目的，特徴及び利点は以下の本発明の好ましい実施例
の詳細な説明を図面と関連させながら参照することによ
り明白になるであろう。
【００１４】
【実施例】システムの概要 そこで図１を参照すると、本発明を具現化したマイクロ
プロセッサシステムの例を表すブロック線図が示されて
いる。以下にこのマイクロプロセッサシステムの例を簡
単に説明するが、本発明がこの特定のマイクロプロセッ
サ構成には限定されず、実質的にはどのようなプロセッ
サ構成に組込まれても良いことを理解すべきである。例
示したマイクロプロセッサシステム１０はＧＥＮＣＰ
Ｕ，ＧＥＮＩＯ及びＧＥＮＶＧＡとして指示されている
３つの主要構成要素を含む。ＧＥＮＣＰＵは拡張中央処
理装置であり、ＧＥＮＩＯはシングルチップ入出力装置
であり、ＧＥＮＶＧＡはシングルチップグラフィックス
インタフェースである。これら３つの構成要素は互いに
通信すると共に、ＩＳＡバス４２を介して他のシステム
構成要素（拡張スロット，キーボード制御装置，ディス
ク制御装置など）と通信する。
プロセッサシステムの例を表すブロック線図が示されて
いる。以下にこのマイクロプロセッサシステムの例を簡
単に説明するが、本発明がこの特定のマイクロプロセッ
サ構成には限定されず、実質的にはどのようなプロセッ
サ構成に組込まれても良いことを理解すべきである。例
示したマイクロプロセッサシステム１０はＧＥＮＣＰ
Ｕ，ＧＥＮＩＯ及びＧＥＮＶＧＡとして指示されている
３つの主要構成要素を含む。ＧＥＮＣＰＵは拡張中央処
理装置であり、ＧＥＮＩＯはシングルチップ入出力装置
であり、ＧＥＮＶＧＡはシングルチップグラフィックス
インタフェースである。これら３つの構成要素は互いに
通信すると共に、ＩＳＡバス４２を介して他のシステム
構成要素（拡張スロット，キーボード制御装置，ディス
ク制御装置など）と通信する。
【００１５】ＧＥＮＣＰＵはＣＰＵ１２と、メモリ制御
装置１４と、キャッシュ制御装置１６と、ＩＳＡバス制
御論理１８と、ラインバッファ２０とを含む。ＣＰＵ１
２は、実モード及び保護モードという少なくとも２つの
オペレーションのモードを有する。ＣＰＵ１２は、本質
的には、本発明の法人譲受人であるＩｎｔｅｌ Ｃｏｒ
ｐｏｒａｔｉｏｎが製造している「ｉ３８６（商標）Ｓ
Ｘ」ＣＰＵである。この説明を通して、「ｉ３８６（商
標）ＳＸ」ＣＰＵに関連するレジスタ名，信号名などの
いくつかの用語は、本発明を説明するために採用される
ものである。そのような用語はマイクロプロセッサ設計
の分野に携わる人には明白であるので、ここでは詳細に
は説明せず、直接に関連性をもつ用語のみを簡単に説明
する。
装置１４と、キャッシュ制御装置１６と、ＩＳＡバス制
御論理１８と、ラインバッファ２０とを含む。ＣＰＵ１
２は、実モード及び保護モードという少なくとも２つの
オペレーションのモードを有する。ＣＰＵ１２は、本質
的には、本発明の法人譲受人であるＩｎｔｅｌ Ｃｏｒ
ｐｏｒａｔｉｏｎが製造している「ｉ３８６（商標）Ｓ
Ｘ」ＣＰＵである。この説明を通して、「ｉ３８６（商
標）ＳＸ」ＣＰＵに関連するレジスタ名，信号名などの
いくつかの用語は、本発明を説明するために採用される
ものである。そのような用語はマイクロプロセッサ設計
の分野に携わる人には明白であるので、ここでは詳細に
は説明せず、直接に関連性をもつ用語のみを簡単に説明
する。
【００１６】詳細にいえば、ＣＰＵ１２は複数の汎用レ
ジスタ（図示せず）と、命令ポインタを記憶する命令ポ
インタレジスタ（図示せず）と、先行命令ポインタを記
憶する先行命ポインタレジスタ（図示せず）とを具備す
る。命令ポインタは命令の取出しを制御する。ＣＰＵ１
２は、次に実行すべき命令と、実行したばかりの命令と
を指示すために、１つの命令が実行されるたびに、命令
ポインタと先行命令ポインタを自動的に増分する。ＣＰ
Ｕ１２は、複数の命令を実行する論理（図示せず）をさ
らに含む。命令は複数の読取り入出力命令と、複数の書
込み入出力命令とから構成されている。書込み入出力命
令は通知されず、バス装置が書込みを終了するまで次の
命令の実行はＣＰＵ１２によって遅延される。読取り／
書込み入出力命令は、それぞれ、複数の入出力パラメー
タを含む。入出力パラメータは汎用レジスタに記憶され
ている。読取り／書込み入出力命令を含めた命令は零
個、１つ又は２つのオペランドについて演算する。オペ
ランドは命令の中に入っているか、あるいはレジスタ又
は記憶場所にある。ＣＰＵ１２は実モード，保護モード
という２つの動作モードを有する。実モードと保護モー
ドとの主な相違点は、論理アドレスをリニアアドレスに
変換する方式、アドレススペースの大きさ及びページン
グ能力である。
ジスタ（図示せず）と、命令ポインタを記憶する命令ポ
インタレジスタ（図示せず）と、先行命令ポインタを記
憶する先行命ポインタレジスタ（図示せず）とを具備す
る。命令ポインタは命令の取出しを制御する。ＣＰＵ１
２は、次に実行すべき命令と、実行したばかりの命令と
を指示すために、１つの命令が実行されるたびに、命令
ポインタと先行命令ポインタを自動的に増分する。ＣＰ
Ｕ１２は、複数の命令を実行する論理（図示せず）をさ
らに含む。命令は複数の読取り入出力命令と、複数の書
込み入出力命令とから構成されている。書込み入出力命
令は通知されず、バス装置が書込みを終了するまで次の
命令の実行はＣＰＵ１２によって遅延される。読取り／
書込み入出力命令は、それぞれ、複数の入出力パラメー
タを含む。入出力パラメータは汎用レジスタに記憶され
ている。読取り／書込み入出力命令を含めた命令は零
個、１つ又は２つのオペランドについて演算する。オペ
ランドは命令の中に入っているか、あるいはレジスタ又
は記憶場所にある。ＣＰＵ１２は実モード，保護モード
という２つの動作モードを有する。実モードと保護モー
ドとの主な相違点は、論理アドレスをリニアアドレスに
変換する方式、アドレススペースの大きさ及びページン
グ能力である。
【００１７】さらにＣＰＵ１２は複数のハードウェア割
込みを実行する論理（図示せず）をさらに含む。ハード
ウェア割込みは外部事象の結果として起こり、マスク可
能，マスク不可能という２つの型に分類される。現在命
令の実行後に割込みをサービスする。割込みをサービス
することによって割込みサービスルーチンが終了した
後、割込みが起こった命令のすぐ後の命令から実行が再
開され、進行してゆく。マスク可能割込みは、通常、非
同期外部ハードウェア事象に応答するために使用され
る。マスク不可能割込みは、通常、優先順位が非常に高
い事象をサービスするために使用される。ＣＰＵ１２の
関連するレジスタ及び内部構造の詳細についは、Ｉｎｔ
ｅｌ Ｃｏｒｐｏｒａｔｉｏｎが出版番号２４０１８７
として出版しているｉ３８６（商標）Ｍｉｃｒｏｐｒｏ
ｃｅｓｓｏｒ及びそれに関連する出版物を参照。
込みを実行する論理（図示せず）をさらに含む。ハード
ウェア割込みは外部事象の結果として起こり、マスク可
能，マスク不可能という２つの型に分類される。現在命
令の実行後に割込みをサービスする。割込みをサービス
することによって割込みサービスルーチンが終了した
後、割込みが起こった命令のすぐ後の命令から実行が再
開され、進行してゆく。マスク可能割込みは、通常、非
同期外部ハードウェア事象に応答するために使用され
る。マスク不可能割込みは、通常、優先順位が非常に高
い事象をサービスするために使用される。ＣＰＵ１２の
関連するレジスタ及び内部構造の詳細についは、Ｉｎｔ
ｅｌ Ｃｏｒｐｏｒａｔｉｏｎが出版番号２４０１８７
として出版しているｉ３８６（商標）Ｍｉｃｒｏｐｒｏ
ｃｅｓｓｏｒ及びそれに関連する出版物を参照。
【００１８】ＧＥＮＩＯは並列ポート（ＰＩＯ）２２
と、デュアル直列ポート（ＳＩＯ）２４ａ、２４ｂと、
実時間クロック装置（ＲＴＣ）２６と、デュアルプログ
ラマブル割込み制御装置（ＰＩＣ）２８ａ、２８ｂと、
デュアルプログラマブルタイマー（ＰＩＴ）３０ａ、３
０ｂと、デュアル直接メモリアクセス制御装置（ＤＭ
Ａ）３２ａ，３２ｂとを含む。ＧＥＮＶＧＡはＶＧＡ図
形制御装置３６と、ビデオメモリ制御装置３８と、フラ
ットパネル表示装置用インタフェース４０とを含む。そ
の上、３つの主要構成要素の外に、システムメモリ４４
と、キャッシュメモリ４６と、ビデオメモリ４８と、従
来のＶＧＡモニター用インタフェース（ＰＡＬ／ＤＡ
Ｃ）５０がある。システムメモリ４４と、キャッシュメ
モリ４６と、ビデオメモリ４８は、それぞれ、メモリ制
御装置１４と、キャッシュメモリ制御装置１６と、ビデ
オメモリ制御装置３８とによりアクセスされる。ビデオ
メモリ４８はＩＳＡバス４２と、２つのインタフェース
４０，５０とを介してアクセスされても良い。「ｉ３８
６（商標）ＳＸ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ」に関
連するさらに詳細な説明については、Ｉｎｔｅｌ Ｃｏ
ｒｐｏｒａｔｉｏｎが出版番号２４０３３２として出版
したｉ３８６（商標）ＳＸ Ｍｉｃｒｏｐｒｏｃｅｓｓ
ｏｒＨａｒｄｗａｒｅ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕ
ａｌ及びそれに関連する出版物を参照。
と、デュアル直列ポート（ＳＩＯ）２４ａ、２４ｂと、
実時間クロック装置（ＲＴＣ）２６と、デュアルプログ
ラマブル割込み制御装置（ＰＩＣ）２８ａ、２８ｂと、
デュアルプログラマブルタイマー（ＰＩＴ）３０ａ、３
０ｂと、デュアル直接メモリアクセス制御装置（ＤＭ
Ａ）３２ａ，３２ｂとを含む。ＧＥＮＶＧＡはＶＧＡ図
形制御装置３６と、ビデオメモリ制御装置３８と、フラ
ットパネル表示装置用インタフェース４０とを含む。そ
の上、３つの主要構成要素の外に、システムメモリ４４
と、キャッシュメモリ４６と、ビデオメモリ４８と、従
来のＶＧＡモニター用インタフェース（ＰＡＬ／ＤＡ
Ｃ）５０がある。システムメモリ４４と、キャッシュメ
モリ４６と、ビデオメモリ４８は、それぞれ、メモリ制
御装置１４と、キャッシュメモリ制御装置１６と、ビデ
オメモリ制御装置３８とによりアクセスされる。ビデオ
メモリ４８はＩＳＡバス４２と、２つのインタフェース
４０，５０とを介してアクセスされても良い。「ｉ３８
６（商標）ＳＸ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ」に関
連するさらに詳細な説明については、Ｉｎｔｅｌ Ｃｏ
ｒｐｏｒａｔｉｏｎが出版番号２４０３３２として出版
したｉ３８６（商標）ＳＸ Ｍｉｃｒｏｐｒｏｃｅｓｓ
ｏｒＨａｒｄｗａｒｅ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕ
ａｌ及びそれに関連する出版物を参照。
【００１９】自動化入出力トラップ再始動を伴なう透過
形システム割込み 本発明は従来のマイクロプロセッサアーキテクチャ、た
とえば、譲受人の「ｉ３８６（商標）」アーキテクチャ
に対する次の３点の改良によって実現される。 １．ＣＰＵが入出力命令を実行している間に保護メカニ
ズムに取って代わる特定の支援によって、マイクロプロ
セッサ全体の保護メカニズムに代わるシステムスーパー
バイザ割込み（ＳＳＩ）と呼ばれる新たな割込み。ＳＳ
Ｉ割込みはマスク不可能であり、他のマスク不可能割込
みを含めた他のあらゆる割込みより高い優先順位を有す
る。ＳＳＩ割込みはＳＳＩ割込みサービスルーチンによ
りサービスされる。 ２．ＳＳＩ割込みサービスルーチンと、割込みが起こっ
た時点のＣＰＵの状態と、入出力トラップインジケータ
とを記憶するシステム管理ＲＡＭ、すなわち、ＳＭＲＡ
Ｍと呼ばれる特殊システム透過形メモリ領域。入出力ト
ラップインジケータは、入出力命令の実行中にＣＰＵに
割込みが起こったか否かを指示する。 ３．マイクロプロセッサシステムをＳＳＩ割込みにより
割込みが起こる直前の状態に戻し、次の命令で実行を再
開するか又は割込みが起こった入出力命令を自動的に再
実行するＲＥＳＵＭＥと呼ばれる新たな命令。
形システム割込み 本発明は従来のマイクロプロセッサアーキテクチャ、た
とえば、譲受人の「ｉ３８６（商標）」アーキテクチャ
に対する次の３点の改良によって実現される。 １．ＣＰＵが入出力命令を実行している間に保護メカニ
ズムに取って代わる特定の支援によって、マイクロプロ
セッサ全体の保護メカニズムに代わるシステムスーパー
バイザ割込み（ＳＳＩ）と呼ばれる新たな割込み。ＳＳ
Ｉ割込みはマスク不可能であり、他のマスク不可能割込
みを含めた他のあらゆる割込みより高い優先順位を有す
る。ＳＳＩ割込みはＳＳＩ割込みサービスルーチンによ
りサービスされる。 ２．ＳＳＩ割込みサービスルーチンと、割込みが起こっ
た時点のＣＰＵの状態と、入出力トラップインジケータ
とを記憶するシステム管理ＲＡＭ、すなわち、ＳＭＲＡ
Ｍと呼ばれる特殊システム透過形メモリ領域。入出力ト
ラップインジケータは、入出力命令の実行中にＣＰＵに
割込みが起こったか否かを指示する。 ３．マイクロプロセッサシステムをＳＳＩ割込みにより
割込みが起こる直前の状態に戻し、次の命令で実行を再
開するか又は割込みが起こった入出力命令を自動的に再
実行するＲＥＳＵＭＥと呼ばれる新たな命令。
【００２０】次に図２を参照すると、本発明のＳＳＩ割
込みのマイクロコードを表すフローチャートが示されて
いる。ＳＳＩ割込みは、ＣＰＵチップの外部ピンに電気
信号を印加することにより呼出される。ＣＰＵチップの
外部ピンで電気信号（ＳＳＩ事象）を検出すると、ＣＰ
Ｕはブロック１０２でＳＭＲＡＭを主メモリスペースの
所定の１領域としてマッピングする。ＳＭＲＡＭは通常
は主メモリスペースの一部としてマッピングされないの
で、オペレーティングシステム及びアプリケーションに
対してアクセス不可能になっている。さらに、ＣＰＵは
ブロック１０４でＣＰＵ状態をＳＭＲＡＭスペースに保
管し、ブロック１０６でＣＰＵを実モードに切換え、ブ
ロック１０８ではＣＰＵのプログラム制御レジスタを再
初期設定し、ブロック１１０でＳＳＩ割込みサービスル
ーチンの実行を開始する。
込みのマイクロコードを表すフローチャートが示されて
いる。ＳＳＩ割込みは、ＣＰＵチップの外部ピンに電気
信号を印加することにより呼出される。ＣＰＵチップの
外部ピンで電気信号（ＳＳＩ事象）を検出すると、ＣＰ
Ｕはブロック１０２でＳＭＲＡＭを主メモリスペースの
所定の１領域としてマッピングする。ＳＭＲＡＭは通常
は主メモリスペースの一部としてマッピングされないの
で、オペレーティングシステム及びアプリケーションに
対してアクセス不可能になっている。さらに、ＣＰＵは
ブロック１０４でＣＰＵ状態をＳＭＲＡＭスペースに保
管し、ブロック１０６でＣＰＵを実モードに切換え、ブ
ロック１０８ではＣＰＵのプログラム制御レジスタを再
初期設定し、ブロック１１０でＳＳＩ割込みサービスル
ーチンの実行を開始する。
【００２１】保管されるＣＰＵ状態は命令ポインタと、
先行命令ポインタと、入出力パラメータレジスタとから
構成されている。ＳＳＩ割込みサービスルーチンは、入
出力命令の実行中にＣＰＵに割込みが起こっている場合
には、専用ＲＡＭスペースにおける入出力トラップイン
ジケータをセットし、実行が再開するとき、割込みサー
ビスルーチンは割込みが起こった入出力命令の再始動を
要求する。通常、ＳＳＩ割込みサービスルーチンは、Ｃ
ＰＵチップが設置されているシステムにＳＳＩ割込みを
適用する特定の状況について独特のものである命令から
構成されている。
先行命令ポインタと、入出力パラメータレジスタとから
構成されている。ＳＳＩ割込みサービスルーチンは、入
出力命令の実行中にＣＰＵに割込みが起こっている場合
には、専用ＲＡＭスペースにおける入出力トラップイン
ジケータをセットし、実行が再開するとき、割込みサー
ビスルーチンは割込みが起こった入出力命令の再始動を
要求する。通常、ＳＳＩ割込みサービスルーチンは、Ｃ
ＰＵチップが設置されているシステムにＳＳＩ割込みを
適用する特定の状況について独特のものである命令から
構成されている。
【００２２】ＳＳＩ割込みからの回復は、「再開」命令
を呼出す外部事象（ＲＭＳ事象）を認識したときに行わ
れる。外部事象を検出すると、ＣＰＵはブロック１１２
でＳＭＲＡＭ領域に記憶されているＣＰＵ状態を復元
し、ブロック１１３では、入出力トラップインジケータ
がセットされているか否かを判定するために検査する。
入出力トラップインジケータがセットされていれば、分
岐経路１１３ａをたどって、ＣＰＵはブロック１１４で
命令ポインタを逆方向命令ポインタに減分する。その上
に、入出力パラメータレジスタを割込みが起こる前の値
に復元する。
を呼出す外部事象（ＲＭＳ事象）を認識したときに行わ
れる。外部事象を検出すると、ＣＰＵはブロック１１２
でＳＭＲＡＭ領域に記憶されているＣＰＵ状態を復元
し、ブロック１１３では、入出力トラップインジケータ
がセットされているか否かを判定するために検査する。
入出力トラップインジケータがセットされていれば、分
岐経路１１３ａをたどって、ＣＰＵはブロック１１４で
命令ポインタを逆方向命令ポインタに減分する。その上
に、入出力パラメータレジスタを割込みが起こる前の値
に復元する。
【００２３】分岐経路１１３ｂに示すように入出力トラ
ップインジケータがセットされていない場合、又はブロ
ック１１４で命令ポインタを先行命令ポインタに減分し
たときには、ＣＰＵはブロック１１６でＳＭＲＡＭ領域
をスイッチアウトすると共にそれを主メモリスペースの
一部としてアンマッピングし、ブロック１１８では割込
みの起こったオペレーティングシステム又はアプリケー
ションプログラムの実行を継続する。従って、システム
割込みサービスルーチンから戻るときに入出力トラップ
インジケータがセットされていれば、割込みが起こった
入出力命令を再実行することになる。ところが、システ
ム割込みサービスルーチンから戻るときに入出力トラッ
プインジケータがセットされていない場合には、次の命
令を再実行する。
ップインジケータがセットされていない場合、又はブロ
ック１１４で命令ポインタを先行命令ポインタに減分し
たときには、ＣＰＵはブロック１１６でＳＭＲＡＭ領域
をスイッチアウトすると共にそれを主メモリスペースの
一部としてアンマッピングし、ブロック１１８では割込
みの起こったオペレーティングシステム又はアプリケー
ションプログラムの実行を継続する。従って、システム
割込みサービスルーチンから戻るときに入出力トラップ
インジケータがセットされていれば、割込みが起こった
入出力命令を再実行することになる。ところが、システ
ム割込みサービスルーチンから戻るときに入出力トラッ
プインジケータがセットされていない場合には、次の命
令を再実行する。
【００２４】命令ポインタ及び逆方向命令ポインタを保
管することと、入出力パラメータレジスタを保管するこ
とと、入出力パラメータレジスタを条件付きで復元する
ことを除いて、ＳＳＩ割込みの特定の適用状況であるパ
ワー管理割込み（ＰＭＩ）を含めたこれらの改良は関連
同時係属米国特許出願に詳細に説明されている。本発明
の方法を現時点で好ましい形態に関して説明したが、本
発明の方法が上述の現時点で好ましい形態に限定されな
いことは当業者には認められるであろう。本発明の方法
は特許請求の範囲の趣旨の中と変形及び変更を伴なって
実施されて良い。従って、明細書及び図面は限定的な意
味ではなく、単なる実例としてみなされるべきである。
管することと、入出力パラメータレジスタを保管するこ
とと、入出力パラメータレジスタを条件付きで復元する
ことを除いて、ＳＳＩ割込みの特定の適用状況であるパ
ワー管理割込み（ＰＭＩ）を含めたこれらの改良は関連
同時係属米国特許出願に詳細に説明されている。本発明
の方法を現時点で好ましい形態に関して説明したが、本
発明の方法が上述の現時点で好ましい形態に限定されな
いことは当業者には認められるであろう。本発明の方法
は特許請求の範囲の趣旨の中と変形及び変更を伴なって
実施されて良い。従って、明細書及び図面は限定的な意
味ではなく、単なる実例としてみなされるべきである。
【図１】本発明を具現化したマイクロプロセッサシステ
ムの１例を示す機能ブロック線図。
ムの１例を示す機能ブロック線図。
【図２】本発明の自動化入出力トラップ再始動を伴なう
透過形システム割込みに関わるマイクロコードの機能流
れ図。
透過形システム割込みに関わるマイクロコードの機能流
れ図。
１０ マイクロプロセッサシステム １２ ＣＰＵ １４ メモリ制御装置 １６ キャッシュ制御装置 １８ ＩＳＡバス制御論理 ２０ ラインバッファ ２２ 並列ポート ２４ａ，２４ｂ デュアル直列ポート ２６ 実時間クロック装置 ２８ａ，２８ｂ デュアルプログラマブル割込み制御装
置 ３０ａ，３０ｂ デュアルプログラマブルタイマー ３２ａ，３２ｂ デュアル直接メモリアクセス制御装置 ３６ ＶＧＡ図形制御装置 ３８ ビデオメモリ制御装置 ４０ フラットパネル表示装置用インタフェース ４２ ＩＳＡバス ４４ システムメモリ ４６ キャッシュメモリ ４８ ビデオメモリ ５０ ＶＧＡモニター用インタフェース ６４ セグメントレジスタ ６６ セグメンテーション装置 ６８ ページング装置 ７０ 物理メモリ ７２ セグメント記述子レジスタ ７４ 比較器
置 ３０ａ，３０ｂ デュアルプログラマブルタイマー ３２ａ，３２ｂ デュアル直接メモリアクセス制御装置 ３６ ＶＧＡ図形制御装置 ３８ ビデオメモリ制御装置 ４０ フラットパネル表示装置用インタフェース ４２ ＩＳＡバス ４４ システムメモリ ４６ キャッシュメモリ ４８ ビデオメモリ ５０ ＶＧＡモニター用インタフェース ６４ セグメントレジスタ ６６ セグメンテーション装置 ６８ ページング装置 ７０ 物理メモリ ７２ セグメント記述子レジスタ ７４ 比較器
フロントページの続き (72)発明者 カメスワラン・シヴァマニ アメリカ合衆国 94086 カリフォルニ ア州・サニーヴェイル・リリイ アヴェ ニュ・1055 (56)参考文献 特開 昭56−124952（ＪＰ，Ａ) 特開 平１−68838（ＪＰ，Ａ) 特開 昭53−84540（ＪＰ，Ａ) 特開 昭51−114839（ＪＰ，Ａ) 特開 昭64−29939（ＪＰ，Ａ) 特公 昭48−26169（ＪＰ，Ｂ１)
Claims (2)
- 【請求項１】 少なくとも１つのメモリ装置および少な
くとも１つのバス装置に結合され、複数のＣＰＵ命令か
ら構成されている少なくとも１つのアプリケーションプ
ログラムおよびオペレーティングシステムを実行する中
央処理装置（ＣＰＵ）を具備し、前記ＣＰＵは実モード
及び保護モードという少なくとも２つのプログラム実行
モードと、プログラムの実行を中断する少なくとも１つ
の割込みとを有するマイクロプロセッサシステムであっ
て、 （ａ） 前記命令には、少なくとも書込み入出力（Ｉ／
Ｏ）命令を含む少なくとも１つの入出力（Ｉ／Ｏ）命令
が含まれていて、前記ＣＰＵは、少なくとも１つのバス
装置による書込み（Ｉ／Ｏ）命令の完了を待ってから次
の命令を実行するものであり； （ｂ） 前記メモリ装置には、割込み処理プログラム
と、前記ＣＰＵのプロセッサ状態データと、入出力トラ
ップインジケータとを記憶する専用メモリ領域が設けら
れ、前記専用メモリ領域は、主メモリスペースの一部と
してマッピングされておらず前記オペレーティングシス
テム及びアプリケーションプログラムに対してアクセス
不可能に維持されており； （ｃ） 前記割込み処理プログラムに応じて、前記入出
力命令のどれかで前記ＣＰＵに割込みが起こっているか
否かを判定し、そして、もし起こっていれば、前記入出
力トラップインジケータをセットし、もって前記入出力
命令のどれかで前記ＣＰＵに割込みが生じており且つ前
記ＣＰＵによる実行の再開時に前記割込みを受けた入出
力命令を再始動すべきであることを示す、判定してセッ
トする手段を備え； （ｄ） 命令ポインタと、先行命令ポインタと、少なく
とも１つのＩ／Ｏパラメータとを含むレジスタ手段を備
え、前記命令ポインタおよび先行命令ポインタは、前記
オペレーティングシステムおよび前記アプリケーション
プログラム中の命令であって、ＣＰＵにより次に実行さ
れる命令である第１の命令およびＣＰＵにより実行中で
あった命令である第２の命令をそれぞれ示し、前記少な
くとも１つのＩ／Ｏパラメータは最も新しく実行された
入出力命令と関連するものであり、前記入出力トラップ
インジケータにより、前記入出力命令のどれかで前記Ｃ
Ｐ Ｕに割込みが起こっているか否かが示され； （ｅ） オペレーティングシステムおよびアプリケーシ
ョンプログラムの実行に割込みを行い、専用メモリ領域
をスイッチインして前記主メモリ空間の所定部分にマッ
ピングを行い、前記ＣＰＵのプロセッサ状態データを前
記車用メモリ領域に保管し、前記ＣＰＵを実モードに切
り換え、前記割込み処理プログラムの実行を始める、シ
ステムスーパーバイザ（ＳＳＩ）手段であって、オペレ
ーティングシステムおよびアプリケーションプログラム
からはマスクできず、他の割込みよりも高い優先順位を
有している、システムスーパーバイザ手段を備え； （ｆ） 前記専用メモリ領域から前記ＣＰＵへと前記保
管したプロセッサ状態データを復元し、前記入出力トラ
ップインジケータを検査してそれがセットされているか
否かを判定し、前記入出力トラップインジケータがセッ
トされていれば前記復元した命令ポインタを前記先行命
令ポインタ減分し、前記少なくとも１つのＩ／Ｏパラメ
ータを前記ＣＰＵの少なくとも１つの汎用レジスタにロ
ードし、前記専用メモリ領域をスイッチアウトして前記
主メモリスペースからアンマッピングし、前記オペレー
ティングシステム及び前記アプリケーションプログラム
の実行を再開する再開手段を備え、前記ＣＰＵに信頼性
をもって割込み可能であり、オペレーティングシステム
およびアプリケーションプログラムの変更を要すること
なく、Ｉ／Ｏトラップの自動化した再始動を割込み処理
プログラムで行える、ことを特徴とするマイクロプロセ
ッサシステム。 - 【請求項２】 少なくとも１つのメモリ装置および少な
くとも１つのバス装置に結合され、複数のＣＰＵ命令か
ら構成されている少なくとも１つのアプリケーションプ
ログラムおよびオペレーティングシステムを実行する中
央処理装置（ＣＰＵ）を具備し、前記ＣＰＵは実モード
及び保護モードという少なくとも２つのプログラム実行
モードと、プログラムの実行を中断する少なくとも１つ
の割込みとを有するマイクロプロセッサシステムにおい
て、オペレーティングシステムおよびアプリケーション
プログラムの変更を要することなく、前記ＣＰＵに信頼
性をもって割込み可能で、Ｉ／Ｏトラップの自動化した
再始動を可能とする方法であって、 （ａ） 前記メモリ装置の専用メモリ領域にして、主メ
モリスペースの一部と してマッピングされておらず、従
って前記オペレーティングシステム及びアプリケーショ
ンプログラムに対しアクセス不可能に維持されている、
専用メモリ領域に、割込みサービスプログラムを記憶す
る過程と； （ｂ） 前記命令には少なくとも書込み入出力（Ｉ／
Ｏ）命令を含む少なくとも１つの入出力（Ｉ／Ｏ）命令
が含まれており、次の命令を実行するまでに、少なくと
も１つのバス装置による書込み（Ｉ／Ｏ）命令の完了を
待つ過程と； （ｃ） 所定の入力を受信したとき、前記オペレーティ
ングシステム及び前記アプリケーションプログラムによ
りマスク不可能であると共に他の割込みより高い優先順
位を有する割込みをもって、前記オペレーティングシス
テム及び前記アプリケーションプログラムの実行を中断
する過程と； （ｄ） 前記専用メモリ領域を前記主メモリスペースの
所定の１セグメントにスイッチインし且つマッピングす
る過程と； （ｅ） 命令ポインタと、先行命令ポインタと、少なく
とも１つのＩ／Ｏパラメータとを含むプロセッサ状態デ
ータを、前記専用メモリ領域に記憶する過程にして、前
記命令ポインタおよび先行命令ポインタは、前記オペレ
ーティングシステムおよび前記アプリケーションプログ
ラム中の命令であって、ＣＰＵにより次に実行される命
令である第１の命令およびＣＰＵにより実行中であった
命令である第２の命令をそれぞれ示し、前記少なくとも
１つのＩ／Ｏパラメータは最も新しく実行された入出力
命令と関連するものである、前記専用メモリ領域に記憶
する過程と； （ｆ） 前記ＣＰＵを前記実モードに切換える過程と； （ｇ） 前記入出力命令のどれかの実行中に前記ＣＰＵ
に割込みが起こっているか否かを判定し、そして、もし
起こっていて、割込みを受けている入出力命令の再実行
をＣＰＵの実行再開時になすべきであるなら、入出力ト
ラップインジケータを前記専用メモリ領域に記憶する過
程と； （ｈ） 前記割込みサービスプログラムの実行を開始す
る過程と； （ｉ） 前記割込みサービスプログラムの制御の下に、
前記保管したプロセッサ状態データを復元する過程と； （ｊ） 前記入出力トラップインジケータがセットされ
ているか否かを判定し 、もしセットされていれば、前記
復元された命令ポインタを前記の先行命令ポインタに減
分する過程と； （ｋ） 前記専用メモリ領域を前記主メモリスペースか
らスイッチアウトし且つアンマッピングする過程と； （ｌ） 前記オペレーティングシステム及び前記アプリ
ケーションプログラムの実行を再開する過程とを有す
る、ことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US75310791A | 1991-08-30 | 1991-08-30 | |
| US753,107 | 1991-08-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05233325A JPH05233325A (ja) | 1993-09-10 |
| JP2753781B2 true JP2753781B2 (ja) | 1998-05-20 |
Family
ID=25029188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253662A Expired - Lifetime JP2753781B2 (ja) | 1991-08-30 | 1992-08-31 | マイクロプロセッサ装置及び割込みと自動化入出力トラップ再始動を行う方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP2753781B2 (ja) |
| DE (1) | DE4228754C2 (ja) |
| FR (1) | FR2681963B1 (ja) |
| GB (1) | GB2259166B (ja) |
| HK (1) | HK170895A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06230979A (ja) * | 1992-06-17 | 1994-08-19 | Cyrix Corp | 改良されたシステム管理方法および装置 |
| US5475829A (en) * | 1993-03-22 | 1995-12-12 | Compaq Computer Corp. | Computer system which overrides write protection status during execution in system management mode |
| US6093213A (en) * | 1995-10-06 | 2000-07-25 | Advanced Micro Devices, Inc. | Flexible implementation of a system management mode (SMM) in a processor |
| US6557104B2 (en) | 1997-05-02 | 2003-04-29 | Phoenix Technologies Ltd. | Method and apparatus for secure processing of cryptographic keys |
| US7925815B1 (en) * | 2006-06-29 | 2011-04-12 | David Dunn | Modifications to increase computer system security |
| US8661265B1 (en) | 2006-06-29 | 2014-02-25 | David Dunn | Processor modifications to increase computer system security |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826169A (ja) * | 1971-08-09 | 1973-04-05 | ||
| JPS51114839A (en) * | 1975-04-02 | 1976-10-08 | Hitachi Ltd | Data processor |
| JPS5384540A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Data processing unit |
| JPS599937B2 (ja) * | 1980-02-20 | 1984-03-06 | 富士通株式会社 | 情報処理装置 |
| US4374415A (en) * | 1980-07-14 | 1983-02-15 | International Business Machines Corp. | Host control of suspension and resumption of channel program execution |
| US4719565A (en) * | 1984-11-01 | 1988-01-12 | Advanced Micro Devices, Inc. | Interrupt and trap handling in microprogram sequencer |
| US5027273A (en) * | 1985-04-10 | 1991-06-25 | Microsoft Corporation | Method and operating system for executing programs in a multi-mode microprocessor |
| US4907150A (en) * | 1986-01-17 | 1990-03-06 | International Business Machines Corporation | Apparatus and method for suspending and resuming software applications on a computer |
| JPS6468838A (en) * | 1987-09-10 | 1989-03-14 | Hitachi Ltd | Level processing information processor |
-
1992
- 1992-08-19 GB GB9217580A patent/GB2259166B/en not_active Expired - Fee Related
- 1992-08-28 FR FR9210351A patent/FR2681963B1/fr not_active Expired - Fee Related
- 1992-08-28 DE DE4228754A patent/DE4228754C2/de not_active Expired - Fee Related
- 1992-08-31 JP JP4253662A patent/JP2753781B2/ja not_active Expired - Lifetime
-
1995
- 1995-11-09 HK HK170895A patent/HK170895A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| FR2681963A1 (fr) | 1993-04-02 |
| GB2259166A (en) | 1993-03-03 |
| DE4228754A1 (de) | 1993-03-04 |
| GB9217580D0 (en) | 1992-09-30 |
| HK170895A (en) | 1995-11-17 |
| DE4228754C2 (de) | 1997-01-09 |
| FR2681963B1 (fr) | 1995-01-13 |
| GB2259166B (en) | 1995-05-03 |
| JPH05233325A (ja) | 1993-09-10 |
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