JP2743233B2 - マイクロプロセッサ装置及び自動化停止状態再始動を実行させる方法 - Google Patents

マイクロプロセッサ装置及び自動化停止状態再始動を実行させる方法

Info

Publication number
JP2743233B2
JP2743233B2 JP4253661A JP25366192A JP2743233B2 JP 2743233 B2 JP2743233 B2 JP 2743233B2 JP 4253661 A JP4253661 A JP 4253661A JP 25366192 A JP25366192 A JP 25366192A JP 2743233 B2 JP2743233 B2 JP 2743233B2
Authority
JP
Japan
Prior art keywords
cpu
interrupt
instruction
stop
operating system
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4253661A
Other languages
English (en)
Other versions
JPH05257712A (ja
Inventor
ジェイムズ・カーダック
コー・ニューエン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JPH05257712A publication Critical patent/JPH05257712A/ja
Application granted granted Critical
Publication of JP2743233B2 publication Critical patent/JP2743233B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサアー
キテクチャの分野に関し、特に、自動化停止状態再始動
を伴う透過形システム割込みを実行する方法及び装置に
関する。
【０００２】
【従来の技術】関連同時係属米国特許出願には、特にマ
イクロプロセッサアーキテクチャに適用され、透過形シ
ステム割込みを実行する方法及び装置が開示されてい
る。その関連同時係属米国特許出願に記載されている方
法と装置は、従来のマイクロプロセッサ、特に、保護動
作モードと、実動作モードとを有するマイクロプロセッ
サにおいて、システムインテグレータ又はオリジナル機
器メーカー（ＯＥＭ）が透過形システム割込みを提供で
きないというこのマイクロプロセッサに固有の問題を解
決する。
【０００３】透過形システム割込みは、オペレーティン
グシステムやアプリケーションプログラムから見えない
形で行われる割り込みであり、オペレーティングシステ
ム又はアプリケーションによるマスク、置き換え又は重
ね書きができないために、そのマイクロプロセッサを使
用するシステムインテグレータがどのような動作環境に
おいても信頼性をもって動作するシステムレベル割込み
を実行することを可能にするシステムレベル割込みであ
る。関連同時係属米国特許出願に開示されている好まし
い実施例によれば、マイクロプロセッサ利用チップセッ
トの中央処理装置（ＣＰＵ）チップの外部ピンに電気信
号を印加することにより、透過形システム割込みを呼び
出す。
【０００４】ＣＰＵチップの外部ピンに電気信号が印加
されると、ＣＰＵは、透過形システム割込みサービスル
ーチンを主メモリスペースの所定の一領域として記憶し
ている、通常はマッピングされていない専用ランダムア
クセスメモリ（ＲＡＭ）領域をマッピングし、現在ＣＰ
Ｕ状態を専用ＲＡＭスペースに保管し、透過形システム
割込みルーチンの実行を開始する。通常、透過形システ
ム割込みルーチンは、ＣＰＵチップが設置されているシ
ステムに透過形システム割込みを適用する特定の状況に
独特のものである命令から構成されている。透過形シス
テム割込みからの回復は「再開」命令の実行時に行わ
れ、そこで、ＣＰＵは透過形システム割込みに先立って
存在していたのと同一の状態に厳密に復元されるのであ
る。
【０００５】透過形システム割込みの特定の適用目標は
パワー管理機能であり、その場合、プロセッサ及び／又
は他のシステム装置は未使用期間中に有効に遮断され、
その後、パワーアップルーチンを経過する必要なく再開
されることになるであろう。この機能は、パワーの保存
が第１の関心事であるバッテリー動作コンピュータに関
連して特に有用である。従って、たとえば、コンピュー
タのオペレータがアプリケーションプログラムについて
作業している間に中断が起こった場合、バッテリーの寿
命を維持するためにシステムはパワーダウンされる。オ
ペレータがシステムの使用に戻るときには、システムは
介在期間を通してランしていたかのようにアプリケーシ
ョンプログラムの同じ箇所に復元される。オペレータは
割込み前のアプリケーションプログラム結果を保管する
ために何のアクションも起こす必要はなく、コンピュー
タの使用に戻るときにアプリケーションプログラムを再
ロードする必要もない。
【０００６】関連同時係属米国特許出願によれば、透過
形システム割込みは停止状態の間にＣＰＵで割込みを起
こさせるための特定の支援を与えない。従って、アプリ
ケーション特有の命令を伴う透過形システムサービスル
ーチンは、停止状態の間にＣＰＵで割込みが起こったか
否かを判定するために検査しなければならない。停止状
態の間にＣＰＵで割込みが起こったならば、透過形シス
テムサービスルーチンは、さらに専用メモリスペースに
保管されているＣＰＵ状態の適切なレジスタを手配しな
ければならないので、ＣＰＵ状態を復元するために再開
命令を実行するときには、ＣＰＵは透過形システム割込
みの要求に応じて停止状態に再び入るか、又は次の命令
の実行を継続する。
【０００７】透過形システム割込みサービスルーチンが
停止状態の間にＣＰＵで割込みが起こったか否かを判定
する方式は、マイクロプロセッサによって異なる。関連
同時係属米国特許出願に１例として論じられている「ｉ
３８６（商標）ＳＸ」ＣＰＵ利用マイクロプロセッサシ
ステムの場合、透過形システム割込みサービスルーチン
は、入出力（Ｉ／Ｏ）レジスタをポーリングすることに
より、停止状態の間にＣＰＵで割込みが起こったか否か
を判定する。透過形システム割込みサービスルーチンに
ＣＰＵを割込みの起こった停止状態から再始動させる必
要がある方式には、少なくとも次の２つの欠点がある。 １）ＣＰＵを停止状態で再始動させるか又は次の命令の
実行を継続させる負担を透過形システム割込みサービス
ルーチンが負うことになる。 ２）停止状態から割込みが起こった後にＣＰＵを再始動
させる方式はマイクロプロセッサによって異なる。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、自動化停止状態再始動を伴う改良された透過形シス
テム割込みを提供することである。
【０００９】
【課題を解決するための手段】本発明によれば、透過形
システム割込みは、マイクロプロセッサ利用チップセッ
トの中央処理装置（ＣＰＵ）チップの外部ピンに電気信
号を印加することにより呼び出される。ＣＰＵチップの
外部ピンに電気信号が印加されると、ＣＰＵは、透過形
システム割込みサービスルーチンを記憶し、且つ通常は
マッピングされていない専用ランダムアクセスメモリ
（ＲＡＭ）領域を主メモリスペースの所定の１領域とし
てマッピングし、命令ポインタ及び前の命令ポインタを
含めた現在ＣＰＵ状態を専用ＲＡＭスペースに保管し、
ＣＰＵで停止状態から割込みが起こっていれば専用ＲＡ
Ｍスペースの停止インジケータをセットし、透過形シス
テム割込みサービスルーチンの実行を開始する。
【００１０】透過形システム割込みサービスルーチン
は、通常、ＣＰＵチップが設置されているシステムに透
過形システム割込みを適用する特定の状況について独特
のものである命令から構成されている。オプションとし
て、透過形システム割込みサービスルーチンは、停止イ
ンジケータを検査し、停止状態ではなく次の命令によっ
て実行を継続するためにＣＰＵを復元すべき場合には停
止インジケータをリセットする命令をさらに含んでいて
も良い。
【００１１】透過形システム割込みからの回復は、ＣＰ
Ｕを透過形システム割込みの前に存在していたのと厳密
に同じ状態に復元させるか又は停止状態から自動的に再
始動させる「再開」命令を呼び出す外部事象を認識した
ときに行われる。ＣＰＵ状態の復元中、「再開」命令は
停止インジケータを検査し、停止インジケータがセット
されていれば、復元された命令ポインタを復元された前
の命令ポインタに条件付きで減分し、それにより、先の
命令、すなわち、「停止」命令を再実行させて、次の命
令で実行を継続するのではなく、ＣＰＵを停止状態で復
元させる。本発明の目的、特徴及び利点は本発明の好ま
しい実施例の以下の詳細な説明を図面と関連させながら
参照することにより明白になるであろう。
【００１２】
【実施例】システムの概要 そこで図１を参照すると、本発明を具現化したマイクロ
プロセッサシステムの例を表わすブロック線図が示され
ている。以下にこのマイクロプロセッサシステムの例を
簡単に説明するが、本発明がこの特定のマイクロプロセ
ッサ構成には限定されず、実質的にはどのようなプロセ
ッサ構成に組み込まれても良いことを理解すべきであ
る。
【００１３】例示したマイクロプロセッサシステム１０
はＧＥＮＣＰＵ、ＧＥＮＩＯ及びＧＥＮＶＧＡとして指
示されている３つの主要構成要素を含む。ＧＥＮＣＰＵ
は拡張中央処理装置であり、ＧＥＮＩＯはシングルチッ
プ入出力装置であり、ＧＥＮＶＧＡはシングルチップグ
ラフィックスインタフェースである。これら３つの構成
要素は互いに通信すると共に、ＩＳＡバス４２を介して
他のシステム構成要素（拡張スロット、キーボード制御
装置、ディスク制御装置など）と通信する。ＧＥＮＣＰ
ＵはＣＰＵ１２と、メモリ制御装置１４と、キャッシュ
制御装置１６と、ＩＳＡバス制御論理１８と、ラインバ
ッファ２０とを含む。ＣＰＵ１２は、実モード及び保護
モードという少なくとも２つのオペレーションのモード
を有する。ＣＰＵ１２は、本質的には、本発明の法人譲
受人であるＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎが製造
している「ｉ３８６（商標）ＳＸ」ＣＰＵである。この
説明を通して、「ｉ３８６（商標）ＳＸ」ＣＰＵに関連
するレジスタ名、信号名などのいくつかの用語は、本発
明を説明するために採用されるものである。そのような
用語はマイクロプロセッサ設計の分野に携わる人には明
白であるので、ここでは詳細には説明せず、直接に関連
性をもつ用語のみを簡単に説明する。
【００１４】詳細にいえば、ＣＰＵ１２は命令ポインタ
と、前の命令ポインタとをそれぞれ記憶する命令ポイン
タレジスタ（図示せず）と、前の命令ポインタレジスタ
（図示せず）とを具備する。命令ポインタは命令の取り
出しを制御する。ＣＰＵ１２は、次に実行すべき命令
と、実行されたばかりの命令とを指示する命令ポインタ
と前の命令ポインタを１つの命令の実行が終了するたび
に自動的に増分する。
【００１５】ＣＰＵ１２は複数の命令を実行する論理
（図示せず）をさらに具備する。それらの命令は、ＣＰ
Ｕ１２が再始動されるまでプログラムの実行を停止し且
つＣＰＵ１２が局所バスを使用するのを阻止する「停
止」命令を含む。命令は零個、１つ、２つ又は３つのオ
ペランドについて演算する。オペランドは命令の中に入
っているか、あるいはレジスタ又は記憶場所にある。Ｃ
ＰＵ１２は実モード、保護モードという２つの動作モー
ドを有する。実モードと保護モードとの主な相違点は論
理アドレスをリニアアドレスに変換する方式と、アドレ
ススペースの大きさと、ページング能力である。
【００１６】さらにＣＰＵ１２は複数のハードウェア割
込みを実行する論理（図示せず）をさらに含む。ハード
ウェア割込みは外部事象の結果として起こり、マスク可
能、マスク不可能という２つの型に分類される。現在命
令の実行後に割込みをサービスする。割込みをサービス
することによって割込みサービスルーチンが終了した
後、割込みが起こった命令のすぐ後の命令から実行が再
開され、進行してゆく。マスク可能割込みは、通常、非
同期外部ハードウェア事象に応答するために使用され
る。マスク不可能割込みは、通常、優先順位が非常に高
い事象をサービスするために使用される。ＣＰＵ１２の
関連するレジスタ及び内部構造の詳細については、Ｉｎ
ｔｅｌＣｏｒｐｏｒａｔｉｏｎが出版番号２４０１８７
として出版しているｉ３８６（商標）Ｍｉｃｒｏｐｒｏ
ｃｅｓｓｏｒ及びそれに関連する出版物を参照。
【００１７】ＧＥＮＩＯは並列ポート（ＰＩＯ）２２
と、デュアル直列ポート（ＳＩＯ）２４ａ，２４ｂと、
実時間クロック装置（ＲＴＣ）２６と、デュアルプログ
ラマブル割込み制御装置（ＰＩＣ）２８ａ，２８ｂと、
デュアルプログラマブルタイマー（ＰＩＴ）３０ａ，３
０ｂと、デュアル直接メモリアクセス制御装置（ＤＭ
Ａ）３２ａ，３２ｂとを含む。ＧＥＮＶＧＡはＶＧＡ図
形制御装置３６と、ビデオメモリ制御装置３８と、フラ
ットパネル表示装置用インタフェース４０とを含む。そ
の上、３つの主要構成要素の外に、システムメモリ４４
と、キャッシュメモリ４６と、ビデオメモリ４８と、従
来のＶＧＡモニター用インタフェース（ＰＡＬ／ＤＡ
Ｃ）５０がある。システムメモリ４４と、キャッシュメ
モリ４６と、ビデオメモリ４８は、それぞれ、メモリ制
御装置１４と、キャッシュメモリ制御装置１６と、ビデ
オメモリ制御装置３８とによりアクセスされる。ビデオ
メモリ４８はＩＳＡバス４２と、２つのインタフェース
４０，５０とを介してアクセスされても良い。「ｉ３８
６（商標）ＳＸ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ」に関
連するさらに詳細な説明については、Ｉｎｔｅｌ Ｃｏ
ｒｐｏｒａｔｉｏｎが出版番号２４０３３２として出版
したｉ３８６（商標）ＳＸ Ｍｉｃｒｏｐｒｏｃｅｓｓ
ｏｒＨａｒｄｗａｒｅ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕ
ａｌ及びそれに関連する出版物を参照。
【００１８】自動化停止状態再始動を伴う透過形システ
ム割込み 本発明は、従来のマイクロプロセッサアーキテクチャ、
たとえば、譲受人の「ｉ３８６（商標）」アーキテクチ
ャに対する次の３つの改善によって実現される。 １．ＣＰＵが停止状態にある間に保護メカニズムに取っ
て代わる特定の支援を伴ってマイクロプロセッサシステ
ム全体の保護メカニズムの代行をするシステムスーパー
バイザ割込み（ＳＳＩ）と呼ばれる新たな割込み。ＳＳ
Ｉ割込みはマスク不可能であり、他のマスク不可能割込
みを含めて、他のあらゆる割込みより高い優先順位を有
する。ＳＳＩ割込みはＳＳＩ割込みサービスルーチンに
よりサービスされる。 ２．ＳＳＩ割込みサービスルーチンと、割込みが起こっ
た時点のＣＰＵの状態と、停止状態インジケータとを記
憶するシステム管理ＲＡＭ、すなわち、ＳＭＲＡＭと呼
ばれる特殊システム透過形メモリ領域。停止状態インジ
ケータは、ＣＰＵで停止状態から割込みが起こったか否
かを指示する。 ３．マイクロプロセッサシステムをＳＳＩ割込みにより
中断される直前の状態に戻し、次の命令で実行を再開す
るか、又はオプションとして、ＣＰＵで停止状態から割
込みが起こった場合には停止状態に戻すＲＥＳＵＭＥと
呼ばれる新たな命令。
【００１９】次に図２を参照すると、本発明のＳＳＩ割
込みのマイクロコードを表わすフローチャートが示され
ている。ＳＳＩ割込みは、ＣＰＵチップの外部ピンに電
気信号を印加することにより呼び出される。ＣＰＵチッ
プの外部ピンで電気信号（ＳＳＩ事象）を検出すると、
ＣＰＵはブロック１０２でＳＭＲＡＭを主メモリスペー
スの所定の１領域としてマッピングする。ＳＭＲＡＭは
通常は主メモリスペースの一部としてマッピングされて
いないので、オペレーティングシステム及びアプリケー
ションに対しアクセス不可能となっている。さらに、Ｃ
ＰＵはブロック１０４でＣＰＵ状態をＳＭＲＡＭスペー
スに保管し、ブロック１０５でＣＰＵを実モードに切換
え、ブロック１０７でＳＭＲＡＭスペースにある停止イ
ンジケータをセットし、分岐経路１０６ａにより示すよ
うにＣＰＵが停止命令を実行した結果として停止状態か
ら割込みを生じている場合には、ブロック１０８でＣＰ
Ｕのプログラム制御レジスタを再初期設定し、ブロック
１１０ではＳＳＩ割込みサービスルーチンの実行を開始
する。
【００２０】保管されるＣＰＵ状態は命令ポインタと、
前の命令ポインタとから構成されている。それら２つの
ポインタはオペレーティングシステム及び／又はアプリ
ケーションの２つの命令を指示する。命令ポインタは次
にＣＰＵにより実行されるべき命令を指示し、前の命令
は割込み前にＣＰＵが実行した命令、すなわち、ＣＰＵ
に停止状態から割込みが起こった場合には「停止」命令
を指示する。ＳＳＩ割込みサービスルーチンは、通常、
ＣＰＵチップが設置されているシステムにＳＳＩ割込み
を適用する特定の状況について独特のものである命令か
ら構成される。さらに、ＳＳＩ割込みサービスルーチン
は、ＣＰＵで停止状態において割込みが起こったか否か
を判定するために、ＳＭＲＡＭスペースの停止インジケ
ータがセットされているか否かを検査する命令を含んで
いても良い。停止インジケータがセットされていれば、
ＳＳＩ割込みサービスルーチンは、「ＲＥＳＵＭＥ」命
令の実行時にＣＰＵを復元させて次の命令を継続実行さ
せるために停止インジケータをリセットする命令をさら
に含んでいても良い。
【００２１】ＳＳＩ割込みからの回復は、「再開」命令
を呼び出す外部事象（ＲＳＭ事象）を認識したときに行
われる。外部事象を検出すると、ＣＰＵは、ブロック１
１２で、命令ポインタと、前の命令ポインタとを含めて
ＳＭＲＡＭ領域に記憶されているＣＰＵ状態を復元し、
ブロック１１３では停止インジケータがセットされてい
るか否かを判定するために検査する。停止インジケータ
がセットされていれば、分岐経路１１３ａをたどり、Ｃ
ＰＵはブロック１１４で復元された命令ポインタを復元
された前の命令ポインタに減分する。分岐経路１１３ｂ
に示すように停止インジケータがセットされていない場
合、またはブロック１１４で命令ポインタレジスタを減
分したときには、ＣＰＵはブロック１１６でＳＭＲＡＭ
領域をスイッチアウトし、ＳＭＲＡＭ領域を主メモリス
ペースの一部からアンマッピングし、ブロック１１７で
は割込みの起こったオペレーティングシステム又はアプ
リケーションプログラムの実行を継続する。従って、シ
ステム割込みサービスルーチンから復帰するときに停止
インジケータがセット状態のままである場合には、「停
止」命令は再び実行されるので、ＣＰＵは停止状態にと
どまる。ところが、システム割込みサービスルーチンか
ら復帰するときに停止インジケータがセットされていな
い場合には、次の命令を実行することになる。
【００２２】命令ポインタ及び前の命令ポインタを保管
することと、停止インジケータをセットすることと、停
止インジケータを検査することを、命令ポインタを減分
することという上述の動作を除いて、ＳＳＩ割込みの特
定の適用状況であるパワー管理割込み（ＰＭＩ）を含め
たこれらの改善は、関連同時継続米国特許出願に詳細に
説明されている。本発明の方法を現時点で好ましい形態
に関して説明したが、本発明の方法が上述の現時点で好
ましい形態に限定されないことは当業者には認められる
であろう。本発明の方法は特許請求の範囲の趣旨の中で
変形及び変更を伴って実施されて良い。従って、明細書
及び図面は限定的な意味ではなく、単なる実例としてみ
なされるべきである。
【図面の簡単な説明】
【図１】本発明を具現化したマイクロプロセッサの１例
の機能ブロック線図。
【図２】本発明の自動化停止再始動を伴う透過形システ
ム割込みに関わるマイクロコードの機能流れ図。
【符号の説明】
１０ マイクロプロセッサシステム １２ ＣＰＵ １４ メモリ制御装置 １６ キャッシュ制御装置 １８ ＩＳＡバス制御論理 ２０ ラインバッファ ２２ 並列ポート ２４ａ，２４ｂ デュアル直列ポート ２６ 実時間クロック装置 ２８ａ，２８ｂ デュアルプログラマブル割込み制御装
置 ３０ａ，３０ｂ デュアルプログラマブルタイマー ３２ａ，３２ｂ デュアル直接メモリアクセス制御装置 ３６ ＶＧＡ図形制御装置 ３８ ビデオメモリ制御装置 ４０ フラットパネル表示装置用インタフェース ４２ ＩＳＡバス ４４ システムメモリ ４６ キャッシュメモリ ４８ ビデオメモリ ５０ ＶＧＡモニター用インタフェース ６４ セグメントレジスタ ６６ セグメンテーション装置 ６８ ページング装置 ７０ 物理メモリ ７２ セグメント記述子レジスタ ７４ 比較器
フロントページの続き (56)参考文献 特開 昭59−182389（ＪＰ，Ａ) 特開 平１−68838（ＪＰ，Ａ) 特開 平２−257232（ＪＰ，Ａ) 特開 昭56−124952（ＪＰ，Ａ) 特開 平３−40030（ＪＰ，Ａ) 特開 昭64−29939（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 少なくとも１つのメモリ装置に結合さ
    れ、複数の命令から構成されているオペレーティングシ
    ステムおよび少なくとも１つのアプリケーションプログ
    ラムを実行する中央処理装置（ＣＰＵ）を具備し、前記
    ＣＰＵは実モード及び保護モードという少なくとも２つ
    のプログラム実行モードと、プログラムの実行を中断す
    る少なくとも１つの割込みとを有するマイクロプロセッ
    サシステムであって、 （ａ）前記メモリ装置Ｋは、割込みサービスプログラム
    と、前記ＣＰＵのプロセッサ状態データと、停止インジ
    ケータとを記憶する専用メモリ領域が設けられ、この専
    用メモリ領域は主メモリスペースの一部としてマッピン
    グされずに前記オペレーティングシステム及びアプリケ
    ーションプログラムに対しアクセス不可能に保持され、
    前記プロセッサ状態データには、前記オペレーティング
    システム及びアプリケーションプログラムの第１の命令
    と第２の命令とをそれぞれ指示する命令ポインタと前の
    命令ポインタとが含まれており、前記第１の命令は次に
    前記ＣＰＵにより実行されるべき命令で、前記第２の命
    令は割込みの前に前記ＣＰＵが実行した命令であり、前
    記停止インジケータは停止命令の実行の結果として生じ
    た停止状態から前記ＣＰＵで割込みが起こったか否かを
    指示し、前記命令には前記停止命令が含まれており； （ｂ）前記割込みの中には、次のシステムスーパーバイ
    ザ割込み（ＳＳＩ）が含まれており、すなわち、前記オ
    ペレーティングシステム及びアプリケーションプログラ
    ムの実行を中断し、前記専用メモリ領域を前記主メモリ
    スペースの所定の１セグメントにスイッチインし且つマ
    ッピングし、前記命令ポインタ及び前の命令ポインタを
    含めて、前記ＣＰＵの前記プロセッサ状態データを前記
    専用メモリ領域にセーブし、前記ＣＰＵを前記実モード
    に切換え、前記ＣＰＵで前記停止状態から割込みが起こ
    っているか否かを判定し、前記ＣＰＵで前記停止状態か
    ら割込みが起こっている場合には前記停止インジケータ
    をそれを指示するように条件付きでセットし、そして、
    前記割込みサービスプログラムの実行を開始する、シス
    テムスーパーバイザ割込み（ＳＳＩ）が含まれており、
    このＳＳＩは前記オペレーティングシステム及び前記ア
    プリケーションプログラムによりマスク不可能であると
    共に、他の割込みより高い優先順位を有しており； （ｃ）前記命令の中には、次の再開命令が含まれ、すな
    わち、前記命令ポインタ及び前の命令ポインタを含め
    て、前記保管したプロセッサ状態データを前記専用メモ
    リ領域から前記ＣＰＵに復元し、前記停止インジケータ
    がセットされているか否かを判定するために前記停止イ
    ンジケータを検査し、前記停止インジケータがセットさ
    れていれば、前記復元された命令ポインタを前記復元さ
    れた前の命令ポインタに条件付きで減分し、前記専用メ
    モリ領域を前記主メモリスペースにスイッチアウトし且
    つアンマッピングし、前記オペレーティングシステム及
    び前記アプリケーションプログラムの実行を再開する、
    再開命令が含まれ； それにより、前記ＣＰＵで信頼性をもって割込みを起こ
    すと共に、前記オペレーティングシステム及び前記アプ
    リケーションプログラムに見えない方法で前記割込みサ
    ービスプログラムに停止状態での自動的再始動を提供す
    ることができることを特徴とするマイクロプロセッサシ
    ステム。
  2. 【請求項２】 少なくとも１つのメモリ装置に結合さ
    れ、複数の命令から構成されるオペレーティングシステ
    ムと少なくとも１つのアプリケーションプログラムとを
    実行する中央処理装置（ＣＰＵ）を具備し、前記ＣＰＵ
    は実モード及び保護モードという少なくとも２つのプロ
    グラム実行モードと、プログラムの実行を中断する少な
    くとも１つの割込みとをさらに有するマイクロプロセッ
    サシステムにおいて、前記ＣＰＵに対して信頼性をもっ
    て割込みを起こすと共に、前記オペレーティングシステ
    ム及びアプリケーションプログラムに見えない方式で停
    止状態での自動的再始動を実行させる方法において、 （ａ）前記メモリ装置の主メモリスペースの一部として
    マッピングされずに前記オペレーティングシステム及び
    アプリケーションプログラムに対しアクセス不可能に保
    持される専用メモリ領域に割込みサービスプログラムを
    記憶する過程と； （ｂ）所定の入力を受信したとき、前記オペレーティン
    グシステム及び前記アプリケーションプログラムにより
    マスク不可能であると共に他の割込みより高い優先順位
    を有する割込みをもって、前記オペレーティングシステ
    ム及び前記アプリケーションプログラムの実行を中断す
    る過程と； （ｃ）前記専用メモリ領域を前記主メモリスペースの所
    定の１セグメントにスイッチインし且つマッピングする
    過程と； （ｄ）前記オペレーティングシステム及びアプリケーシ
    ョンプログラムの命令のうち、次に前記ＣＰＵにより実
    行されるべき第１の命令及び前記割込みの前に前記ＣＰ
    Ｕが実行した第２の命令をそれぞれ指示する命令ポイン
    タ及び前の命令ポインタを含む前記ＣＰＵのプロセッサ
    状態データを前記専用メモリ領域に記憶する過程と； （ｅ）前記命令の中に含まれている停止命令の実行の結
    果として生じた停止状態から前記ＣＰＵで割込みが起こ
    っているか否かを判定し、前記ＣＰＵで前記停止状態か
    ら割込みが起こっているならば、停止インジケータをそ
    れを指示するようにセットし、前記停止インジケータを
    前記専用メモリ領域に記憶する過程と； （ｆ）前記ＣＰＵを前記実モードに切換える過程と； （ｇ）前記割込みサービスプログラムの実行を開始する
    過程と； （ｈ）前記割込みサービスプログラムの制御の下に、前
    記命令ポインタ及び前記前の命令ポインタを含めて前記
    保管したプロセッサ状態データを、前記専用メモリ領域
    から前記ＣＰＵに復元する過程と； （ｉ）前記停止インジケータがセットされているか否か
    を判定し、前記停止インジケータがセットされていれ
    ば、前記復元された命令ポインタを前記復元された前の
    命令ポインタに減分する過程と； （ｊ）前記専用メモリ領域を前記主メモリスペースにス
    イッチアウトし且つアンマッピングする過程と； （ｋ）前記オペレーティングシステム及び前記アプリケ
    ーションプログラムの実行を再開する過程とを有するこ
    とを特徴とする自動的に停止状態での再始動を実行させ
    る方法。
JP4253661A 1991-08-30 1992-08-31 マイクロプロセッサ装置及び自動化停止状態再始動を実行させる方法 Expired - Lifetime JP2743233B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US753,327 1991-08-30
US07/753,327 US5291604A (en) 1991-08-30 1991-08-30 Transparent system interrupts with automated halt state restart

Publications (2)

Publication Number Publication Date
JPH05257712A JPH05257712A (ja) 1993-10-08
JP2743233B2 true JP2743233B2 (ja) 1998-04-22

Family

ID=25030180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4253661A Expired - Lifetime JP2743233B2 (ja) 1991-08-30 1992-08-31 マイクロプロセッサ装置及び自動化停止状態再始動を実行させる方法

Country Status (8)

Country Link
US (1) US5291604A (ja)
JP (1) JP2743233B2 (ja)
KR (1) KR930004857A (ja)
CN (1) CN1040157C (ja)
DE (1) DE4228755C2 (ja)
GB (1) GB2259167B (ja)
HK (1) HK153695A (ja)
IT (1) IT1258231B (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155809A (en) * 1989-05-17 1992-10-13 International Business Machines Corp. Uncoupling a central processing unit from its associated hardware for interaction with data handling apparatus alien to the operating system controlling said unit and hardware
JPH06236284A (ja) * 1991-10-21 1994-08-23 Intel Corp コンピュータシステム処理状態を保存及び復元する方法及びコンピュータシステム
GB2266606B (en) * 1992-04-27 1996-02-14 Intel Corp A microprocessor with an external command mode
US5473767A (en) * 1992-11-03 1995-12-05 Intel Corporation Method and apparatus for asynchronously stopping the clock in a processor
JP2675506B2 (ja) 1993-04-19 1997-11-12 川崎製鉄株式会社 マイクロプロセッサ装置
US5548763A (en) * 1993-07-26 1996-08-20 International Business Machines Corporation Desk top computer system having multi-level power management
WO1995015528A1 (en) * 1993-11-30 1995-06-08 Vlsi Technology, Inc. A reallocatable memory subsystem enabling transparent transfer of memory function during upgrade
US5555510A (en) * 1994-08-02 1996-09-10 Intel Corporation Automatic computer card insertion and removal algorithm
US5671422A (en) * 1994-11-14 1997-09-23 Intel Corporation Method and apparatus for switching between the modes of a processor
US5649207A (en) * 1994-12-01 1997-07-15 Kawasaki Steel Corporation Microprocessor unit having interrupt mechanism
US6678712B1 (en) 1996-01-19 2004-01-13 International Business Machines Corporation Method and system for executing a program under one of a plurality of mutually exclusive operating environments
US5949762A (en) * 1996-01-24 1999-09-07 Telebit Corporation Apparatus and method for processing multiple telephone calls
US5889816A (en) * 1996-02-02 1999-03-30 Lucent Technologies, Inc. Wireless adapter architecture for mobile computing
US6742080B1 (en) 1996-09-06 2004-05-25 Intel Corporation Disk block allocation optimization methodology and application
US5802593A (en) * 1996-09-06 1998-09-01 Intel Corporation Method and apparatus for improving disk drive performance
US5987537A (en) * 1997-04-30 1999-11-16 Compaq Computer Corporation Function selector with external hard wired button array on computer chassis that generates interrupt to system processor
US6137677A (en) 1997-06-13 2000-10-24 Compaq Computer Corporation Ergonomic controls for a personal computer CPU
US6199143B1 (en) * 1997-11-26 2001-03-06 International Business Machines Corporation Computing system with fast data transfer of CPU state related information
US6968469B1 (en) 2000-06-16 2005-11-22 Transmeta Corporation System and method for preserving internal processor context when the processor is powered down and restoring the internal processor context when processor is restored
US7770034B2 (en) * 2003-12-16 2010-08-03 Intel Corporation Performance monitoring based dynamic voltage and frequency scaling
US7222030B2 (en) * 2004-02-06 2007-05-22 Intel Corporation Method and apparatus for profiling power performance of software applications
JP4293239B2 (ja) * 2006-12-28 2009-07-08 ソニー株式会社 情報処理装置および方法、プログラム、並びに記録媒体
TW201237630A (en) * 2011-03-01 2012-09-16 Wistron Corp Method and computer system for processing data in a memory
CN102708015A (zh) * 2012-05-15 2012-10-03 江苏中科梦兰电子科技有限公司 基于cpu不可屏蔽中断系统问题诊断的调试方法
US9495159B2 (en) * 2013-09-27 2016-11-15 Intel Corporation Two level re-order buffer
CN105224403B (zh) * 2015-09-17 2018-09-28 华为技术有限公司 一种中断处理方法及装置
CN110209615B (zh) 2015-10-16 2023-09-12 华为技术有限公司 执行不可屏蔽中断的方法和装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4200912A (en) * 1978-07-31 1980-04-29 Motorola, Inc. Processor interrupt system
US4914578A (en) * 1983-04-18 1990-04-03 Motorola, Inc. Method and apparatus for interrupting a coprocessor
JPS59182389A (ja) * 1984-02-27 1984-10-17 Sanyo Electric Co Ltd マイクロコンピユ−タの動作方法
EP0153764B1 (en) * 1984-03-02 1993-11-03 Nec Corporation Information processor having an interruption operating function
US4734882A (en) * 1985-04-01 1988-03-29 Harris Corp. Multilevel interrupt handling scheme
US5027273A (en) * 1985-04-10 1991-06-25 Microsoft Corporation Method and operating system for executing programs in a multi-mode microprocessor
JPH0795278B2 (ja) * 1985-08-30 1995-10-11 株式会社日立製作所 処理装置の割込制御方式
US4907150A (en) * 1986-01-17 1990-03-06 International Business Machines Corporation Apparatus and method for suspending and resuming software applications on a computer
JPS6468838A (en) * 1987-09-10 1989-03-14 Hitachi Ltd Level processing information processor
JPH02257232A (ja) * 1989-03-29 1990-10-18 Matsushita Graphic Commun Syst Inc 割り込み処理プログラム管理方法
US5175853A (en) * 1990-10-09 1992-12-29 Intel Corporation Transparent system interrupt

Also Published As

Publication number Publication date
KR930004857A (ko) 1993-03-23
GB9217850D0 (en) 1992-10-07
JPH05257712A (ja) 1993-10-08
CN1070496A (zh) 1993-03-31
DE4228755A1 (de) 1993-03-04
CN1040157C (zh) 1998-10-07
HK153695A (en) 1995-10-06
DE4228755C2 (de) 1996-08-29
ITMI922009A0 (it) 1992-08-24
GB2259167B (en) 1995-01-25
ITMI922009A1 (it) 1994-02-24
US5291604A (en) 1994-03-01
GB2259167A (en) 1993-03-03
IT1258231B (it) 1996-02-22

Similar Documents

Publication Publication Date Title
JP2743233B2 (ja) マイクロプロセッサ装置及び自動化停止状態再始動を実行させる方法
US5339437A (en) Method and apparatus for saving a system image onto permanent storage that is operating system independently
US5357628A (en) Computer system having integrated source level debugging functions that provide hardware information using transparent system interrupt
US5274834A (en) Transparent system interrupts with integrated extended memory addressing
US5175853A (en) Transparent system interrupt
US5437039A (en) Servicing transparent system interrupts and reducing interrupt latency
US7793286B2 (en) Methods and systems to manage machine state in virtual machine operations
US5161226A (en) Microprocessor inverse processor state usage
US6895460B2 (en) Synchronization of asynchronous emulated interrupts
US6282601B1 (en) Multiprocessor data processing system and method of interrupt handling that facilitate identification of a processor requesting a system management interrupt
US6442635B1 (en) Processor architecture for virtualizing selective external bus transactions
JPH0430053B2 (ja)
US5274826A (en) Transparent system interrupts with automated input/output trap restart
EP1766518A1 (en) Adaptive algorithm for selecting a virtualization algorithm in virtual machine environments
US20050015672A1 (en) Identifying affected program threads and enabling error containment and recovery
JPH07219809A (ja) データ処理装置およびデータ処理方法
US5963738A (en) Computer system for reading/writing system configuration using I/O instruction
JPH06242987A (ja) コンピュータ装置においてマイクロプロセッサの正常な処理の引継ぎをホストプロセッサが実行する方法および装置
US6282645B1 (en) Computer system for reading/writing system configuration using I/O instruction
JP2753781B2 (ja) マイクロプロセッサ装置及び割込みと自動化入出力トラップ再始動を行う方法
US6263421B1 (en) Virtual memory system that is portable between different CPU types
JPH11102238A (ja) コンピュータシステムおよびそのシステムにおけるサスペンド制御方法
JPH0564375B2 (ja)
US5778207A (en) Assisting operating-system interrupts using application-based processing
JP2009104259A (ja) マイクロプロセッサ上での複数命令ストリーム／複数データストリームの拡張を可能にする方法およびシステム