JP2023505459A - 異種プロセッサ間のタスク遷移の方法 - Google Patents

Abstract

方法、システム及び装置は、パフォーマンスメトリックを、関連する閾値と比較するか、他の指標を使用することによって、１つ以上のタスクを第１のプロセッサから第２のプロセッサに再配置する必要があると判定する。１つ以上のタスクを第１のプロセッサから第２のプロセッサに再配置するために、第１のプロセッサがストールされ、第１のプロセッサからの状態情報が第２のプロセッサにコピーされる。第２のプロセッサは、状態情報を使用して、第１のプロセッサの代わりに着信タスクを処理する。【選択図】図８

Description

（関連出願の相互参照）
本願は、２０１９年１２月１０日に出願された米国特許出願第１６／７０９，４０４号の利益を主張するものであり、その内容は、参照によって本明細書に援用される。

従来のコンピュータシステムは、システム内の異なるプロセッサ間でタスクを移動するために、オペレーティングシステムレベル及び他の高レベルのソフトウェアの決定に依存している。これらの従来のソリューションは、パフォーマンスの非効率性と追加の電力消費の点でかなりのオーバーヘッドを伴う。よりきめ細かい追跡と意思決定を使用して異なるプロセッサ間でタスクを移動することにより、消費電力あたりのパフォーマンスが最適化される。

添付の図面と併せて例として与えられた以下の説明から、より詳細な理解を得ることができる。

開示の１つ以上の特徴を実装することができる、例示的なデバイスのブロック図である。 追加の詳細を示す、図１のデバイスのブロック図である。 入力タスクを効率的に処理するためのシステムの例を示すブロック図である。 入力タスクを効率的に処理するためのシステムの別の例を示すブロック図である。 入力タスクを効率的に処理するためのシステムの別の例を示すブロック図である。 第１のプロセッサから第２のプロセッサにタスクを再配置する方法の例を示すフローチャートである。 第１のプロセッサから第２のプロセッサにタスクを再配置する方法の別の例を示すフローチャートである。 第１のプロセッサから第２のプロセッサに１つ以上タスクを再配置する方法の別の例を示すフローチャートである。

以下でさらに詳しく説明するように、実行中のワットあたりのパフォーマンス（performance-per-watt）の細かなスケールでの最適化は、異なるプロセッサ間でタスクをタイムリーに移動することによって実現される。一例では、第１のプロセッサは、比較的高性能でなく、より電力効率の高いプロセッサであり、第２のプロセッサは、比較的高性能でより電力効率の低いプロセッサである。追加的又は代替的に、比較的高性能でないプロセッサは、より消費電力が少ないプロセッサと見なすことができ、比較的高性能なプロセッサは、より電力消費が多いプロセッサと見なすことができる。別の例では、第１のプロセッサと第２のプロセッサは異種であり、すなわち、中央処理ユニット（ＣＰＵ）とグラフィックス処理ユニット（ＧＰＵ）である。適用可能な条件を特定し、タスクを次善のプロセッサからより最適なプロセッサに再配置することにより、使用電力量あたりのパフォーマンスが改善され、全体的な処理パフォーマンスが向上する。

一例では、コンピュータで実装されるタスクを比較的高性能でないプロセッサから比較的高性能なプロセッサに再配置する方法は、比較的高性能でないプロセッサによるタスクの実行に関連付けられた１つ以上のメトリックを監視することを含む。さらに、この方法は、１つ以上のメトリックのうち少なくとも１つのメトリックを閾値と比較することを含む。さらに、この方法は、タスクを比較的高性能なプロセッサに選択的に再配置し、比較に基づいて比較的高性能なプロセッサ上でタスクを実行することを含む。

別の例では、少なくとも１つのメトリックは、比較的高性能でないプロセッサのコア使用率メトリックを含む。別の例では、コア使用率メトリックは、高性能でないプロセッサが最大速度で実行されている持続時間の指標を含み、閾値は、持続時間閾値の指標である。タスクは、比較的高性能でないプロセッサが最大速度で実行されている持続時間の指標が持続時間閾値よりも大きいという条件で、比較的高性能なプロセッサに再配置される。

別の例では、少なくとも１つのメトリックは、比較的高性能でないプロセッサと関連付けられたメモリ使用率メトリックを含む。別の例では、メモリ使用率メトリックは、メモリが最大メモリパフォーマンス状態で動作している持続時間の指標を含み、閾値は、持続時間閾値の指標である。タスクは、比較的高性能でないプロセッサが最大速度で実行されている持続時間の指標が持続時間閾値よりも大きいという条件で、比較的高性能なプロセッサに再配置される。

別の例では、１つ以上のメトリックのうち少なくとも１つのメトリックは、ダイレクトメモリアクセス（ＤＭＡ）データレートを含む。

別の例では、コンピュータで実施されるタスクを比較的高性能のプロセッサから比較的高性能でないプロセッサに再配置する方法は、比較的高性能のプロセッサによるタスクの実行に関連付けられた１つ以上のメトリックを監視することを含む。さらに、この方法は、１つ以上のメトリックのうち少なくとも１つのメトリックを閾値と比較し、タスクを比較的高性能でないプロセッサに選択的に再配置し、比較に基づいて比較的高性能でないプロセッサ上でタスクを実行することを含む。

別の例では、少なくとも１つのメトリックは、比較的高性能なプロセッサのシングルコアが使用される持続時間の指標を含み、閾値は、持続時間閾値の指標である。タスクは、比較的高性能なプロセッサのシングルコアが使用されている持続時間の指標が持続時間閾値よりも小さいという条件で、比較的高性能でないプロセッサに再配置される。

別の例では、少なくとも１つのメトリックは、比較的高性能のプロセッサのコア使用率メトリックを含む。比較的高性能なプロセッサのコア使用率メトリックには、ある時間間隔にわたる平均使用率が含まれ、閾値は使用率閾値の指標である。タスクは、ある時間間隔にわたる平均使用率が使用率閾値よりも小さいという条件で、比較的高性能でないプロセッサに再配置される。

別の例では、比較的高性能なプロセッサのコア使用率メトリックは、アイドル状態の平均存在時間を含み、閾値はアイドル状態の閾値の指標であり、タスクは、アイドル状態の平均存在時間がアイドル状態の閾値を超えているという条件で、比較的高性能でないプロセッサに再配置される。

別の例では、少なくとも１つのメトリックは、比較的高性能でないプロセッサに関連付けられたメモリ使用率メトリックを含み、閾値はメモリ使用率閾値である。タスクは、メモリ使用率メトリックがメモリ使用率閾値よりも小さいという条件で、比較的高性能でないプロセッサに再配置される。

別の例では、第１のプロセッサから第２のプロセッサへのタスク再配置の方法は、第１のプロセッサをアイドル状態又はストール状態にすることを含む。さらに、この方法は、第１のプロセッサのアーキテクチャ状態を第１のメモリ位置に保存し、アーキテクチャ状態を第２のメモリ位置にコピーすることを含む。さらに、この方法は、割り込みを第２のプロセッサにリダイレクトし、第２のプロセッサによって、第２のメモリ位置からアーキテクチャ状態を復元することを含む。さらに、この方法は、第２のプロセッサによって割り込みサービスルーチン（ＩＳＲ）アドレスをフェッチすることと、第２のプロセッサによって、ＩＳＲアドレスを使用してＩＳＲを処理することと、第１のプロセッサがアイドル状態又はストール状態のままである間に第２のプロセッサによって１つ以上の後続のタスクを実行することと、を含む。

別の例では、第１のメモリ位置は第１のプロセッサに関連付けられ、第２のメモリ位置は第２のプロセッサに関連付けられている。別の例では、アーキテクチャ状態には、１つ以上のレジスタ設定及び１つ以上のフラグ設定が含まれる。別の例では、この方法は、アーキテクチャ状態を調整することをさらに含む。別の例では、第１のプロセッサの着信割り込みは、アーキテクチャ状態が第２のメモリ位置にコピーされる後までストールされ、割り込みを第２のプロセッサにリダイレクトできるようになる。

別の例では、ＩＳＲアドレスは、ローカル高度プログラミング割り込みコントローラ（local advanced programming interrupt controller、ＬＡＰＩＣ）からフェッチされる。

別の例では、第１のプロセッサは比較的高性能なプロセッサであり、第２のプロセッサは比較的高性能でないプロセッサである。さらに、この方法は、比較的高性能なプロセッサが十分に活用されていないことを判定し、その判定に基づいて１つ以上のタスクを第２のプロセッサに再配置することを含む。

別の例では、第１のプロセッサは比較的高性能でないプロセッサであり、第２のプロセッサは比較的高性能なプロセッサである。さらに、この方法は、比較的高性能でないプロセッサが過剰に使用されていることを判定し、その判定に基づいて１つ以上のタスクを第２のプロセッサに再配置することを含む。

図１は、本開示の１つ以上の特徴を実装することができる例示的なデバイス１００のブロック図である。デバイス１００は、例えば、コンピュータ、ゲーミングデバイス、ハンドヘルドデバイス、セットトップボックス、テレビ、携帯電話、又は、タブレットコンピュータを含むことができる。デバイス１００は、プロセッサ１０２と、メモリ１０４と、ストレージ１０６と、１つ以上の入力デバイス１０８と、１つ以上の出力デバイス１１０と、を含む。また、デバイス１００は、オプションで、入力ドライバ１１２及び出力ドライバ１１４を含むことができる。デバイス１００は、図１に示されていない追加のコンポーネントを含むことができることを理解されたい。

様々な代替例では、プロセッサ１０２は、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、同一のダイ上に位置するＣＰＵ及びＧＰＵ、又は、１つ以上のプロセッサコアを含み、各プロセッサコアは、ＣＰＵ又はＧＰＵであり得る。様々な代替例では、メモリ１０４は、プロセッサ１０２と同一のダイ上に位置してもよいし、プロセッサ１０２と別に位置してもよい。メモリ１０４は、揮発性又は不揮発性のメモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ、キャッシュ）を含む。

ストレージ１０６は、固定又は着脱可能ストレージ（例えば、ハードディスクドライブ、ソリッドステートドライブ、光ディスク、フラッシュドライブ）を含む。入力デバイス１０８は、キーボード、キーパッド、タッチスクリーン、タッチパッド、検出器、マイクロフォン、加速度計、ジャイロスコープ、バイオメトリックススキャナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２信号の送信及び／若しくは受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。出力デバイス１１０は、ディスプレイ、スピーカ、プリンタ、触覚フィードバックデバイス、１つ以上のライト、アンテナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２信号の送信及び／若しくは受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。

入力ドライバ１１２は、プロセッサ１０２及び入力デバイス１０８と通信し、プロセッサ１０２が入力デバイス１０８から入力を受信することを可能にする。出力ドライバ１１４は、プロセッサ１０２及び出力デバイス１１０と通信し、プロセッサ１０２が出力デバイス１１０に出力を送信することを可能にする。入力ドライバ１１２及び出力ドライバ１１４は、オプションのコンポーネントであり、入力ドライバ１１２及び出力ドライバ１１４が存在しない場合にはデバイス１００が同様に動作することに留意されたい。出力ドライバ１１４は、ディスプレイデバイス１１８に結合されているアクセラレーテッドプロセッシングデバイス（ＡＰＤ）１１６を含む。ＡＰＤ１１６は、プロセッサ１０２から計算コマンド及びグラフィックスレンダリングコマンドを受け入れ、それらの計算コマンド及びグラフィックスレンダリングコマンドを処理し、表示のためにディスプレイデバイス１１８にピクセル出力を提供する。以下のさらに詳細な説明のとおり、ＡＰＤ１１６は、単一命令複数データ（ＳＩＭＤ）パラダイムに従って計算を実行する１つ以上の並列処理ユニットを含む。したがって、様々な機能が、ＡＰＤ１１６によって又はＡＰＤ１１６と連動して行われるものとして本明細書に説明されているが、様々な代替例では、ＡＰＤ１１６によって行われるものとして説明される機能は、ホストプロセッサ（例えば、プロセッサ１０２）によって駆動されず、ディスプレイデバイス１１８にグラフィカル出力を提供する同様の機能を有する他のコンピューティングデバイスによって追加的に又は代替的に行われる。例えば、ＳＩＭＤパラダイムに従って処理タスクを実行する任意の処理システムが、本明細書で説明する機能を実行し得ることが企図されている。代わりに、ＳＩＭＤパラダイムに従って処理タスクを実行しないコンピューティングシステムは、本明細書で説明される機能を実行することが考慮される。

図２は、ＡＰＤ１１６上の処理タスクの実行に関連するさらなる詳細を説明する、デバイス１００のブロック図である。プロセッサ１０２は、システムメモリ１０４において、プロセッサ１０２による実行のための１つ以上の制御ロジックモジュールを維持する。制御ロジックモジュールは、オペレーティングシステム１２０と、カーネルモードドライバ１２２と、アプリケーション１２６と、を含む。これらの制御ロジックモジュールは、プロセッサ１０２及びＡＰＤ１１６の操作の様々な特徴を制御する。例えば、オペレーティングシステム１２０は、ハードウェアと直接的に通信し、プロセッサ１０２で実行中の他のソフトウェアにハードウェアへのインタフェースを提供する。カーネルモードドライバ１２２は、例えば、プロセッサ１０２上で実行されるソフトウェア（例えば、アプリケーション１２６）にアプリケーションプログラミングインタフェース（ＡＰＩ）を提供することによってＡＰＤ１１６の動作を制御し、ＡＰＤ１１６の様々な機能にアクセスする。また、カーネルモードドライバ１２２は、ＡＰＤ１１６の処理コンポーネント（下記にさらに詳細に説明されるＳＩＭＤユニット１３８等）による実行のために、プログラムをコンパイルするジャストインタイムコンパイラを含む。

ＡＰＤ１１６は、例えばグラフィック処理及び非グラフィック処理等の選択された機能のためのコマンド及びプログラムを実行し、これは並列処理に適したものであり得る。ＡＰＤ１１６は、例えばピクセル操作、幾何学計算等のグラフィックスパイプライン操作を実行するために、及び、プロセッサ１０２から受信したコマンドに基づいてディスプレイデバイス１１８に画像をレンダリングするために使用できる。また、ＡＰＤ１１６は、プロセッサ１０２から受信したコマンドに基づいて、ビデオに関連する操作、物理シミュレーション、計算流体力学又は他のタスク等のように、グラフィックス操作に直接関連しない計算処理操作も実行する。

ＡＰＤ１１６は、ＳＩＭＤパラダイムに従って並列にプロセッサ１０２の要求に応じて動作を実行する１つ以上のＳＩＭＤユニット１３８を含む計算ユニット１３２を含む。ＳＩＭＤパラダイムは、複数の処理要素が単一のプログラム制御フローユニット及びプログラムカウンタを共有し、ひいては、同じプログラムを実行するが、異なるデータでそのプログラムを実行することが可能なパラダイムである。一例では、各ＳＩＭＤユニット１３８は１６個のレーンを含み、各レーンはＳＩＭＤユニット１３８内の他のレーンと同時に同じ命令を実行するが、異なるデータでその命令を実行することができる。全てのレーンが所定の命令を実行する必要があるとは限らない場合には、予測を使用してレーンをオフにすることができる。予測は、分岐する制御フローを有するプログラムを実行するために使用することもできる。より具体的には、制御フローが個々のレーンによって実行される計算に基づく条件付き分岐又は他の命令を有するプログラムの場合、現在実行されていない制御フローパスに対応するレーンの予測、及び、異なる制御フローパスの直列実行は任意の制御フローを可能にする。

計算ユニット１３２での実行の基本単位はワークアイテム（work-item）である。各ワークアイテムは、特定のレーンにおいて並行で実行されるプログラムの単一のインスタンス化を表す。ワークアイテムは、単一のＳＩＭＤ処理ユニット１３８上で「ウェーブフロント（wavefront）」として同時に実行され得る。１つ以上のウェーブフロントが「ワークグループ」に含まれ、ワークグループは、同一のプログラムを実行するよう指定されたワークアイテムの集合を含む。ワークグループは、ワークグループを構成するウェーブフロントの各々を実行することによって実行できる。代替例では、ウェーブフロントは、単一のＳＩＭＤユニット１３８上で直列に、又は、異なるＳＩＭＤユニット１３８上で部分的若しくは完全に並列に実行される。ウェーブフロントは、単一のＳＩＭＤユニット１３８で同時に実行できるワークアイテムの最大の集合体と考えることができる。したがって、プロセッサ１０２から受信したコマンドが、プログラムが単一のＳＩＭＤユニット１３８上で同時に実行できない程度に特定のプログラムが並列処理されることを示す場合、そのプログラムは、２つ以上のＳＩＭＤユニット１３８上で並列処理されるウェーブフロント、又は、同一のＳＩＭＤユニット１３８上で直列処理される（又は、必要に応じて、並列処理及び直列処理の両方が行われる）ウェーブフロントに分割される。スケジューラ１３６は、異なる計算ユニット１３２及びＳＩＭＤユニット１３８上で様々なウェーブフロントをスケジュールすることに関連した操作を実行する。

計算ユニット１３２によって許容される並列性は、画素値計算、頂点変換及び他のグラフィックス操作等のグラフィックス関連操作に適切である。したがって、いくつかの例において、プロセッサ１０２からグラフィックス処理コマンドを受け取るグラフィックス処理パイプライン１３４は、並列に実行するために計算タスクを計算ユニット１３２に提供する。

また、計算ユニット１３２は、グラフィックスに関係しない、又は、グラフィックス処理パイプライン１３４の「通常の」操作の一部として実行されない計算タスク（例えば、グラフィックス処理パイプライン１３４の操作に対して実行される処理を補足するために実行されるカスタム操作）を実行するために使用される。プロセッサ１０２上で実行しているアプリケーション１２６又は他のソフトウェアは、実行のためにＡＰＤ１１６に、そのような計算タスクを定義したプログラムを送信する。

図３は、入力タスクを効率的に処理するためのシステム３００の例を示すブロック図である。入力３１０は、処理を必要とする１つ以上のタスク（例えば、割り込み）を表す。タスクを効率的に処理するには、消費電力量を削減するために必要なリソースのみを使用することが最適である。図３に示すように、入力３１０は、第１のフィルタステージ３２０に供給される。第１のフィルタステージ３２０は、初期サービスステージ（例えば、汎用入力／出力（ＧＰＩＯ）ステージ）である。この例では、ＧＰＩＯステージは、ｘ８６命令セットをサポートしていない可能性がある。入力３１０がＧＰＩＯステージによって処理され得るという条件で、３３０に示すように残りの全てのフィルタステージ及び最高能力コンプレックス３４０は、電源が切られたままであるか、又は、低電力状態にある。一例では、割り込みは、ｘ８６命令の使用を必要としない。したがって、割り込みを処理するためにパワーアップする必要があるのはＧＰＩＯのみであり、システム３００の残りのコンポーネントはアイドル状態のままである。このシナリオでは、後続のフィルタステージと最高能力コンプレックスを低電力又は電源オフの状態に保つことは、不要な電力消費を回避することによってパフォーマンス効率を向上させる。

入力３１０が第１のフィルタステージ３２０によって処理され得ない場合、入力３１０は、図３に示すような第２のフィルタステージ３３０等の後続のフィルタステージに渡される。一例では、第２のフィルタステージは、小型又は超小型プロセッサである。この例では、小型又は超小型プロセッサがｘ８６命令セットを使用している。この小型又は超小型プロセッサは、例えば、ｘ８６命令を必要とする割り込みサービスルーチン（ＩＳＲ）タスクを処理でき、デバイス構成レジスタに関連付けられたアーキテクチャ状態の復元、デバイスがその実行を再開するために必要となるマイクロアーキテクチャ状態の復元、又は、オペレーティングシステムの実行等の復元タスクを実行でき、汎用の低命令／サイクル（instructions per cycle、ＩＰＣ）タスクを実行できる。別の例では、小型又は超小型プロセッサが最終レベルのキャッシュをウォームアップできる。この例では、小型又は超小型プロセッサがコード及び／又はデータを小型又は超小型プロセッサと大型プロセッサとの間の共有キャッシュにフェッチするので、実行が大型プロセッサに切り替わったときに、要求ミスが回避される。ＩＳＲが小型又は超小型プロセッサに渡されるという条件で、ＧＰＩＯステージは、アイドル状態、ストール状態、又は、電源断状態になる。小型又は超小型プロセッサは、例えば、最高能力コンプレックス３４０からのより高性能なプロセッサ（例えば、大型コアよりも高性能でないプロセッサ）である。一例では、オペレーティングシステム又はカーネルは、小型又は超小型プロセッサを認識していない。例えば、第１のフィルタステージ３２０に関して上述したものと同様に、あらゆる後続のフィルタステージ及び最高能力コンプレックス３４０は、低電力又は電源オフ状態のままであり、したがって、電力消費を低減し、使用される電力の単位当たりのパフォーマンスを改善する。

図３の例に示すように、システム３００は、第２～第Ｎのフィルタステージ３３０を含み、ここで、Ｎは、２以上の任意の整数である。したがって、上記と同様に、入力３１０は、適切なフィルタステージが入力３１０を処理できるようになるまでフィルタステージを通過する。この場合も、このフィルタステージの階層により、後続のフィルタステージ及び最高能力コンプレックス３４０を低電力又は電源オフの状態に保つことができる。さらに、フィルタステージがタスクを処理するのに適切であると判定されると、前のステージと後続のステージは、アイドル、ストール、電源オフ等の状態になる。図３は、第１のフィルタステージ３２０及び第２～第Ｎのフィルタステージ３３０を示しているが、フィルタステージが無いことを含む任意の数のフィルタステージを実装することができる。追加的又は代替的に、各フィルタステージは、マルチコアコンプレックスの異なるコアにすることができる。

図３の例に示すように、前のフィルタステージの何れも適切でない場合、最高能力コンプレックス３４０が入力３４０を処理する。一例では、最高能力コンプレックス３４０は、１つ以上の大型中央処理ユニット（ＣＰＵ）コアであり、例えば、小型又は超小型プロセッサよりも比較的高性能である。一例では、最高能力コンプレックス３４０は、より長いタスク及びより高いＩＰＣタスクを処理するために使用されるＣＰＵコアのコンプレックスである。したがって、入力３１０がより長い又はより高いＩＰＣタスクである場合、入力３１０は、処理のために最高能力コンプレックス３４０に渡され、フィルタステージ３２０並びに第２～第Ｎのフィルタステージは、電源断、低電力、ストール等の状態に置かれる。

図４は、入力タスクを効率的に処理するためのシステム４００の別の例を示すブロック図である。入力／出力（ＩＯ）ドメイン／センサ４３０は、１つ以上の入力信号をＧＰＩＯ／初期サービスステージ４４０に提供する。一例では、ＩＯドメイン／センサ４３０は、任意の形式の信号又はタスクを提供するか、又は、システムオンチップ（ＳＯＣ）４１０に含まれる１つ以上のコンポーネントによって処理されるタスクに関連付けられた信号を提供する。一例では、図４に示すようなＧＰＩＯ／初期サービスステージ４４０は、ｘ８６命令セットをサポートしない。ＩＯドメイン／センサ４３０からの入力がＧＰＩＯ／初期サービスステージ４４０によって処理できるという条件で、小型プロセッサ４５０、コアコンプレックス４６０、ファブリック／ローカル高度プログラミング割り込みコントローラ（ＬＡＰＩＣ）タイマ４７３を含むファブリック４２０、及び、メインメモリ４７４は、電源オフのままか、低電力状態のままである。例えば、割り込みはｘ８６命令の使用を必要とせず、ＧＰＩＯ／初期サービスステージ４４０は、ファブリック４２０及びそこに含まれるコンポーネントが電源オフ又は低電力状態のままである間、割り込みを処理する。また、ＧＰＩＯ／初期サービスステージ４４０は、常時オンのタイマ４７１から入力を受信し、ローカルメモリ４７２とインタフェースする。ＧＰＩＯ／初期サービスステージ４４０は、例えば、小型の高度縮小命令セットコンピュータ（ＲＩＳＣ）マシン（ＡＲＭ（商標））コア、小型のマイクロコントローラ、マイクロシーケンサ、小型のハードウェアマシン、又は、パフォーマンス効率も高い可能性がある他の低電力消費デバイスであり得る。ＧＰＩＯ／初期サービスステージ４４０が着信タスク／割り込みを処理することができ、ファブリック４２０及びそこに含まれるコンポーネントが電源オフ又は低電力状態のままである場合、不必要な電力消費を回避することによってパフォーマンス効率が改善される。

図４の例に示すように、システム４００は、とりわけ、小型／超小型プロセッサ４５０を含むファブリック４２０を含む。一例では、小型／超小型プロセッサ４５０は、ＧＰＩＯ／初期サービスステージ４４０よりも比較的高性能である。ＩＯドメイン／センサ４３０からのタスク又は割り込みがＧＰＩＯ／初期サービスステージ４４０によってサービスされ得ない場合、小型／超小型プロセッサ４５０がウェイクアップされ、タスク又は割り込みが小型／超小型プロセッサ４５０に渡される。小型／超小型プロセッサ４５０は、例えば、コアコンプレックス４６０等のより大型のコアコンプレックスの１つのコアであり得る。別の例では、小型／超小型プロセッサ４５０は、別個のオンダイマイクロコントローラであり得る。一例では、小型／超小型プロセッサがｘ８６命令セットを使用している。この例では、小型／超小型プロセッサは、ｘ８６命令を必要とするＩＳＲタスクにサービスを提供し、復元タスクを実行し、低命令／サイクル（ＩＰＣ）タスクを実行する。一例では、小型／超小型プロセッサ４５０は、例えば、コアコンプレックス４６０からのより高性能なプロセッサよりも高性能でないプロセッサである。別の例では、オペレーティングシステム又はカーネルは、小型／超小型プロセッサ４５０を認識していない。小型／超小型プロセッサ４５０は、ファブリック／ＬＡＰＩＣタイマ４７３から入力を受信し、小型／超小型プロセッサ４５０は、メインメモリ４７４とインタフェースする。小型／超小型プロセッサ４５０が例えば割り込みにサービスを提供する場合、ファブリック４２０がパワーアップされるが、コアコンプレックス４６０はオフ状態又は低電力状態のままであり、したがって電力消費を減らし、使用される電力当たりのパフォーマンスを改善する。

図４の例に示すように、コアコンプレックス４６０は、例えば、ＧＰＩＯ／初期サービスステージ４４０及び小型／超小型プロセッサ４５０が処理することができない場合に、割り込みを処理する。一例では、コアコンプレックス４６０は、例えば、小型又は超小型プロセッサよりも比較的高性能である、及び／又は、比較的電力を消費する１つ以上の中央処理ユニット（ＣＰＵ）コアである。コアコンプレックス４６０の１つ以上のＣＰＵコアは、「大型」コアと見なすことができる。一例では、コアコンプレックス４６０は、より長いタスク及びより高いＩＰＣタスクを処理するために使用されるＣＰＵコアのコンプレックスである。したがって、入力タスクが、ＯＳタスク等のより長い又はより高いＩＰＣタスクであるという条件で、コアコンプレックス４６０は、入力タスクを処理するためにウェイクアップされる。

図５は、入力タスクを効率的に処理するためのシステム５００の別の例を示すブロック図である。システム５００は、例えば、タスク又は割り込みを受信するＧＰＩＯ／初期サービスステージ５１０を含む。ＧＰＩＯ／初期サービスステージ５１０は、１つ以上の小型／超小型プロセッサ５２０に結合されている。ＧＰＩＯ／初期サービス状態５１０が受信されたタスク又は割り込みを処理することができないという条件で、１つ以上の小型プロセッサ５２０は、ファブリック５８０と共にウェイクアップされる。１つ以上の小型／超小型プロセッサ５２０、１つ以上の大型プロセッサ５３０、ＧＰＵ５４０、ＩＯ５５０、グローバルメモリ相互接続（ＧＭＩ）５６０、及び、１つ以上のメモリコントローラ５７０は、ファブリック５８０に結合されている。一例では、ファブリックは、トランスポート層と、１つ以上の小型／超小型プロセッサ５２０、１つ以上の大型プロセッサ５３０、ＧＰＵ５４０、ＩＯ５５０、ＧＭＩ５６０及び１つ以上のメモリコントローラ５７０をトランスポート層に接続するための複数のブリッジと、を含む。

１つ以上の小型／超小型プロセッサ５２０が受信したタスク又は割り込みを処理できないという条件で、１つ以上の大型プロセッサ５３０は、ファブリック５８０とともに、タスク又は割り込みを処理するためにウェイクアップされる。

図６は、第１のプロセッサから第２のプロセッサにタスクを再配置する方法６００の例を示すフローチャートである。一例では、第１のプロセッサは、比較的高性能でないプロセッサであり、第２のプロセッサは、比較的高性能なプロセッサである。方法６００は、ステップ６１０で、比較的高性能でないプロセッサによるタスクの実行に関連付けられた１つ以上のメトリックを監視することを含む。

１つ以上のメトリックには、例えば、比較的高性能でないプロセッサのコア使用率メトリックが含まれる。一例では、コア使用率メトリックは、比較的高性能でない、及び／又は、比較的消費電力が少ないプロセッサが最大速度でどれだけ実行されているかの測定値である。この測定値は、例えば、比較的高性能でない、及び／又は、比較的消費電力が少ないプロセッサが最大速度又はその近くで動作しているある期間にわたる時間のパーセンテージを示すことができる。別の例では、コア使用率メトリックは、比較的高性能でない、及び／又は、消費電力が少ないプロセッサのコア存在時間がアクティブ状態にある時間間隔にわたる時間のパーセンテージである。１つ以上のメトリックには、例えば、メモリ使用率メトリックを含めることもできる。一例では、メモリ使用率メトリックは、比較的高性能でないプロセッサによってメモリがどれだけ使用されているかを示す測定値である。この測定値は、一例では、メモリが最大のパフォーマンス状態（ｐ状態と呼ばれることもある）で動作しているある期間にわたる時間のパーセンテージを示す。１つ以上のメトリックには、例えば、ダイレクトメモリアクセス（ＤＭＡ）進行状況指標も含まれ得る。一例では、ＤＭＡ進行状況指標は、ある期間にわたるデータレートである。さらに別の例では、１つ以上のメトリックは、割り込み到着レート及び／又は保留中の割り込みの数を含むことができる。この例では、それぞれの数が多いということは、より小型又はより少ない中間プロセッサから、より大型及び／又はより多くの最高能力コンプレックスに切り替える緊急性を示している。

図６に示すように、方法６００は、ステップ６２０で、１つ以上のメトリックの少なくとも１つのメトリックを閾値と比較することを含む。１つ以上のメトリックがコア使用率メトリックを含む例では、コア使用率メトリック、又は、より具体的には、最大速度で動作する比較的高性能でないプロセッサの指標が、コア使用率メトリックと比較される。例えば、比較的高性能でないプロセッサは、時間の５０％において最大速度で動作しており、その閾値は４０％である。別の例では、１つ以上のメトリックがメモリ使用率メトリックを含み、閾値はメモリ使用率閾値である。この例では、メモリは時間の７０％において最大パフォーマンス状態にあり、メモリ使用率閾値は８０％である。さらに別の例では、１つ以上の使用率メトリックは、ＤＭＡデータレート指標を含み、その閾値は、データレート閾値である。例えば、ＤＭＡデータレートの指標は１秒あたり１０メガバイトを示し、その閾値は１秒あたり１２メガバイトである。

図６に示すように、方法６００は、ステップ６３０で、ステップ６２０で実行された比較に基づいて、タスクを比較的高性能なプロセッサに再配置することを含む。一例では、コア使用率メトリックがその関連する閾値よりも大きいという条件で、システムは、比較的高性能でないプロセッサが過剰に使用されていると判定し、タスクを比較的高性能なプロセッサに再配置する。コア使用率メトリックが閾値を下回っているという条件で、タスクは再配置されない。別の例では、メモリ使用率メトリックがその関連する閾値よりも大きいという条件で、システムは、比較的高性能でないプロセッサが過剰に使用されていると判定し、タスクを比較的高性能なプロセッサに再配置する。メモリ使用率メトリックが閾値を下回っているという条件で、タスクは再配置されない。さらに別の例では、ＤＭＡ進行レートが関連付けられた閾値を下回っているという条件で、システムは、比較的高性能でないプロセッサが過剰に使用されており、タスクの処理を十分に進行できないと判定する。そのため、タスクは、比較的高性能なプロセッサに再配置される。ＤＭＡ進行レートがその関連付けられた閾値を超えている場合、タスクは再配置されない。

図６に示すように、方法６００は、ステップ６４０において、比較に基づいて、タスクを比較的高性能なプロセッサ上で実行することを含む。論理的には、タスクはそれが配置されているプロセッサで実行されることになる。そのため、タスクが比較的高性能なプロセッサに再配置された場合、比較的高性能なプロセッサがタスクを実行する。さらに、比較的高性能でないタスクは電源断になるか、そうでなければ低電力状態になる。タスクが再配置されない場合、タスクは比較的高性能でないプロセッサ上に残り、比較的高性能でないプロセッサによって実行される。

タスクは、上記に開示されたものに加えて、他の指標に基づいて、比較的高性能でないプロセッサから比較的高性能なプロセッサに移動することができる。一例では、ＩＳＲは、制御をＯＳに戻す。この例では、比較的高性能でないプロセッサでＯＳを実行することはあまり好ましくない。そのため、ＯＳタスクの実行は、比較的高性能なプロセッサに移行される。さらに、比較的高性能でないプロセッサは、電源断になるか、そうでなければ低電力状態になる。別の例では、マシンチェックアーキテクチャ（ＭＣＡ）イベントには、比較的高性能なプロセッサで実行するのにより適したソフトウェアスタックが必要である。ＭＣＡイベントには、例えば、トランザクションエラー、データエラー又はパリティエラーが含まれ得る。別の例では、ＯＳを必要とするシステムレベルの管理を伴うあらゆるイベントは、実行のために比較的高性能なプロセッサに移動される。この場合も、比較的高性能でないプロセッサは電源断になるか、そうでなければ低電力状態になる。

図７は、第１のプロセッサから第２のプロセッサにタスクを再配置する方法７００の例を示すフローチャートである。一例では、第１のプロセッサは、比較的高性能なプロセッサであり、第２のプロセッサは、比較的高性能でないプロセッサである。方法７００は、ステップ７１０で、比較的高性能のプロセッサによるタスクの実行に関連付けられた１つ以上のメトリックを監視することを含む。

１つ以上のメトリックは、例えば、コア使用率メトリック、メモリ使用率メトリック、又は、図６に関して上述したようなＤＭＡ進行状況メトリックを含むことができる。また、１つ以上のメトリックは、例えば、単一の比較的高性能なコアが一定持続時間使用されている量の指標を含むことができる。例えば、システムには、複数の比較的高性能なプロセッサコアが含まれており、各々比較的高性能なプロセッサとして同等に見なすことができる。一例では、マルチコアのうち単一のコアだけの使用率の測定値が追跡される。この例では、この測定値は同じシングルコアに固有のものではなく、使用中の特定のコアが変更される可能性がある、ある時点でのシングルコアの使用率を追跡する。１つ以上のメトリックにコア使用率メトリックが含まれる例の場合、コア使用率メトリックは、比較的高性能なプロセッサの平均アイドル状態存在時間を示すことができる。例えば、平均アイドル状態存在時間は、比較的高性能なプロセッサが特定のアイドル状態（例えば、ｃステート）にある時間間隔にわたってどれくらいの頻度であるかを示し、又は、比較的高性能なプロセッサが時間間隔にわたって存在する平均アイドル状態（例えば、ｃステート）を示す。ｃステートは、ＡＣＰＩ（Advanced Configuration and Power Interface）アイドル状態であることを認識しておく必要がある。

図７に示すように、この方法７００は、ステップ７２０で、１つ以上のメトリックのうち少なくとも１つのメトリックを閾値と比較することを含む。１つ以上のメトリックに単一の比較的高性能なコアが一定持続時間使用されている量の指標が含まれている例では、シングルコアが閾値のパーセンテージを超えて使用されているという条件で、システムは、比較的高性能なプロセッサが不要であると決定して、タスクを比較的高性能でないプロセッサに再配置し、比較的高性能なプロセッサを電源断とする。

図７に示すように、方法７００は、ステップ７３０において、ステップ７２０で実行された比較に基づいて、タスクを比較的高性能でないプロセッサに再配置することを含む。一例では、比較的高性能なプロセッサが平均して７０％の時間アイドル状態であり、閾値が５０％の時間であるという条件で、タスクは、比較的高性能でないプロセッサに再配置される。

図７に示すように、方法７００は、ステップ７４０において、比較に基づいて、タスクを比較的高性能でないプロセッサ上で実行することを含む。論理的には、タスクは、それが配置されているプロセッサで実行されることになる。そのため、タスクが比較的高性能でないプロセッサに再配置された場合、比較的高性能でないプロセッサがタスクの実行を続行する。タスクが再配置されない場合、タスクは、比較的高性能のプロセッサ上に残り、比較的高性能のプロセッサによって実行される。

図８は、第１のプロセッサから第２のプロセッサに１つ以上タスクを再配置する方法８００の別の例を示すフローチャートである。一例では、第１のプロセッサは、比較的高性能なプロセッサであり、第２のプロセッサは、比較的高性能でないプロセッサである。別の例では、第１のプロセッサは、比較的高性能でないプロセッサであり、第２のプロセッサは、比較的高性能なプロセッサである。さらに別の例では、２つのプロセッサは、異種であり、例えばＣＰＵとＧＰＵである。

方法８００は、ステップ８１０で、第１のプロセッサがアイドル状態又はストール状態に置かれると判定することを含む。第１のプロセッサをアイドル状態又はストール状態にする必要があるかどうかの判定は、上記の説明に従って実行される。例えば、第１のプロセッサが比較的高性能でないプロセッサであり、第２のプロセッサが比較的高性能なプロセッサである。さらに、この例では、第１のプロセッサのコア使用率は、その関連付けられた閾値を超えている。そのため、１つ以上のタスクを比較的高性能なプロセッサに再配置する必要があると判定される。一例では、比較的高性能でないプロセッサは、小型コア、ミニコア又は超小型コアである。ステップ８１０は、第１のプロセッサが未だ実行されている間に第２のプロセッサのパワーアッププロセスを開始することをさらに含み得る。第２のプロセッサのパワーアッププロセスは、例えば、電圧レールの立ち上げ、メモリの修復、ヒューズの供給、及び、コア状態の初期化を含み得る。このようにして、第２のプロセッサは、実行がブラックアウトなしで第２のプロセッサに切り替えられるように、アーキテクチャ状態を復元する準備ができた状態であり得る。方法８００は、ステップ８１５で、第１のプロセッサをアイドル状態又はストール状態にすることをさらに含む。一例では、比較的高性能でないプロセッサをストールさせるために、マイクロアーキテクチャ方式が実装されている。別の例では、比較的高性能でないプロセッサをストール状態にする一環として、最初に、全てのマイクロオペランドがリタイアされていること、つまり、未処理の命令がないこと、メモリへの未処理の要求がないこと、内部命令ストリームが残っていないこと、及び、実行中の命令がないことが判定される。いくつかの例では、比較的高性能でないプロセッサは、比較的高性能でないプロセッサをストール状態から解放することなく、そのキャッシュサブシステムへの着信プローブに応答することが期待される。いくつかの例では、割り込みは、比較的高性能でないプロセッサに入るのをブロックされる必要があり、したがって境界で待機する。

別の例では、第１のプロセッサは比較的高性能なプロセッサであり、第２のプロセッサは比較的高性能でないプロセッサである。一例では、より高性能なプロセッサは、平均して、関連する閾値よりもアイドル状態にあると判定される。そのため、１つ以上のタスクを比較的高性能でないプロセッサに再配置する必要があると判定され、比較的高性能なプロセッサは、例えば、ｃステートになる。上記のように、この再配置は、例えば、ＧＰＩＯ／初期サービスステージと小型／超小型プロセッサとの間であってもよく、又は、この再配置は、小型／超小型プロセッサと大型プロセッサとの間であってもよいことに留意されたい。

さらに、方法８００は、ステップ８２０で、第１のプロセッサのアーキテクチャ状態を第１のメモリ位置に保存することを含む。一例では、アーキテクチャ状態は、１つ以上のレジスタと１つ以上のフラグの組み合わせである。第１のメモリ位置は、いくつかの例では、第１のプロセッサに関連付けられている。別の例では、方法８００は、ステップ８１０と重なり、且つ、ステップ８２０も終了するときに終了するように、一度にステップ８１５を開始して、ステップ８１５の完了に関連付けられたあらゆる遅延を回避することを含む。

さらに、方法８００は、ステップ８３０で、アーキテクチャ状態を第１のメモリアドレスから第２のメモリアドレスにコピーすることを含む。いくつかの例では、第２のメモリアドレスは第２のプロセッサに関連付けられている。いくつかの例では、アーキテクチャ状態は第２のプロセッサ用に調整される。オプションとして、ステップ８４０で、この調整は、調整されたアーキテクチャ状態が第２のプロセッサに適用されるように実行される。ステップ８５０で、この方法は、第２のメモリアドレスから第２のプロセッサにアーキテクチャ状態を復元することをさらに含む。別の例では、ステップ８３０のようにアーキテクチャ状態をコピーし、ステップ８５０のようにアーキテクチャ状態を復元するために使用されるメモリは、専用のスタティックランダムアクセスメモリ（ＳＲＡＭ）である。さらに別の例では、ステップ８３０，８５０でメモリを使用する代わりに、レジスタバスを第１のプロセッサと第２のプロセッサとの間でブリッジして、アーキテクチャ状態をプロセッサ間で直接移動させることができる。ステップ８６０で、着信割り込みは、第２のプロセッサにリダイレクトされる。ステップ８６０は、ステップ８５０に続くものとして図８に示されているが、ステップ８５０の完了前の任意の時点で受信された着信割り込みがストールされて、その結果ステップ８６０で、割り込みが第２のプロセッサにリダイレクトされる。ステップ８７０で、着信割り込みのＩＳＲアドレスが第２のプロセッサによってフェッチされ、割り込みが処理される。割り込みの処理が完了した後、ステップ８８０で、通常の実行が第２のプロセッサで再開される。

上記のいくつかの例では、比較的高性能でないプロセッサ及び比較的高性能なプロセッサが説明されているが、任意の２つ以上の異種プロセッサを使用することができる。例えば、ＣＰＵコアからのタスクはＧＰＵコアに再配置され、その逆も同様である。

本明細書の開示に基づいて、多くの変形が可能であることを理解されたい。特徴及び要素が特定の組み合わせで上記に説明されたが、各特徴又は要素は、他の特徴及び要素無しに単独で、又は、他の特徴及び要素有り若しくは無しの様々な組み合わせで使用することができる。

図に示す及び／又は本明細書に説明される様々な機能ユニット（限定ではないが、プロセッサ１０２、入力ドライバ１１２、入力デバイス１０８、出力ドライバ１１４、出力デバイス１１０、アクセラレーテッドプロセッシングデバイス１１６、スケジューラ１３６、グラフィックス処理パイプライン１３４、計算ユニット１３２、及び、ＳＩＭＤユニット１３８を含む）は、汎用コンピュータ、プロセッサ若しくはプロセッサコアとして、又は、プログラム、ソフトウェア若しくはファームウェアとして実装され、非一時的なコンピュータ可読媒体又は別の媒体に記憶され、汎用コンピュータ、プロセッサ又はプロセッサコアによって実行可能であってもよい。提供される方法は、汎用コンピュータ、プロセッサ又はプロセッサコアにおいて実施され得る。適切なプロセッサは、例として、汎用プロセッサ、専用プロセッサ、従来のプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、複数のマイクロプロセッサ、ＤＳＰコアと関連する１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）回路、他のタイプの集積回路（ＩＣ）、及び／又は、状態機械を含む。処理されたハードウェア記述言語（ＨＤＬ）命令の結果と、ネットリストを含む他の中間データ（コンピュータ可読媒体に記憶することが可能であるそのような命令）と、を使用して製造プロセスを構成することによって、このようなプロセッサを製造することができる。そのような処理の結果は、開示の特徴を実装するプロセッサを製造する半導体製造工程において使用されるマスクワークであってもよい。

本明細書で提供される方法又はフローチャートは、汎用コンピュータ又はプロセッサによる実行のために、非一時的なコンピュータ可読記憶媒体に組み込まれたコンピュータプログラム、ソフトウェア又はファームウェアに実装することができる。非一時的なコンピュータ可読記憶媒体の例としては、リードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、レジスタ、キャッシュメモリ、半導体メモリデバイス、内蔵ハードディスク及び着脱可能ディスク等の磁気媒体、光磁気媒体、並びに、ＣＤ－ＲＯＭディスク及びデジタル多用途ディスク（ＤＶＤ）等の光学媒体が挙げられる。

Claims (20)

1. コンピュータで実施されるタスクを、比較的高性能でないプロセッサから比較的高性能なプロセッサに再配置するための方法であって、
   前記比較的高性能でないプロセッサによる前記タスクの実行に関連する１つ以上のメトリックを監視することと、
   前記１つ以上のメトリックのうち少なくとも１つのメトリックを閾値と比較することと、
   前記タスクを前記比較的高性能なプロセッサに選択的に再配置し、前記比較に基づいて前記比較的高性能なプロセッサ上で前記タスクを実行することと、を含む、
   方法。
2. 前記少なくとも１つのメトリックは、前記比較的高性能でないプロセッサのコア使用率メトリックを含む、
   請求項１の方法。
3. コア使用率メトリックは、前記高性能でないプロセッサが最大速度で動作している持続時間の指標を含み、
   前記閾値は、持続時間閾値の指標であり、
   前記タスクは、前記比較的高性能でないプロセッサが最大速度で動作している前記持続時間の前記指標が前記持続時間閾値よりも大きいという条件で、前記比較的高性能なプロセッサに再配置される、
   請求項２の方法。
4. 前記少なくとも１つのメトリックは、前記比較的高性能でないプロセッサに関連するメモリ使用率メトリックを含む、
   請求項１の方法。
5. 前記メモリ使用率メトリックは、メモリが最大メモリパフォーマンス状態で動作している持続時間の指標を含み、
   前記閾値は、持続時間閾値の指標であり、
   前記タスクは、前記比較的高性能でないプロセッサが最大速度で動作している前記持続時間の前記指標が前記持続時間閾値よりも大きいという条件で、前記比較的高性能なプロセッサに再配置される、
   請求項４の方法。
6. 前記１つ以上のメトリックのうち少なくとも１つのメトリックは、ダイレクトメモリアクセス（ＤＭＡ）データレートを含む、
   請求項１の方法。
7. コンピュータで実施されるタスクを、比較的高性能のプロセッサから比較的高性能でないプロセッサに再配置するための方法であって、
   前記比較的高性能のプロセッサによる前記タスクの実行に関連する１つ以上のメトリックを監視することと、
   前記１つ以上のメトリックのうち少なくとも１つのメトリックを閾値と比較することと、
   前記タスクを前記比較的高性能でないプロセッサに選択的に再配置し、前記比較に基づいて前記比較的高性能でないプロセッサ上で前記タスクを実行することと、を含む、
   方法。
8. 前記少なくとも１つのメトリックは、前記比較的高性能なプロセッサの単一のコアが使用される持続時間の指標を含み、
   前記閾値は、持続時間閾値の指標であり、
   前記タスクは、前記比較的高性能なプロセッサの前記単一のコアが使用されている前記持続時間の前記指標が前記持続時間閾値よりも小さいという条件で、前記比較的高性能でないプロセッサに再配置される、
   請求項７の方法。
9. 前記少なくとも１つのメトリックは、前記比較的高性能のプロセッサのコア使用率メトリックを含む、
   請求項７の方法。
10. 前記比較的高性能なプロセッサの前記コア使用率メトリックは、ある時間間隔にわたる平均使用率を含み、
    前記閾値は使用率閾値の指標であり、
    前記タスクは、ある時間間隔にわたる前記平均使用率が前記使用率閾値よりも小さいという条件で、前記比較的高性能でないプロセッサに再配置される、
    請求項９の方法。
11. 前記比較的高性能なプロセッサの前記コア使用率メトリックは、アイドル状態平均存在時間を含み、
    前記閾値はアイドル状態閾値の指標であり、
    前記タスクは、前記アイドル状態平均存在時間が前記アイドル状態閾値よりも大きいという条件で、前記比較的高性能でないプロセッサに再配置される、
    請求項９の方法。
12. 前記少なくとも１つのメトリックは、前記比較的高性能でないプロセッサに関連するメモリ使用率メトリックを含み、
    前記閾値はメモリ使用率閾値であり、
    前記タスクは、前記メモリ使用率メトリックが前記メモリ使用率閾値よりも小さいという条件で、前記比較的高性能でないプロセッサに再配置される、
    請求項７の方法。
13. 第１のプロセッサから第２のプロセッサへのタスク再配置の方法であって、
    前記第１のプロセッサをアイドル状態又はストール状態にすることと、
    前記第１のプロセッサのアーキテクチャ状態を第１のメモリ位置に保存することと、
    前記アーキテクチャ状態を前記第１のメモリ位置から第２のメモリ位置にコピーすることと、
    割り込みを前記第２のプロセッサにリダイレクトすることと、
    前記第２のプロセッサによって、前記第２のメモリ位置から前記アーキテクチャ状態を復元することと、
    前記第２のプロセッサによって、割り込みサービスルーチン（interrupt service routine、ＩＳＲ）アドレスをフェッチすることと、
    前記第２のプロセッサによって、前記ＩＳＲアドレスを使用して前記ＩＳＲを処理することと、
    前記第１のプロセッサが前記アイドル状態又は前記ストール状態にある間に、前記第２のプロセッサによって１つ以上の後続のタスクを実行することと、を含む、
    方法。
14. 前記第１のメモリ位置は前記第１のプロセッサに関連付けられており、前記第２のメモリ位置は前記第２のプロセッサに関連付けられている、
    請求項１３の方法。
15. 前記アーキテクチャ状態は、１つ以上のレジスタ設定及び１つ以上のフラグ設定を含む、
    請求項１３の方法。
16. 前記コピーすることは、前記アーキテクチャ状態を調整することを含む、
    請求項１３の方法。
17. 前記第１のプロセッサに対する着信割り込みは、前記リダイレクトするまでストールされる、
    請求項１３の方法。
18. 前記ＩＳＲアドレスは、ローカル高度プログラミング割り込みコントローラ（local advanced programming interrupt controller、ＬＡＰＩＣ）からフェッチされる、
    請求項１３の方法。
19. 前記第１のプロセッサは比較的高性能なプロセッサであり、
    前記第２のプロセッサは比較的高性能でないプロセッサであり、
    前記方法は、
    前記比較的高性能なプロセッサが十分に活用されていないことを判定することと、
    前記判定に基づいて、１つ以上のタスクを前記第２のプロセッサに再配置することと、を含む、
    請求項１３の方法。
20. 前記第１のプロセッサは比較的高性能でないプロセッサであり、
    前記第２のプロセッサは比較的高性能なプロセッサであり、
    前記方法は、
    前記比較的高性能でないプロセッサが過剰に使用されていることを判定することと、
    前記判定に基づいて、１つ以上のタスクを前記第２のプロセッサに再配置することと、を含む、
    請求項１３の方法。

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