JP2000242507A - プロセッサ - Google Patents

プロセッサ

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JP2000242507A
JP2000242507A JP4436499A JP4436499A JP2000242507A JP 2000242507 A JP2000242507 A JP 2000242507A JP 4436499 A JP4436499 A JP 4436499A JP 4436499 A JP4436499 A JP 4436499A JP 2000242507 A JP2000242507 A JP 2000242507A
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JP
Japan
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interrupt
instruction
prefetch
central processing
processing unit
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JP4436499A
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Satoshi Ogura
里 小椋
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 本発明は割り込み発生時の中央処理装置の使
用効率の低下を抑制したプロセッサを提供する。 【解決手段】 割り込み要求が発生した場合、割り込み
制御部１１１は割り込み処理ルーチンの先頭命令をフェ
ッチするようにプリフェッチ部１１３を制御した後、所
定の時間待機し、その後に割り込み処理ルーチンを実行
するように中央処理装置１１２を制御する。割り込み制
御部が待機している間に中央処理装置はプリフェッチさ
れた主ルーチンを継続して実行しているため、割り込み
処理ルーチンのフェッチに必要な時間を隠蔽することが
出来る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、割り込み機構を有
するプロセッサに関し、特に割り込み要求発生時に割り
込みルーチンの先頭命令を先読みすることによって効率
的な処理を行うプロセッサに関する。
【０００２】
【従来の技術】近年半導体技術の向上によってプロセッ
サの処理能力は著しく向上している。
【０００３】しかしながら、中央処理装置の性能向上に
対して、中央処理装置が実行する命令を記憶するメモリ
の性能向上は比較的緩やかであるため、中央処理装置の
命令待ちが発生し、プロセッサの性能がメモリによって
律速されるという問題が発生する。
【０００４】これに対処するため、高性能なプロセッサ
では将来実行する命令を予測して先行的にフェッチする
プリフェッチという技法を用いてフェッチの待ち時間を
隠蔽している。
【０００５】しかし、プロセッサ外部から与えられる割
り込みでは、割り込み要求の発生を予測することが不可
能であり、割り込み処理ルーチンへ分岐してから割り込
み処理ルーチンのフェッチが行われるため、割り込み処
理ルーチンを実行する際に命令待ちが発生し、中央処理
装置の使用率が低下する。
【０００６】このような問題を回避する従来の技術とし
て、割り込み要求の発生時に中央処理装置の割り込み処
理ルーチンへの分岐処理と並行して割り込み処理ルーチ
ンをプリフェッチするという方法が特開平８−２２１２
７０号公報で提案されている。
【０００７】図１１は、割り込み処理ルーチンをプリフ
ェッチする従来のプロセッサの構成をブロック図で示し
たものである。なお、図１１にはプロセッサ３１が実行
する命令を記憶する主記憶１２も同時に示している。
【０００８】プロセッサ３１は、通常は主記憶１２に記
憶された命令を順次実行し、割り込み要求発生時には割
り込み処理ルーチンに分岐するように構成されている。
【０００９】プリフェッチ部３１３は、通常は中央処理
装置３１２の制御により中央処理装置３１２が実行する
命令および、それに後続する命令列を先行してフェッチ
し、割り込み要求発生時には割り込み制御部３１１の制
御により割り込み処理ルーチンの先頭の命令をフェッチ
する。
【００１０】中央処理装置３１２は、プリフェッチ部３
１３から供給される命令列を順次実行し、割り込み要求
発生時には割り込み制御部３１１の制御によりプログラ
ムカウンタ（以下ＰＣ）の情報をスタックに待避した後
に割り込み処理ルーチンの先頭の命令を実行する。
【００１１】割り込み制御部３１１は、割り込み要求発
生時には割り込み処理ルーチンを実行するように中央処
理装置３１２を制御すると同時に、割り込み処理ルーチ
ンの先頭の命令をフェッチするようにプリフェッチ部３
１３を制御する。
【００１２】以下、従来の構成のプロセッサにおいて割
り込み要求が発生した場合の動作を図１２を用いて説明
する。
【００１３】割り込み要求が発生すると（４１）、割り
込み制御部３１１は割り込み処理ルーチンに分岐するよ
うに中央処理装置３１２を制御する（４３）と同時に、
割り込み処理ルーチンの先頭命令をフェッチするように
プリフェッチ部３１３を制御する（４２）。
【００１４】これによって本構成でのプロセッサでは、
中央処理装置３１２のＰＣ待避動作（４６）と割り込み
処理ルーチンの先頭命令のフェッチ（４４）を並行して
行うことが可能になり、割り込み処理ルーチンへの分岐
を円滑に行うことが可能になっている。
【００１５】
【発明が解決しようとする課題】しかしながら、プロセ
ッサ３１と主記憶１２との速度差がさらに拡大した場
合、割り込み要求と同時にプリフェッチを開始しても中
央処理装置３１２がＰＣの待避を行っている期間では、
割り込み処理ルーチンの先頭の命令をフェッチすること
が不可能になる。
【００１６】図１３は、プロセッサとメモリとの速度差
がさらに拡大した場合に割り込み要求が発生した場合の
処理の流れを示したものである。
【００１７】割り込み処理実行開始時のＰＣ待避は書き
込みアクセスであるため、ライトバッファ等を利用する
ことによって短縮が可能であるが、割り込み処理ルーチ
ンの先頭命令のフェッチは読み出しアクセスであり、こ
れにかかる時間を短縮することは不可能であるため、Ｐ
Ｃ待避動作（４６）の時間だけでは割り込み処理ルーチ
ンの先頭命令をフェッチする時間を隠蔽することは出来
ず、割り込み処理ルーチン実行開始（４７）までに命令
待ち（４８）が発生し、中央処理装置の使用率が低下し
ている。
【００１８】以上のように従来の構成のプロセッサで
は、プロセッサ３１と主記憶１２との速度差が拡大した
場合には、割り込み要求発生時に中央処理装置の使用率
が低下し、性能が低下するという課題がある。
【００１９】上記課題に鑑み本発明は、中央処理装置と
外部記憶装置との速度差が大きい場合でも中央処理装置
の処理を中断させずに円滑に処理を実行可能なプロセッ
サを提供することを目的とする。
【００２０】
【課題を解決するための手段】上記課題を解決するため
本発明のプロセッサは、命令を実行する中央処理装置
と、前記中央処理装置が実行する命令を事前に取り込む
命令プリフェッチ装置と、外部から与えられる割り込み
要求に応じて前記中央処理装置と、前記命令プリフェッ
チ装置を制御する割り込み制御装置とを備えるプロセッ
サであって、前記割り込み制御装置は、外部から割り込
み要求が与えられた場合に、前記割り込み要求に対応す
る割り込み処理ルーチンの先頭の命令をプリフェッチす
るように前記命令プリフェッチ装置を制御し、前記命令
プリフェッチ装置の制御から所定の時間遅延した後に、
前記割り込み処理ルーチンを実行するように前記中央処
理装置を制御する構成としている。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。
【００２２】（実施の形態１）図１は、本発明の第一の
実施の形態によるプロセッサの構成を示すブロック図で
ある。
【００２３】なお、図１には、プロセッサ１１が実行す
る命令を記憶するメモリ１２も同時に示している。
【００２４】プロセッサ１１は、通常は主記憶１２に記
憶された命令を順次実行し、割り込み要求発生時には割
り込み処理ルーチンに分岐するように構成されている。
【００２５】プリフェッチ部１１３は、通常は中央処理
装置１１２の制御により中央処理装置１１２が実行する
命令および、それに後続する命令列をあらかじめフェッ
チし、割り込み要求発生時には割り込み制御部１１１の
制御により割り込み処理ルーチンの先頭の命令をフェッ
チする。
【００２６】中央処理装置１１２は、プリフェッチ部１
１３から供給される命令列を順次実行し、割り込み制御
部１１１によって割り込み処理を開始するように制御さ
れた場合は、ＰＣ等の情報を待避した後に割り込み処理
ルーチンの先頭の命令を実行する。
【００２７】割り込み制御部１１１は、割り込み要求発
生時には割り込み処理ルーチンの先頭の命令をフェッチ
するようにプリフェッチ部１１３を制御し、一定時間待
機した後に割り込み処理ルーチンを実行するように中央
処理装置１１２を制御する。
【００２８】以上のように構成された本実施の形態にお
けるプロセッサにおいて、割り込み要求が発生した時の
動作を図２を用いて説明する。
【００２９】割り込み要求が発生すると（２１）、ま
ず、割り込み制御部１１１は、割り込み処理ルーチンの
先頭命令のフェッチを開始するようにプリフェッチ部１
１３を制御する（２２）。なお、このとき割り込み制御
部１１１は中央処理装置に対してはいかなる制御も行わ
ない。
【００３０】次に割り込み制御部１１１は、所定の時間
待機する（２３）。この時間はプリフェッチ部１１３が
割り込み処理ルーチンの先頭命令のフェッチを完了する
までの時間（２４）とする。この間、中央処理装置１１
２はプリフェッチ部によって先行的にフェッチされた命
令列を用いて主ルーチンの実行を継続している（２
５）。
【００３１】その後、割り込み制御部１１１は、割り込
み処理ルーチンに分岐するように中央処理装置１１２を
制御する（２６）。これによって中央処理装置は割り込
み処理ルーチンの実行を開始するが、割り込み処理ルー
チンの先頭命令はプリフェッチ部１１３によって既にフ
ェッチされているため、ＰＣの待避（２７）の後命令待
ちなしで割り込み処理ルーチンを実行することが出来る
（２８）。
【００３２】以上のように本発明の第一の実施の形態に
よるプロセッサでは、割り込み要求発生時に割り込み処
理ルーチンの先頭命令のフェッチが完了するまで中央処
理装置１１２の割り込み処理ルーチンへの分岐を遅延さ
せることによって、割り込み処理発生時の中央処理装置
１１２の待ち時間を解消し、円滑に処理を行うことが可
能になる。
【００３３】（実施の形態２）図３は、本発明の第二の
実施の形態によるプロセッサの構成を示すブロック図で
ある。
【００３４】なお、図３には、プロセッサ１３が実行す
る命令を記憶する主記憶１２も同時に示している。
【００３５】プロセッサ１３は、通常は主記憶１２に記
憶された命令を順次実行し、割り込み要求発生時には割
り込み処理ルーチンに分岐するように構成されている。
【００３６】中央処理装置１１２は、本発明の第一の実
施の形態における中央処理装置１１２と同様の構成であ
る。
【００３７】割り込み制御部１３１は、割り込み要求発
生時には割り込み処理ルーチンの先頭の命令をフェッチ
するようにプリフェッチ部１３３を制御した後、プリフ
ェッチ部からのアクノリッジ信号１３４を受信するまで
待機し、その後、割り込み処理ルーチンを実行するよう
に中央処理装置１１２を制御する。
【００３８】プリフェッチ部１３３は、通常は中央処理
装置１１２の制御により中央処理装置１１２が実行する
命令および、それに後続する命令列をあらかじめフェッ
チし、割り込み要求発生時には割り込み制御部１３１の
制御により割り込み処理ルーチンの先頭の命令をフェッ
チし、フェッチが所定の段階に達した時点で割り込み制
御部１３１に対してアクノリッジ信号１３４を返す。
【００３９】以上のように構成された本実施の形態にお
けるプロセッサにおいて、割り込み要求が発生した時の
動作を図４を用いて説明する。
【００４０】割り込み要求が発生すると（２１）、ま
ず、割り込み制御部１３１は、割り込み処理ルーチンの
先頭命令のフェッチを開始するようにプリフェッチ部１
３３を制御する（２２）。
【００４１】次に割り込み制御部１３１は、プリフェッ
チ部１３３からのアクノリッジ信号１３４が返るまで待
機する（２３）。この間、プリフェッチ部１３３は割り
込み処理ルーチンの先頭命令のフェッチを行っているが
（２４）、中央処理装置１１２はプリフェッチ部１３３
によって先行的にフェッチされた命令列によって主ルー
チンの実行を継続している（２５）。
【００４２】プリフェッチ部１３３からのアクノリッジ
信号１３４を受信すると（２９）、割り込み制御部１３
１は、割り込み処理ルーチンに分岐するように中央処理
装置１１２を制御する（２６）。これによって中央処理
装置１１２は割り込み処理ルーチンの実行を開始する
が、割り込み処理ルーチンの先頭命令はプリフェッチ部
１３３によって既にフェッチされているため、ＰＣの待
避（２７）の後、命令待ちなしで割り込み処理ルーチン
の実行を行うことが出来る（２８）。
【００４３】以上のように本発明の第二の実施の形態に
よるプロセッサでは、割り込み処理ルーチンの先頭命令
のフェッチの完了を起点として割り込み処理ルーチンへ
の分岐を行うことによって、割り込み処理発生時の中央
処理装置１１２の待ち時間を解消することが出来る。
【００４４】また、第一の実施の形態のプロセッサに比
べて、割り込み制御部１３１の待機時間の設定が容易に
なり、割り込み処理の実行が可能になった時点で即座に
割り込み処理に移行するため、即応性が要求される割り
込みにも対応することが可能になる。
【００４５】さらに、キャッシュ等の状態によって、フ
ェッチに必要な時間が変化する場合でも常に最適な状態
で割り込み処理を開始することが可能になる。
【００４６】なお、本実施の形態ではプリフェッチ制御
部からのアクノリッジ信号を命令フェッチ完了時に出力
しているが、フェッチの進行状況に応じてフェッチ完了
前にアクノリッジ信号を出力することによって、割り込
みへの即応性をさらに向上させることも出来る。
【００４７】（実施の形態３）図５は、本発明の第三の
実施の形態によるプロセッサの構成を示すブロック図で
ある。
【００４８】なお、図５には、プロセッサ１４が実行す
る命令を記憶する主記憶１２も同時に示している。
【００４９】プロセッサ１４は、通常は主記憶１２に記
憶された命令を順次実行し、割り込み要求発生時には割
り込み処理ルーチンに分岐するように構成されている。
【００５０】中央処理装置１１２および、プリフェッチ
部１１３は、本発明の第一の実施の形態における中央処
理装置１１２およびプリフェッチ部１１３と同様の構成
である。
【００５１】割り込み制御部１４１は、待機時間設定レ
ジスタ１４１１を含み、割り込み要求発生時には割り込
み処理ルーチンの先頭の命令をフェッチするようにプリ
フェッチ部１１３を制御した後、レジスタ１４１１に設
定された時間だけ待機した後（例えば、レジスタ１４１
１に設定された値を一定時間毎にカウントダウンされる
カウンタに設定した後、カウンタの値が０になるまで待
機する）、割り込み処理ルーチンを実行するように中央
処理装置１１２を制御する。
【００５２】以上のように構成された本実施の形態にお
けるプロセッサにおいて、割り込み要求が発生した時の
動作を図６を用いて説明する。
【００５３】割り込み要求が発生すると（２１）、ま
ず、割り込み制御部１４１は、割り込み処理ルーチンの
先頭命令のフェッチを開始するようにプリフェッチ部１
１３を制御する（２２）。
【００５４】次に割り込み制御部１４１は、待機時間設
定レジスタ１４１１に設定されている待機時間だけ待機
する（２３）。この間プリフェッチ部１１３は割り込み
処理ルーチンの先頭命令のフェッチを行っているが（２
４）、中央処理装置１１２はプリフェッチ部によって先
行的にフェッチされた命令列によって主ルーチンの実行
を継続している（２５）。
【００５５】設定された保留時間だけ待機した後、割り
込み制御部１４１は、割り込み処理ルーチンに分岐する
ように中央処理装置１１２を制御する（２６）。これに
よって中央処理装置は割り込み処理ルーチンの実行を開
始するが、割り込み処理ルーチンの先頭命令はプリフェ
ッチ部１１３によって既にフェッチされているためＰＣ
の待避（２７）の後、命令待ちなしで割り込み処理ルー
チンの実行を行うことが出来る（２８）。
【００５６】以上のように本発明の第三の実施の形態に
よるプロセッサでは、割り込み要求発生時に割り込み処
理ルーチンの先頭命令のフェッチが完了するまで中央処
理装置１１２の割り込み処理ルーチンへの分岐を遅延さ
せることによって、割り込み処理発生時の中央処理装置
１１２の待ち時間を解消し、円滑に処理を行うことが可
能になる。
【００５７】また、割り込み処理ルーチンのフェッチに
必要な時間に応じて待機時間設定レジスタ１４１１を適
切に設定することによって、主記憶の速度に対して最適
な割り込み処理方法を提供することが可能になる。
【００５８】なお、本実施の形態では割り込み制御部１
４１に待機時間設定レジスタを１つ設けているが、待機
時間設定レジスタを複数設けて割り込み要求によって選
択されるようにしてもよい。
【００５９】こうすることにより、特性の異なる複数の
割り込み要求に対して最適な割り込み処理方法を提供す
ることが可能になる。
【００６０】（実施の形態４）図７は、本発明の第四の
実施の形態によるプロセッサの構成を示すブロック図で
ある。
【００６１】なお、図７には、プロセッサ１５が実行す
る命令を記憶する主記憶１２も同時に示している。
【００６２】プロセッサ１５は、通常は主記憶１２に記
憶された命令を順次実行し、割り込み要求発生時には割
り込み処理ルーチンに分岐するように構成されている。
【００６３】中央処理装置１１２は、本発明の第一の実
施の形態における中央処理装置１１２と同様の構成であ
る。
【００６４】割り込み制御部１５１は、プリフェッチ量
設定レジスタ１５１１を含み、割り込み要求発生時には
割り込み処理ルーチンの先頭から、プリフェッチ量設定
レジスタ１５１１に設定された量の命令をフェッチする
ようにプリフェッチ部１５３を制御した後、プリフェッ
チ部からのアクノリッジ信号１５４を受信するまで待機
し、その後、割り込み処理ルーチンを実行するように中
央処理装置１１２を制御する。
【００６５】プリフェッチ部１５３は、通常は中央処理
装置１１２の制御により中央処理装置１１２が実行する
命令および、それに後続する命令列をあらかじめフェッ
チし、割り込み要求発生時には割り込み制御部１５１の
制御により割り込み処理ルーチンの先頭から割り込み制
御部１５１によって要求された量の命令をフェッチし、
要求された量の命令のフェッチが完了した時点で、割り
込み制御部１５１に対してアクノリッジ信号１５４を返
す。
【００６６】以上のように構成された本実施の形態にお
けるプロセッサにおいて、割り込み要求が発生した時の
動作を図８を用いて説明する。
【００６７】割り込み要求が発生すると（２１）、ま
ず、割り込み制御部１５１は、割り込み処理ルーチンの
先頭からプリフェッチ量設定レジスタ１５１１に設定さ
れた量の命令のフェッチを開始するようにプリフェッチ
部１５３を制御する（２２）。
【００６８】次に割り込み制御部１５１は、プリフェッ
チ部１５３からのアクノリッジ信号１５４が返るまで待
機する（２３）。この間、プリフェッチ部１５３は割り
込み処理ルーチンの先頭命令のフェッチを行っているが
（２４）、中央処理装置１１２はプリフェッチ部１５３
によって先行的にフェッチされた命令列によって主ルー
チンの実行を継続している（２５）。
【００６９】プリフェッチ部１５３が割り込み制御部１
５１から要求された量の命令フェッチを完了すると、プ
リフェッチ部１５３からアクノリッジ信号１５４が返さ
れ（２９）、割り込み制御部１５１は、割り込み処理ル
ーチンに分岐するように中央処理装置１１２を制御する
（２６）。これによって中央処理装置１１２は割り込み
処理ルーチンの実行を開始するが、割り込み処理ルーチ
ンの先頭命令はプリフェッチ部１５３によって既にフェ
ッチされているため、ＰＣの待避（２７）の後、命令待
ちなしで割り込み処理ルーチンの実行を行うことが出来
る（２８）。
【００７０】以上のように本発明の第四の実施の形態に
よるプロセッサでは、割り込み処理ルーチンの先頭命令
のフェッチの完了を起点として割り込み処理ルーチンへ
の分岐を行うことによって、割り込み処理発生時の中央
処理装置１１２の待ち時間を解消することが出来る。
【００７１】また、第一の実施の形態のプロセッサに比
べて、割り込み制御部１５１の待機時間の設定が容易に
なり、割り込み処理の実行が可能になった時点で即座に
割り込み処理に移行するため、即応性が要求される割り
込みにも対応することが可能になる。
【００７２】さらに、キャッシュ等の状態によって、フ
ェッチに必要な時間が変化する場合でも常に最適な状態
で割り込み処理を開始することが可能になる。
【００７３】また、プリフェッチされる命令量を設定す
ることが可能であるため、割り込みの即応性に対する要
求や、割り込み処理ルーチンのサイズに応じて最適なプ
リフェッチ量を設定することが可能になる。
【００７４】なお、本実施の形態ではプリフェッチ制御
部からのアクノリッジ信号を命令フェッチ完了時に出力
しているが、フェッチの進行状況に応じてフェッチ完了
前にアクノリッジ信号を出力することによって、割り込
みへの即応性をさらに向上させることも出来る。
【００７５】また、本実施の形態では、割り込み制御部
１５１にプリフェッチ量設定レジスタを１つ設けている
が、２つ以上設けて割り込みの種類によって選択される
ように構成しても良い。
【００７６】こうすることによって、割り込みの種類に
よって最適なプリフェッチ量を設定することが可能にな
る。
【００７７】（実施の形態５）図９は、本発明の第五の
実施の形態によるプロセッサの構成を示すブロック図で
ある。
【００７８】なお、図９には、プロセッサ１６が実行す
る命令を記憶する主記憶１２も同時に示している。
【００７９】プロセッサ１６は、通常は主記憶１２に記
憶された命令を順次実行し、割り込み要求発生時には割
り込み処理ルーチンに分岐するように構成されている。
【００８０】プリフェッチ部１１３は、本発明の第一の
実施の形態におけるプリフェッチ部１１３と同様の構成
である。
【００８１】中央処理装置１６２は、プリフェッチ部１
１３から供給される命令列を順次実行し、割り込み制御
部１６１によって割り込み処理を開始するように制御さ
れた場合は、ＰＣ等の情報を待避した後に割り込み処理
ルーチンの先頭の命令を実行する。
【００８２】また、中央処理装置１６２は命令の供給不
足や、外部メモリへのアクセスなどの要因によって命令
を実行することが出来ない場合には、実行停止信号１６
４を出力する。
【００８３】割り込み制御部１６１は、割り込み要求発
生時には割り込み処理ルーチンの先頭の命令をフェッチ
するようにプリフェッチ部１１３を制御し、一定時間待
機した後に割り込み処理ルーチンを実行するように中央
処理装置１６２を制御する。
【００８４】また、割り込み制御部１６１は、割り込み
要求発生時の待機中に実行停止信号１６４によって中央
処理装置の命令実行の停止を検出した場合は、待機を中
断して直ちに割り込み処理ルーチンを実行するように中
央処理装置１６２を制御する。
【００８５】以上のように構成された本実施の形態にお
けるプロセッサにおいて割り込み要求が発生した場合の
動作を図１０を用いて説明する。
【００８６】割り込み要求が発生すると（２１）、ま
ず、割り込み制御部１６１は、割り込み処理ルーチンの
先頭命令のフェッチを開始するようにプリフェッチ部１
１３を制御する（２２）。なお、このとき割り込み制御
部１６１は中央処理装置に対してはいかなる制御も行わ
ない。
【００８７】次に割り込み制御部１６１は、所定の時間
待機する（２３）。この時間はプリフェッチ部１１３が
割り込み処理ルーチンの先頭命令のフェッチを完了する
までの時間（２４）とする。この間、中央処理装置１６
２はプリフェッチ部によって先行的にフェッチされた命
令列を用いて主ルーチンの実行を継続している（２
５）。
【００８８】この待機時間中に中央処理装置１６２が命
令の供給不足や、外部メモリのアクセス等の要因によっ
て、主ルーチンの実行を継続することが出来なくなった
場合（２１０）、その状態が実行停止信号１６４によっ
て割り込み制御部１６１に通知される（２１１）。
【００８９】これによって、割り込み制御部１６１は待
機を中断し、直ちに割り込み処理ルーチンに分岐するよ
うに中央処理装置１６２を制御する（２６）。これによ
って中央処理装置１６２は割り込み処理ルーチンの実行
を開始する（２８）。
【００９０】この場合、割り込み処理ルーチンの先頭命
令がプリフェッチ部１１３によってフェッチされている
保証はないが、割り込み処理ルーチンの先頭へのフェッ
チ動作を事前に開始しているため、従来の方式に比べて
短い時間で割り込み処理ルーチンに分岐することが可能
である。
【００９１】以上のように、本発明の第五の実施の形態
によるプロセッサでは、割り込み要求発生時に割り込み
処理ルーチンの先頭命令のフェッチが完了するまで中央
処理装置１６２の割り込み処理ルーチンへの分岐を遅延
させることによって、割り込み処理発生時の中央処理装
置１６２の待ち時間を解消し、円滑に処理を行うことが
可能になる。
【００９２】さらに、割り込みを遅延させている間に中
央処理装置が主ルーチンの実行を継続できなくなった場
合は、即座に割り込み処理ルーチンに分岐させることに
よって、主ルーチンでの実行停止時間を減少させ円滑に
処理を行うことが可能になる。
【００９３】なお、上記の第五の実施の形態によるプロ
セッサは、第一の実施の形態の構成のプロセッサに割り
込み制御部の待機の中断機構を取り入れた構成である
が、同様の構成を第二、第三、及び第四の実施の形態に
おけるプロセッサに取り入れることも可能である。
【００９４】なお、上記の各実施の形態におけるプロセ
ッサでは、割り込み制御部はプリフェッチ部を制御した
後に常に待機を行っているが、割り込み要因に応じて待
機を行わない構成にすることも出来る。
【００９５】こうすることにより、デバッグ割り込みの
ように割り込み位置が重視される割り込みについては、
従来と同様の形態の割り込みを提供することが可能にな
る。
【００９６】また、プログラム可能なレジスタの設定に
よって、プリフェッチ部を制御した後の待機をすべて無
効にする構成にすることも出来る。
【００９７】こうすることにより、割り込み要求発生時
の割り込み処理開始時点を特定することが容易になり、
デバッグ等を容易にすることが出来る。
【００９８】
【発明の効果】本発明のプロセッサは、命令を実行する
中央処理装置と、前記命令をプリフェッチし保持する命
令プリフェッチ装置と、割り込み要求に応じて前記中央
処理装置と、前記命令プリフェッチ装置を制御する割り
込み制御装置とを備えるプロセッサであって、前記割り
込み制御装置は、前記割り込み要求が与えられた場合に
は、前記割り込み要求に対応する割り込み処理ルーチン
の先頭の命令をプリフェッチするように前記命令プリフ
ェッチ装置を制御した後、所定時間待機した後に、前記
割り込み処理ルーチンを実行するように前記中央処理装
置を制御する構成としている。
【００９９】この構成によれば、主記憶と中央処理装置
との性能差が大きい場合にも割り込み処理ルーチンをプ
リフェッチしている間にも主プログラムの実行を継続す
ることによって、中央処理装置の使用率の低下による性
能の低下を抑制することが可能になる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態におけるプロセッサ
の構成を示す図
【図２】本発明の第一の実施の形態におけるプロセッサ
において割り込み要求が発生した時の動作を示す図
【図３】本発明の第二の実施の形態におけるプロセッサ
の構成を示す図
【図４】本発明の第二の実施の形態におけるプロセッサ
において割り込み要求が発生した時の動作を示す図
【図５】本発明の第三の実施の形態におけるプロセッサ
の構成を示す図
【図６】本発明の第三の実施の形態におけるプロセッサ
において割り込み要求が発生した時の動作を示す図
【図７】本発明の第四の実施の形態におけるプロセッサ
の構成を示す図
【図８】本発明の第四の実施の形態におけるプロセッサ
において割り込み要求が発生した時の動作を示す図
【図９】本発明の第五の実施の形態におけるプロセッサ
の構成を示す図
【図１０】本発明の第五の実施の形態におけるプロセッ
サにおいて割り込み要求が発生した時の動作を示す図
【図１１】従来のプロセッサの構成を示す図
【図１２】従来のプロセッサにおいて割り込み要求が発
生した時の動作を示す図
【図１３】従来のプロセッサにおいて命令フェッチにか
かる時間が長い状況で割り込み要求が発生した時の動作
を示す図
【符号の説明】
１１ 本発明の第一の実施の形態におけるプロセッサ １２ 主記憶 １３ 本発明の第二の実施の形態におけるプロセッサ １４ 本発明の第三の実施の形態におけるプロセッサ １５ 本発明の第四の実施の形態におけるプロセッサ １６ 本発明の第五の実施の形態におけるプロセッサ ２１ 割り込み要求の発生 ２２ 割り込み制御部による割り込み先フェッチ要求 ２３ 割り込み制御部の待機 ２４ プリフェッチ部による割り込み先フェッチ ２５ 中央処理装置による主ルーチンの実行 ２６ 割り込み制御部による割り込み処理実行要求 ２７ 中央処理装置によるＰＣ待避 ２８ 中央処理装置による割り込み処理ルーチンの実行 ２９ プリフェッチ部から割り込み制御部へのアクノリ
ッジ信号 ３１ 従来の構成のプロセッサ ４１ 割り込み要求の発生 ４２ 割り込み制御部による割り込み先フェッチ要求 ４３ 割り込み制御部による割り込み処理実行要求 ４４ プリフェッチ部による割り込み先フェッチ ４５ 中央処理装置による主ルーチンの実行 ４６ 中央処理装置によるＰＣ待避 ４７ 中央処理装置による割り込み処理ルーチンの実行 ４８ 中央処理装置の命令待ち １１１ 割り込み制御部 １１２ 中央処理装置 １１３ プリフェッチ部 １３１ 割り込み制御部 １３３ プリフェッチ部 １３４ アクノリッジ信号 １４１ 割り込み制御部 １５１ 割り込み制御部 １５３ プリフェッチ部 １５４ アクノリッジ信号 １６１ 割り込み制御部 １６２ 中央処理装置 １６４ 実行停止信号 ２１０ 中央処理装置の主ルーチンの実行停止 ２１１ 中央処理装置の実行停止状態の通知 ３１１ 割り込み制御部 ３１２ 中央処理装置 ３１３ プリフェッチ部 １４１１ 待機時間設定レジスタ １５１１ プリフェッチ量設定レジスタ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 命令を実行する中央処理装置と、 前記命令をプリフェッチし保持する命令プリフェッチ装
    置と、 割り込み要求に応じて前記中央処理装置と、前記命令プ
    リフェッチ装置を制御する割り込み制御装置とを備える
    プロセッサであって、 前記割り込み制御装置は、前記割り込み要求が与えられ
    た場合には、 前記割り込み要求に対応する割り込み処理ルーチンの先
    頭の命令をプリフェッチするように前記命令プリフェッ
    チ装置を制御した後、 所定時間待機した後に、 前記割り込み処理ルーチンを実行するように前記中央処
    理装置を制御することを特徴とするプロセッサ。
  2. 【請求項２】 前記中央処理装置は、前記命令プリフェ
    ッチ装置が前記割り込み処理ルーチンの先頭の命令をプ
    リフェッチするのと並列に、 前記割り込み要求が与えられた時点で実行されている命
    令に後続する命令を継続して実行することを特徴とする
    請求項１または２記載のプロセッサ。
  3. 【請求項３】 前記割り込み制御装置はプログラム可能
    なレジスタを備え、 前記レジスタの保持する値に応じて前記所定時間を決定
    することを特徴とする請求項１または２記載のプロセッ
    サ。
  4. 【請求項４】 前記割り込み制御装置は前記プログラム
    可能なレジスタを少なくとも２つ備え、 前記割り込み制御装置は、前記割り込み要求が与えられ
    た場合には、前記割り込み要求に応じて選択された前記
    レジスタの保持する値に応じて前記所定時間を決定する
    ことを特徴とする請求項３記載のプロセッサ。
  5. 【請求項５】 命令を実行する中央処理装置と、 前記命令をプリフェッチし保持する命令プリフェッチ装
    置と、 割り込み要求に応じて前記中央処理装置と、前記命令プ
    リフェッチ装置を制御する割り込み制御装置とを備える
    プロセッサであって、 前記命令プリフェッチ装置は、命令プリフェッチの進行
    に応じてプリフェッチ応答信号を出力し、 前記割り込み制御装置は、割り込み要求が与えられた場
    合には、 前記割り込み要求に対応する割り込み処理ルーチンの先
    頭の命令をプリフェッチするように前記命令プリフェッ
    チ装置を制御した後、 前記プリフェッチに基づく前記プリフェッチ応答信号が
    出力されるまで待機した後に前記割り込み処理ルーチン
    を実行するように前記中央処理装置を制御することを特
    徴とするプロセッサ。
  6. 【請求項６】 前記割り込み制御装置は、プログラム可
    能なレジスタを備え、割り込み要求が与えられた場合
    は、 前記割り込み要求に対応する割り込み処理ルーチンの先
    頭から、 前記レジスタに保持された値に対応する量の命令列をプ
    リフェッチするように前記命令プリフェッチ装置を制御
    し、 前記プリフェッチ装置は、前記割り込み制御装置によっ
    て要求された量の命令列のフェッチが完了した後に前記
    プリフェッチ応答信号を出力することを特徴とする請求
    項５記載のプロセッサ。
  7. 【請求項７】 前記割り込み制御装置は前記プログラム
    可能なレジスタを少なくとも２つ備え、 前記割り込み制御装置は、前記割り込み要求が与えられ
    た場合には、前記割り込み要求に応じて選択された前記
    レジスタの保持する値に応じて前記命令列の量を決定す
    ることを特徴とする請求項６記載のプロセッサ。
  8. 【請求項８】 前記割り込み制御装置は、 前記命令フェッチ装置を制御した後の待機中に、 前記中央処理装置が命令の実行を停止した場合には、 直ちに前記割り込み処理ルーチンを実行するように前記
    中央処理装置を制御することを特徴とする、請求項１、
    ２、３、４、５、６または７記載のプロセッサ。
  9. 【請求項９】 前記中央処理装置の命令実行の停止の要
    因は、前記中央処理装置に対する命令供給不足であるこ
    とを特徴とする請求項８記載のプロセッサ。
  10. 【請求項１０】 前記中央処理装置の命令実行の停止の
    要因は、前記中央処理装置のメモリアクセスであること
    を特徴とする請求項８記載のプロセッサ。
  11. 【請求項１１】 前記割り込み制御装置は、割り込み要
    求が与えられた場合に、前記割り込み要求に応じて待機
    を行うか否かを決定し、待機を行わない場合には直ちに
    前記割り込み処理ルーチンを実行するように前記中央処
    理装置を制御することを特徴とする、請求項１、２、
    ３、４、５、６または７記載のプロセッサ。
  12. 【請求項１２】 前記割り込み制御装置は、割り込み要
    求発生時の待機を行うか否かを設定する設定手段を有
    し、 割り込み要求が与えられた場合に、前記設定手段が待機
    を行わないように設定されていた場合は、直ちに前記割
    り込み処理ルーチンを実行するように前記中央処理装置
    を制御することを特徴とする、請求項１、２、３、４、
    ５、６または７記載のプロセッサ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011530741A (ja) * 2008-08-08 2011-12-22 クゥアルコム・インコーポレイテッド 推論的割込みベクトルプリフェッチのための装置および方法
JP2012014230A (ja) * 2010-06-29 2012-01-19 Fujitsu Semiconductor Ltd 情報処理システム

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