JP3328832B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JP3328832B2 JP3328832B2 JP06583699A JP6583699A JP3328832B2 JP 3328832 B2 JP3328832 B2 JP 3328832B2 JP 06583699 A JP06583699 A JP 06583699A JP 6583699 A JP6583699 A JP 6583699A JP 3328832 B2 JP3328832 B2 JP 3328832B2
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- Japan
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- data
- state
- control unit
- signal
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Description
【0001】
【発明の属する技術分野】本発明は、各種機能を実現す
るための電子回路が複数のブロックに分割して構成され
るデータ処理装置に関する。
るための電子回路が複数のブロックに分割して構成され
るデータ処理装置に関する。
【0002】
【従来の技術】アプリケーションプログラムを実行して
その実行情報を画面上に表示したり、システム管理プロ
グラムを実行して各種システム状態の表示や設定を行っ
ている。
その実行情報を画面上に表示したり、システム管理プロ
グラムを実行して各種システム状態の表示や設定を行っ
ている。
【0003】
【発明が解決しようとする課題】しかしながら、アプリ
ケーションプログラムの実行とシステム管理プログラム
の実行は同じCPUが行うため同時に実行することが難
しく、たとえ同時に実行したとしても時分割処理等を行
わなければならず少なからず互いに影響を与えていた。
また、低消費電力状態にするために回路の動作を停止し
た場合には、アプリケーションプログラムとシステム管
理プログラムの両方共が動作できない状態になってしま
っていた。
ケーションプログラムの実行とシステム管理プログラム
の実行は同じCPUが行うため同時に実行することが難
しく、たとえ同時に実行したとしても時分割処理等を行
わなければならず少なからず互いに影響を与えていた。
また、低消費電力状態にするために回路の動作を停止し
た場合には、アプリケーションプログラムとシステム管
理プログラムの両方共が動作できない状態になってしま
っていた。
【0004】本発明の課題は、アプリケーションプログ
ラムの実行に影響を与えることなくシステム状態を管理
し、また、低消費電力状態等において回路の動作が停止
されてアプリケーションプログラムの実行ができない状
態であってもシステム状態の管理を行えるようにするこ
とである。
ラムの実行に影響を与えることなくシステム状態を管理
し、また、低消費電力状態等において回路の動作が停止
されてアプリケーションプログラムの実行ができない状
態であってもシステム状態の管理を行えるようにするこ
とである。
【0005】
【課題を解決するための手段】本発明のデータ処理装置
は、プログラムを実行する第1の回路ブロックと表示を
行う第2の回路ブロックとを含む複数の回路ブロックが
システムバスによって接続され、前記第1の回路ブロッ
クによるプログラムの実行情報を前記システムバスを介
して前記第2の回路ブロックへ転送することによって該
プログラムの実行情報を画面上に表示するデータ処理装
置であって、前記複数の回路ブロックを更にシリアル信
号ラインによって接続し、各回路ブロックからのシステ
ム状態を示す情報を該シリアル信号ラインを介して前記
第2の回路ブロックへ転送するシリアル転送手段と、前
記シリアル転送手段によって転送されたシステム状態を
示す情報を前記画面上に表示させるシステム状態表示手
段と、を備え、前記第1の回路ブロックおよび前記シス
テムバスの動作が停止された状態であっても、前記シス
テム表示手段は前記シリアル転送手段から転送されたシ
ステム状態を示す情報を前記画面上に常時表示させるこ
とを特徴とする。
は、プログラムを実行する第1の回路ブロックと表示を
行う第2の回路ブロックとを含む複数の回路ブロックが
システムバスによって接続され、前記第1の回路ブロッ
クによるプログラムの実行情報を前記システムバスを介
して前記第2の回路ブロックへ転送することによって該
プログラムの実行情報を画面上に表示するデータ処理装
置であって、前記複数の回路ブロックを更にシリアル信
号ラインによって接続し、各回路ブロックからのシステ
ム状態を示す情報を該シリアル信号ラインを介して前記
第2の回路ブロックへ転送するシリアル転送手段と、前
記シリアル転送手段によって転送されたシステム状態を
示す情報を前記画面上に表示させるシステム状態表示手
段と、を備え、前記第1の回路ブロックおよび前記シス
テムバスの動作が停止された状態であっても、前記シス
テム表示手段は前記シリアル転送手段から転送されたシ
ステム状態を示す情報を前記画面上に常時表示させるこ
とを特徴とする。
【0006】
【0007】
【発明の実施の形態】以下図面により本発明の一実施例
について説明する。図1はデータ処理装置のシステム構
成を示す外観図であり、このデータ処理装置は、その中
心機器としてパーソナルコンピュータ1を備えている。
について説明する。図1はデータ処理装置のシステム構
成を示す外観図であり、このデータ処理装置は、その中
心機器としてパーソナルコンピュータ1を備えている。
【0008】このパーソナルコンピュータ1は、例えば
携帯可能なブック型パソコンとして使用され、本体ケー
スにキーボード2及び液晶表示部3を有し、キーボード
2側の右側面にはメモリカード装着部4が備えられる。
携帯可能なブック型パソコンとして使用され、本体ケー
スにキーボード2及び液晶表示部3を有し、キーボード
2側の右側面にはメモリカード装着部4が備えられる。
【0009】また、このパーソナルコンピュータ1にお
ける本体ケースの外周側面には、複数の周辺装置との接
続端子が備えられ、例えば拡張ディスクドライバ5、プ
リンタ6、電子手帳(RS232Cを搭載した他の計算
機)7や据置式拡張ユニット8等が接続される。そし
て、この拡張ユニット8には、さらに拡張ディスク装着
部9が備えられる。
ける本体ケースの外周側面には、複数の周辺装置との接
続端子が備えられ、例えば拡張ディスクドライバ5、プ
リンタ6、電子手帳(RS232Cを搭載した他の計算
機)7や据置式拡張ユニット8等が接続される。そし
て、この拡張ユニット8には、さらに拡張ディスク装着
部9が備えられる。
【0010】図2は上記データ処理装置における主要電
子回路の全体構成を示すブロック図であり、この主要電
子回路は、3つのチップA,B,Cから構成され、チッ
プAでは、パーソナルコンピュータ1の中心機能に対応
するプログラムの実行,演算制御処理等が行なわれる。
子回路の全体構成を示すブロック図であり、この主要電
子回路は、3つのチップA,B,Cから構成され、チッ
プAでは、パーソナルコンピュータ1の中心機能に対応
するプログラムの実行,演算制御処理等が行なわれる。
【0011】また、チップBでは、各種入出力装置,周
辺装置とのインターフェイス処理や、電源状態,入出力
モード,動作周波数等のシステム状態の管理が行なわれ
る。そして、チップCでは、上記プログラム実行情報や
システム管理情報等を液晶表示部3に表示させる表示制
御処理が行なわれる。
辺装置とのインターフェイス処理や、電源状態,入出力
モード,動作周波数等のシステム状態の管理が行なわれ
る。そして、チップCでは、上記プログラム実行情報や
システム管理情報等を液晶表示部3に表示させる表示制
御処理が行なわれる。
【0012】上記チップAには、CPU(中央処理装
置)11やDMAC(ダイレクトメモリアクセスコント
ローラ)12,ROM13,RAM14の他、コマンド
記憶制御部15,シリアルデータインターフェイス1
6,インターラプト制御部17,RAMディスク制御部
18,スリープ制御部19,リフレッシュ制御部20,
クロック発生制御部21,バス制御部22が備えられ、
システムバス23により接続される。
置)11やDMAC(ダイレクトメモリアクセスコント
ローラ)12,ROM13,RAM14の他、コマンド
記憶制御部15,シリアルデータインターフェイス1
6,インターラプト制御部17,RAMディスク制御部
18,スリープ制御部19,リフレッシュ制御部20,
クロック発生制御部21,バス制御部22が備えられ、
システムバス23により接続される。
【0013】CPU11は、ROM13から読出される
システムプログラムに応じて、該ROM13に予め記憶
されるプログラムや、外部入力されるプログラムを実行
するもので、RAM14に対しては、上記プログラム実
行及びそのプログラム実行中における必要データ等が入
出力される。
システムプログラムに応じて、該ROM13に予め記憶
されるプログラムや、外部入力されるプログラムを実行
するもので、RAM14に対しては、上記プログラム実
行及びそのプログラム実行中における必要データ等が入
出力される。
【0014】コマンド記憶制御部15は、電源投入時に
電源断直前のシステム状態に復帰させるレジュームモー
ドの設定時において、電源断に伴うサスペンド状態移行
前のシステムコマンドデータの記憶保持を行なうもの
で、このコマンド記憶制御部15により記憶保持された
コマンドデータは、電源投入に伴うサスペンド状態の解
除処理に応じて読出され電源断直前のシステム状態に復
帰される。
電源断直前のシステム状態に復帰させるレジュームモー
ドの設定時において、電源断に伴うサスペンド状態移行
前のシステムコマンドデータの記憶保持を行なうもの
で、このコマンド記憶制御部15により記憶保持された
コマンドデータは、電源投入に伴うサスペンド状態の解
除処理に応じて読出され電源断直前のシステム状態に復
帰される。
【0015】ここで、上記サスペンド状態移行時におい
て記憶保持されるコマンドデータには、チェックサムデ
ータが作成されて同時保持され、サスペンド状態解除時
における読出しコマンドデータに基づくチェックサムデ
ータとの一致判断が行なわれる。
て記憶保持されるコマンドデータには、チェックサムデ
ータが作成されて同時保持され、サスペンド状態解除時
における読出しコマンドデータに基づくチェックサムデ
ータとの一致判断が行なわれる。
【0016】シリアルデータインターフェイス16は、
上記チップB及びチップCとの間でシリアルデータの入
出力処理を行なうもので、このシリアルデータインター
フェイス16では、チップBからチップCを介して与え
られた、例えばクロック周波数の設定データやレジュー
ムモードの設定データ等、システム状態を示すシリアル
データが入力され、その応答データ等がチップBに出力
される。
上記チップB及びチップCとの間でシリアルデータの入
出力処理を行なうもので、このシリアルデータインター
フェイス16では、チップBからチップCを介して与え
られた、例えばクロック周波数の設定データやレジュー
ムモードの設定データ等、システム状態を示すシリアル
データが入力され、その応答データ等がチップBに出力
される。
【0017】インターラプト制御部17は、入出力され
る種々の割込み信号に応じて、所定の優先順位に従って
CPU11に対して割込み処理を行なわせるものであ
る。
る種々の割込み信号に応じて、所定の優先順位に従って
CPU11に対して割込み処理を行なわせるものであ
る。
【0018】RAMディスク制御部18は、該RAMデ
ィスク制御部18に接続されたRAMディスク18aに
対するデータアクセスを行なうもので、この場合、RA
Mディスク18aはシリアルメモリからなり、フロッピ
ディスクに対するアクセス処理と同様にして扱われる。
ィスク制御部18に接続されたRAMディスク18aに
対するデータアクセスを行なうもので、この場合、RA
Mディスク18aはシリアルメモリからなり、フロッピ
ディスクに対するアクセス処理と同様にして扱われる。
【0019】スリープ制御部19は、スリープモードの
設定時において、動作中未処理状態での所定時間経過時
において、CPU11をホルト(HALT)状態に移行
させるもので、上記システム動作中の未処理状態は、シ
ステムバス23の使用状態に応じて判断される。
設定時において、動作中未処理状態での所定時間経過時
において、CPU11をホルト(HALT)状態に移行
させるもので、上記システム動作中の未処理状態は、シ
ステムバス23の使用状態に応じて判断される。
【0020】リフレッシュ制御部20は、RAM14の
一部として備えられるDRAMに対するメモリデータの
リフレッシュ制御を行なうもので、このリフレッシュ方
式には、2種のクロック信号を同一の入力ピンから時分
割で入力するCAS(columnaddress strobe) before
RAS(row address strobe)方式が用いられる。
一部として備えられるDRAMに対するメモリデータの
リフレッシュ制御を行なうもので、このリフレッシュ方
式には、2種のクロック信号を同一の入力ピンから時分
割で入力するCAS(columnaddress strobe) before
RAS(row address strobe)方式が用いられる。
【0021】ここで、上記DRAMに対するリフレッシ
ュクロック信号は、通常動作時において、このチップA
内で発生されるシステムクロックφSYS に基づき作成さ
れ、また、上記レジュームモード設定時におけるサスペ
ンド状態において、上記チップBから供給されるリフレ
ッシュ用クロックφREFRに基づき作成される。
ュクロック信号は、通常動作時において、このチップA
内で発生されるシステムクロックφSYS に基づき作成さ
れ、また、上記レジュームモード設定時におけるサスペ
ンド状態において、上記チップBから供給されるリフレ
ッシュ用クロックφREFRに基づき作成される。
【0022】クロック発生制御部21は、上記シリアル
データインターフェイス16を通して入力されるクロッ
ク周波数の設定データに基づき、CPU11における動
作クロックを発生させるもので、この場合、CPU11
における動作クロック周波数は、5MHz又は10MHzの
何れか一方に選択設定される。
データインターフェイス16を通して入力されるクロッ
ク周波数の設定データに基づき、CPU11における動
作クロックを発生させるもので、この場合、CPU11
における動作クロック周波数は、5MHz又は10MHzの
何れか一方に選択設定される。
【0023】バス制御部22は、CPU11における動
作制御に基づき上記各チップ間及びチップ内の各ブロッ
ク間におけるシステムバス23での選択的断接制御を行
なうもので、このバス制御部22におけるバス制御情報
は上記スリープ制御部19に対し、システム動作中未処
理状態の判断要素として与えられる。
作制御に基づき上記各チップ間及びチップ内の各ブロッ
ク間におけるシステムバス23での選択的断接制御を行
なうもので、このバス制御部22におけるバス制御情報
は上記スリープ制御部19に対し、システム動作中未処
理状態の判断要素として与えられる。
【0024】一方、上記チップBには、キーインターフ
ェイス24,RS232Cインターフェイス25、プリ
ンタインターフェイス26、FDDインターフェイス2
7、シリアルデータインターフェイス28の他、電源制
御部29,システム状態管理部30,クロック発生部3
1が備えられ、システムバス23により接続される。上
記キーインターフェイス24には、キーボード2が接続
され、上記RS232Cインターフェイス25には、例
えば前記電子手帳7が接続され、上記プリンタインター
フェイス26には、前記プリンタ6が接続され、FDD
インターフェイス27には、前記拡張ディスクドライバ
5等が接続され、それぞれシステムバス23を介しCP
U11との間で入出力制御が行なわれる。
ェイス24,RS232Cインターフェイス25、プリ
ンタインターフェイス26、FDDインターフェイス2
7、シリアルデータインターフェイス28の他、電源制
御部29,システム状態管理部30,クロック発生部3
1が備えられ、システムバス23により接続される。上
記キーインターフェイス24には、キーボード2が接続
され、上記RS232Cインターフェイス25には、例
えば前記電子手帳7が接続され、上記プリンタインター
フェイス26には、前記プリンタ6が接続され、FDD
インターフェイス27には、前記拡張ディスクドライバ
5等が接続され、それぞれシステムバス23を介しCP
U11との間で入出力制御が行なわれる。
【0025】シリアルデータインターフェイス28は、
上記チップC及びチップAとの間でシリアルデータの入
出力処理を行なうもので、このシリアルデータインター
フェイス28では、例えば表示状態設定データがチップ
Cに与えられ、また、クロック周波数の設定データやレ
ジュームモードの設定データ等がチップCからチップA
に与えられる。そして、各種システム状態の応答データ
等はチップAを経由してこのチップBのシリアルデータ
インターフェイス28に戻される。
上記チップC及びチップAとの間でシリアルデータの入
出力処理を行なうもので、このシリアルデータインター
フェイス28では、例えば表示状態設定データがチップ
Cに与えられ、また、クロック周波数の設定データやレ
ジュームモードの設定データ等がチップCからチップA
に与えられる。そして、各種システム状態の応答データ
等はチップAを経由してこのチップBのシリアルデータ
インターフェイス28に戻される。
【0026】電源制御部29は、該電源制御部29に接
続されたACアダプタあるいは乾電池等からなる電源3
2により得られる電源電圧を、各ブロック毎に必要とす
る電圧レベルに変換して供給するもので、このチップB
上の一部のブロックに対してはシステム管理動作電圧V
SMが供給され、チップA上の各ブロックに対してはシス
テム動作電圧VSYS が供給され、また、バックアップを
要するメモリブロックに対してはメモリバックアップ電
圧VMEM が供給され、さらに、チップC上の各ブロック
や液晶表示部3に対しては表示用電圧VDISPが供給され
る。
続されたACアダプタあるいは乾電池等からなる電源3
2により得られる電源電圧を、各ブロック毎に必要とす
る電圧レベルに変換して供給するもので、このチップB
上の一部のブロックに対してはシステム管理動作電圧V
SMが供給され、チップA上の各ブロックに対してはシス
テム動作電圧VSYS が供給され、また、バックアップを
要するメモリブロックに対してはメモリバックアップ電
圧VMEM が供給され、さらに、チップC上の各ブロック
や液晶表示部3に対しては表示用電圧VDISPが供給され
る。
【0027】システム状態管理部30は、マイクロコン
ピュータにより構成され、電源状態、クロック周波数の
設定状態、レジュームモードやスリープモードの設定状
態、表示モードの設定状態、キー入力モードの設定状
態、ディスクメモリのアクセス状態、現在時刻等、この
パーソナルコンピュータ1の各システム状態を管理する
もので、上記各システム状態の設定データは、上記シリ
アルデータインターフェイス28を通してチップCやチ
ップAに送られる。
ピュータにより構成され、電源状態、クロック周波数の
設定状態、レジュームモードやスリープモードの設定状
態、表示モードの設定状態、キー入力モードの設定状
態、ディスクメモリのアクセス状態、現在時刻等、この
パーソナルコンピュータ1の各システム状態を管理する
もので、上記各システム状態の設定データは、上記シリ
アルデータインターフェイス28を通してチップCやチ
ップAに送られる。
【0028】クロック発生部31は、このチップB上に
おけるシステム状態管理用の動作クロックφSMと前記レ
ジュームモード設定時におけるサスペンド状態におい
て、チップAのリフレッシュ制御部20に供給するため
のリフレッシュ用クロックφREFRとを発生すると共に、
現在時刻の計時動作やタイマ動作するもので、このクロ
ック発生部20における現在時刻の計時データは、常
時、上記システム状態管理部30に対し与えられる。
おけるシステム状態管理用の動作クロックφSMと前記レ
ジュームモード設定時におけるサスペンド状態におい
て、チップAのリフレッシュ制御部20に供給するため
のリフレッシュ用クロックφREFRとを発生すると共に、
現在時刻の計時動作やタイマ動作するもので、このクロ
ック発生部20における現在時刻の計時データは、常
時、上記システム状態管理部30に対し与えられる。
【0029】一方、チップCには、シリアルデータイン
ターフェイス33,液晶表示部インターフェイス34の
他、システム管理表示制御部35及びシステム状態表示
制御部36,表示制御部37が、それぞれシステムバス
23を介して接続され、液晶表示部インターフェイス3
4には前記液晶表示部3が接続され、また、このチップ
Cにおけるシステムバス23に対しては、V(Video)-R
AM38が接続される。
ターフェイス33,液晶表示部インターフェイス34の
他、システム管理表示制御部35及びシステム状態表示
制御部36,表示制御部37が、それぞれシステムバス
23を介して接続され、液晶表示部インターフェイス3
4には前記液晶表示部3が接続され、また、このチップ
Cにおけるシステムバス23に対しては、V(Video)-R
AM38が接続される。
【0030】システム管理表示制御部35は、上記チッ
プB上におけるシステム状態管理部30において管理さ
れるクロック周波数やレジュームモード,スリープモー
ド,表示モード,現在時刻等、各種システム状態を選択
設定するための画面表示制御、及び電源残量低下警告の
ための画面表示制御を行なうもので、これらシステム状
態の選択設定画面及び電源残量低下警告画面は、上記シ
リアルデータインターフェイス33を介して入力される
各種状態管理データに応じて表示領域上中央に展開すべ
くウインド画面として作成され、液晶表示部インターフ
ェイス34を通して液晶表示部3にウインド表示され
る。
プB上におけるシステム状態管理部30において管理さ
れるクロック周波数やレジュームモード,スリープモー
ド,表示モード,現在時刻等、各種システム状態を選択
設定するための画面表示制御、及び電源残量低下警告の
ための画面表示制御を行なうもので、これらシステム状
態の選択設定画面及び電源残量低下警告画面は、上記シ
リアルデータインターフェイス33を介して入力される
各種状態管理データに応じて表示領域上中央に展開すべ
くウインド画面として作成され、液晶表示部インターフ
ェイス34を通して液晶表示部3にウインド表示され
る。
【0031】この場合、上記システム状態の選択設定画
面は、キーボード2におけるキー入力操作によりシリア
ルデータとして与えられる制御データに基づき適宜表示
される。
面は、キーボード2におけるキー入力操作によりシリア
ルデータとして与えられる制御データに基づき適宜表示
される。
【0032】システム状態表示制御部36は、上記チッ
プB上におけるシステム状態管理部30において管理さ
れるクロック周波数やレジュームモード,スリープモー
ド,表示モード,現在時刻等の他、キー入力モードやデ
ィスクメモリの動作状態等、各種システムの設定状態を
示す画面表示制御を行なうもので、このシステム状態の
表示画面は、上記シリアルデータインターフェイス33
を介して入力される各種状態設定データに応じて表示領
域上下端に沿って帯状展開すべく作成され、液晶表示部
インターフェイス34を通して液晶表示部3に常時ウイ
ンド表示される。
プB上におけるシステム状態管理部30において管理さ
れるクロック周波数やレジュームモード,スリープモー
ド,表示モード,現在時刻等の他、キー入力モードやデ
ィスクメモリの動作状態等、各種システムの設定状態を
示す画面表示制御を行なうもので、このシステム状態の
表示画面は、上記シリアルデータインターフェイス33
を介して入力される各種状態設定データに応じて表示領
域上下端に沿って帯状展開すべく作成され、液晶表示部
インターフェイス34を通して液晶表示部3に常時ウイ
ンド表示される。
【0033】ここで、チップBのシステム状態管理部3
0にて管理される各種システム状態データに関する表示
制御データや選択設定データ等は、全てシリアルデータ
として各チップ上におけるシリアルデータインターフェ
イス28→33→16を通して入出力処理される。
0にて管理される各種システム状態データに関する表示
制御データや選択設定データ等は、全てシリアルデータ
として各チップ上におけるシリアルデータインターフェ
イス28→33→16を通して入出力処理される。
【0034】図3は上記データ処理装置の各チップ間に
て入出力されるシリアルデータのデータ構成を示すもの
で、シリアルデータは、システム状態の表示制御命令や
切換え命令等のコマンドとこのコマンドに応じたデー
タ、例えばシステム状態の設定内容等を示すデータとが
交互に転送される。
て入出力されるシリアルデータのデータ構成を示すもの
で、シリアルデータは、システム状態の表示制御命令や
切換え命令等のコマンドとこのコマンドに応じたデー
タ、例えばシステム状態の設定内容等を示すデータとが
交互に転送される。
【0035】図4は上記データ処理装置の各チップA,
B,C上に備えられるシリアルデータインターフェイス
16,28,33における入出力処理を示すフローチャ
ートであり、すなわち、1区切りのシリアルデータ入力
時には、まずそのシリアルデータが自チップ上ブロック
に対するコマンドか否か判断される(ステップS1,S
2)。
B,C上に備えられるシリアルデータインターフェイス
16,28,33における入出力処理を示すフローチャ
ートであり、すなわち、1区切りのシリアルデータ入力
時には、まずそのシリアルデータが自チップ上ブロック
に対するコマンドか否か判断される(ステップS1,S
2)。
【0036】このステップS2において「Y」、つま
り、入力されたシリアルデータが自チップ上ブロックに
対するコマンドデータであると判断された場合には、そ
のコマンドデータが取込まれ、コマンド対象ブロックに
対してその制御信号が出力される(ステップS3,S
4)。
り、入力されたシリアルデータが自チップ上ブロックに
対するコマンドデータであると判断された場合には、そ
のコマンドデータが取込まれ、コマンド対象ブロックに
対してその制御信号が出力される(ステップS3,S
4)。
【0037】一方、上記ステップS2において「N」、
つまり、入力されたシリアルデータが自チップ上ブロッ
クに対するコマンドデータでないと判断された場合に
は、該シリアルデータはシリアルバスにおける次のチッ
プ上に備えられたシリアルデータインターフェイスに対
しそのまま転送出力される(ステップS4)。
つまり、入力されたシリアルデータが自チップ上ブロッ
クに対するコマンドデータでないと判断された場合に
は、該シリアルデータはシリアルバスにおける次のチッ
プ上に備えられたシリアルデータインターフェイスに対
しそのまま転送出力される(ステップS4)。
【0038】図5は上記データ処理装置におけるレジュ
ーム機能部を除いた電子回路の構成を示すブロック図で
あり、チップB上におけるシステム状態管理部30は、
マイコン(マイクロコンピュータ)39及びメモリスイ
ッチ記憶部40により構成され、前記キーインターフェ
イス24は、マイコン39及びキー入力ポート41によ
り構成される。
ーム機能部を除いた電子回路の構成を示すブロック図で
あり、チップB上におけるシステム状態管理部30は、
マイコン(マイクロコンピュータ)39及びメモリスイ
ッチ記憶部40により構成され、前記キーインターフェ
イス24は、マイコン39及びキー入力ポート41によ
り構成される。
【0039】また、チップC上における液晶表示部イン
ターフェイス34は、液晶表示制御部42,段調・反転
制御部43,及び表示バッファ44により構成される。
ターフェイス34は、液晶表示制御部42,段調・反転
制御部43,及び表示バッファ44により構成される。
【0040】ここで、上記システム状態管理部30にお
いて記憶管理される各種システム状態情報は、CPU1
1における動作クロック周波数φSYS の設定情報「5/
10(MHz)」、レジュームモード,スリープモード,
反転表示モードそれぞれの設定情報「ON/OFF」、
現在時刻の設定情報「時/分」、表示段調の設定情報
「8/2(段調)」、RS232C搭載計算機とのアク
セスボーレートの設定情報「1200/300(ボ
ー)」、プリンタ接続ピン数の設定情報「16/24
(ピン)」、RS232C搭載機器とのアクセスデータ
ビット長の設定情報「7/8(ビット)」、RS232
C搭載機器に対するパリティチェックの設定情報「ON
/OFF」、メモリディスクの動作状態情報「FDD/
RAM」、キー入力モードの設定情報「CAPS/NU
M」等であり、この内、上記RS232C関連のアクセ
スボーレート,アクセスデータビット長,パリティチェ
ックの設定内容、及び上記プリンタピン数の設定内容
は、メモリスイッチ記憶部40にセットされる。一方、
電源制御部29を通して得られる電源状態情報は、マイ
コン39により判断される。
いて記憶管理される各種システム状態情報は、CPU1
1における動作クロック周波数φSYS の設定情報「5/
10(MHz)」、レジュームモード,スリープモード,
反転表示モードそれぞれの設定情報「ON/OFF」、
現在時刻の設定情報「時/分」、表示段調の設定情報
「8/2(段調)」、RS232C搭載計算機とのアク
セスボーレートの設定情報「1200/300(ボ
ー)」、プリンタ接続ピン数の設定情報「16/24
(ピン)」、RS232C搭載機器とのアクセスデータ
ビット長の設定情報「7/8(ビット)」、RS232
C搭載機器に対するパリティチェックの設定情報「ON
/OFF」、メモリディスクの動作状態情報「FDD/
RAM」、キー入力モードの設定情報「CAPS/NU
M」等であり、この内、上記RS232C関連のアクセ
スボーレート,アクセスデータビット長,パリティチェ
ックの設定内容、及び上記プリンタピン数の設定内容
は、メモリスイッチ記憶部40にセットされる。一方、
電源制御部29を通して得られる電源状態情報は、マイ
コン39により判断される。
【0041】図6は上記データ処理装置のシステム状態
管理部30にて管理される各種システム状態情報の液晶
表示部3に対する表示状態を示すもので、同図(A)は
各種システム状態の表示画面を示す図、同図(B)は各
種システム状態情報の選択設定画面を示す図、同図
(C)は電源残量警告画面を示す図である。
管理部30にて管理される各種システム状態情報の液晶
表示部3に対する表示状態を示すもので、同図(A)は
各種システム状態の表示画面を示す図、同図(B)は各
種システム状態情報の選択設定画面を示す図、同図
(C)は電源残量警告画面を示す図である。
【0042】すなわち、図6(A)で示すように、キー
入力モードの設定情報「CAPS/NUM」、メモリデ
ィスクの動作状態情報「FDD/RAM」、レジューム
モード,スリープモードそれぞれの設定情報「RESU
ME」,「SLEEP」、動作クロックφSYS の設定情
報「5/10(MHz)」、そして、現在時刻の設定情報
「時/分」は、何れも現在のシステム状態情報として、
上記マイコン39から各シリアルデータインターフェイ
ス28,33及びシステム状態表示制御部36を通し、
液晶表示部3に対し常時表示されるもので、キー入力モ
ードの設定情報「CAPS/NUM」は、キーボード2
における「CAPS」キー2dあるいは「NUM」キー
2eの押下に応じて点灯される。
入力モードの設定情報「CAPS/NUM」、メモリデ
ィスクの動作状態情報「FDD/RAM」、レジューム
モード,スリープモードそれぞれの設定情報「RESU
ME」,「SLEEP」、動作クロックφSYS の設定情
報「5/10(MHz)」、そして、現在時刻の設定情報
「時/分」は、何れも現在のシステム状態情報として、
上記マイコン39から各シリアルデータインターフェイ
ス28,33及びシステム状態表示制御部36を通し、
液晶表示部3に対し常時表示されるもので、キー入力モ
ードの設定情報「CAPS/NUM」は、キーボード2
における「CAPS」キー2dあるいは「NUM」キー
2eの押下に応じて点灯される。
【0043】また、メモリディスクの動作状態情報「F
DD/RAM」は、FDDインターフェイス27又はR
AMディスク制御部18を通したディスクアクセス時に
対応して、「FDD」又は「RAM」が点灯される。ま
た、レジュームモード,スリープモードそれぞれの設定
情報は、キー入力操作によるレジュームモードあるいは
スリープモードの選択設定「ON/OFF」時に対応し
て、「RESUME」,「SLEEP」が点灯される。
また、動作クロックφSYS の設定情報「5/10(MH
z)」は、キー入力操作によるクロック周波数の選択設
定時に対応して、「5MHz」又は「10MHz」が点灯さ
れる。さらに、現在時刻の設定情報は、クロック発生部
31の時計回路において1秒毎あるいは10分の1秒毎
に計時される現在時刻「時/分」に対応して更新表示さ
れる。
DD/RAM」は、FDDインターフェイス27又はR
AMディスク制御部18を通したディスクアクセス時に
対応して、「FDD」又は「RAM」が点灯される。ま
た、レジュームモード,スリープモードそれぞれの設定
情報は、キー入力操作によるレジュームモードあるいは
スリープモードの選択設定「ON/OFF」時に対応し
て、「RESUME」,「SLEEP」が点灯される。
また、動作クロックφSYS の設定情報「5/10(MH
z)」は、キー入力操作によるクロック周波数の選択設
定時に対応して、「5MHz」又は「10MHz」が点灯さ
れる。さらに、現在時刻の設定情報は、クロック発生部
31の時計回路において1秒毎あるいは10分の1秒毎
に計時される現在時刻「時/分」に対応して更新表示さ
れる。
【0044】ここで、上記各種システム状態の選択設定
を行なうのに、キーボード2における「SYS」キー2
aを操作すると、その制御信号がマイコン39からシリ
アルデータインターフェイス28,33を通してシステ
ム管理表示制御部35に転送される。すると、システム
管理表示制御部35では、各種システム状態の選択設定
画面が上記各種システム状態設定情報に基づき作成さ
れ、図6(B)で示すように液晶表示部3に表示され
る。
を行なうのに、キーボード2における「SYS」キー2
aを操作すると、その制御信号がマイコン39からシリ
アルデータインターフェイス28,33を通してシステ
ム管理表示制御部35に転送される。すると、システム
管理表示制御部35では、各種システム状態の選択設定
画面が上記各種システム状態設定情報に基づき作成さ
れ、図6(B)で示すように液晶表示部3に表示され
る。
【0045】この場合、各種システム状態の選択設定操
作あるいは該選択設定画面のスクロール操作は、キーボ
ード2における「カーソル」キー2b及び「リターン」
キー2cを用いて行なうもので、この制御信号もまた、
マイコン39からシリアルデータインターフェイス28
を介して出力される。
作あるいは該選択設定画面のスクロール操作は、キーボ
ード2における「カーソル」キー2b及び「リターン」
キー2cを用いて行なうもので、この制御信号もまた、
マイコン39からシリアルデータインターフェイス28
を介して出力される。
【0046】すなわち、上記図6(B)における各種シ
ステム状態の選択設定画面において、例えばクロック周
波数φSYS が「10MHz」に選択されると、システム管
理表示制御部35にて作成される画面上のクロック周波
数φSYS の設定情報が「10MHz」としてカーソル表示
されると共に、そのクロック制御信号がチップA上のク
ロック発生制御部21に転送され、CPU11に対する
動作クロックφSYS が10MHzに切換え設定されると共
に、チップC上のシステム状態表示制御部36にクロッ
ク設定に応じた表示データが転送され、液晶表示部3の
下端に「10MHz」が点灯表示される。
ステム状態の選択設定画面において、例えばクロック周
波数φSYS が「10MHz」に選択されると、システム管
理表示制御部35にて作成される画面上のクロック周波
数φSYS の設定情報が「10MHz」としてカーソル表示
されると共に、そのクロック制御信号がチップA上のク
ロック発生制御部21に転送され、CPU11に対する
動作クロックφSYS が10MHzに切換え設定されると共
に、チップC上のシステム状態表示制御部36にクロッ
ク設定に応じた表示データが転送され、液晶表示部3の
下端に「10MHz」が点灯表示される。
【0047】また、上記図6(B)における各種システ
ム状態の選択設定画面において、例えばレジュームモー
ドが「ON」に選択されると、マイコン39内部におけ
るシステム状態レジスタにフラグセットされると共に、
そのレジュームモードの設定に伴う表示データがチップ
C上のシステム状態表示制御部36に転送され、液晶表
示部3の下端に「RESUME」が点灯表示される。
ム状態の選択設定画面において、例えばレジュームモー
ドが「ON」に選択されると、マイコン39内部におけ
るシステム状態レジスタにフラグセットされると共に、
そのレジュームモードの設定に伴う表示データがチップ
C上のシステム状態表示制御部36に転送され、液晶表
示部3の下端に「RESUME」が点灯表示される。
【0048】さらに、上記図6(B)における各種シス
テム状態の選択設定画面において、例えばスリープモー
ドが「ON」に選択されると、マイコン39内部におけ
るシステム状態レジスタにフラグセットされると共に、
そのスリープモードの設定に伴う表示データがチップC
上のシステム状態表示制御部36に転送され、液晶表示
部3の下端に「SLEEP」が点灯表示される。
テム状態の選択設定画面において、例えばスリープモー
ドが「ON」に選択されると、マイコン39内部におけ
るシステム状態レジスタにフラグセットされると共に、
そのスリープモードの設定に伴う表示データがチップC
上のシステム状態表示制御部36に転送され、液晶表示
部3の下端に「SLEEP」が点灯表示される。
【0049】また、上記図6(B)における各種システ
ム状態の選択設定画面において、例えば表示段調が「2
段調」に、反転表示モードが「OFF」に選択される
と、システム管理表示部35にて作成される画面上の段
調設定情報,反転設定情報がそれぞれ「2段調」,「O
FF」としてカーソル表示されると共に、その段調,反
転制御信号が段調・反転制御部43に転送され、表示段
調が2段調に、反転表示モードがOFFに切換え設定さ
れる。
ム状態の選択設定画面において、例えば表示段調が「2
段調」に、反転表示モードが「OFF」に選択される
と、システム管理表示部35にて作成される画面上の段
調設定情報,反転設定情報がそれぞれ「2段調」,「O
FF」としてカーソル表示されると共に、その段調,反
転制御信号が段調・反転制御部43に転送され、表示段
調が2段調に、反転表示モードがOFFに切換え設定さ
れる。
【0050】そして、上記図6(B)における各種シス
テム状態の選択設定画面をスクロール操作して時間情報
を表示させた状態で、時刻調整やタイマ時間の調整が行
なわれると、マイコン39を通してクロック発生部31
の時計回路やタイマ回路が制御され、時刻設定及びタイ
マ時間が設定されると共に、その時刻設定データがチッ
プC上のシステム状態表示制御部36に転送され、液晶
表示部3の下端に該設定時刻が表示される。
テム状態の選択設定画面をスクロール操作して時間情報
を表示させた状態で、時刻調整やタイマ時間の調整が行
なわれると、マイコン39を通してクロック発生部31
の時計回路やタイマ回路が制御され、時刻設定及びタイ
マ時間が設定されると共に、その時刻設定データがチッ
プC上のシステム状態表示制御部36に転送され、液晶
表示部3の下端に該設定時刻が表示される。
【0051】一方、電源制御部29を通して、電源残量
が所定量以下に低下したことがマイコン39により判断
されると、電源警告制御信号がチップCにおけるシステ
ム管理表示制御部35に転送され、電源残量低下警告の
ためのメッセージ画面が作成されると共に、図6(C)
で示すように、液晶表示部3にウインド表示されるよう
になる。
が所定量以下に低下したことがマイコン39により判断
されると、電源警告制御信号がチップCにおけるシステ
ム管理表示制御部35に転送され、電源残量低下警告の
ためのメッセージ画面が作成されると共に、図6(C)
で示すように、液晶表示部3にウインド表示されるよう
になる。
【0052】すなわち、上記複数チップA,B,Cから
なるデータ処理装置において、各チップA,B,C上に
搭載される多数のブロック間を複数信号線からなるシス
テムバス23を介して接続すると共に、CPU11の処
理に関係しない、つまり、処理速度の高速化を必要とし
ない各種システム状態に関するコマンドやデータを、シ
リアルデータインターフェイス16,28,33を介し
てシリアル転送する構成としたので、各チップA,B,
Cにおける入出力端子数を極力少なく抑えることができ
る。
なるデータ処理装置において、各チップA,B,C上に
搭載される多数のブロック間を複数信号線からなるシス
テムバス23を介して接続すると共に、CPU11の処
理に関係しない、つまり、処理速度の高速化を必要とし
ない各種システム状態に関するコマンドやデータを、シ
リアルデータインターフェイス16,28,33を介し
てシリアル転送する構成としたので、各チップA,B,
Cにおける入出力端子数を極力少なく抑えることができ
る。
【0053】図7は上記データ処理装置におけるスリー
プ及びレジューム機能部に係わる電子回路の構成を示す
ブロック図であり、スリープ機能部はCPU11及びス
リープ制御部19を中心にして構成され、レジューム機
能部はマイコン39及びコマンド判断部45及びSRA
M46からなるコマンド記憶制御部15を中心にして構
成される。
プ及びレジューム機能部に係わる電子回路の構成を示す
ブロック図であり、スリープ機能部はCPU11及びス
リープ制御部19を中心にして構成され、レジューム機
能部はマイコン39及びコマンド判断部45及びSRA
M46からなるコマンド記憶制御部15を中心にして構
成される。
【0054】スリープ制御部19は、CPU11に対す
るスリープモードの設定時において、該CPU11から
バスコントローラ22に対するバス制御信号を監視して
バス使用回数が所定時間内で期待値以下である場合にC
PU11を休止状態とする「スリープイン」の制御を行
ない、また、キーボード2や他の接続機器からの入力イ
ンターラプトが生じた場合にCPU11の休止状態を解
除する「スリープアウト」の制御を行なうもので、CP
U11では上記「スリープイン」に伴いJOBEND信
号がチップB上のマイコン39に対し出力される。
るスリープモードの設定時において、該CPU11から
バスコントローラ22に対するバス制御信号を監視して
バス使用回数が所定時間内で期待値以下である場合にC
PU11を休止状態とする「スリープイン」の制御を行
ない、また、キーボード2や他の接続機器からの入力イ
ンターラプトが生じた場合にCPU11の休止状態を解
除する「スリープアウト」の制御を行なうもので、CP
U11では上記「スリープイン」に伴いJOBEND信
号がチップB上のマイコン39に対し出力される。
【0055】コマンド判断部45は、レジュームモード
が設定された状態での通常動作時において、CPU11
から出力されるI/Oアドレス及びデータが、DMAC
12あるいはGDC(グラフィックディスプレイコント
ローラ)48に対するコマンドであるか否かを判断し、
コマンドである場合にゲートアレー等により一義的にS
RAMアドレスを作成するもので、つまり、CPU11
から出力されるDMAC12あるいはGDC48に対す
るコマンドデータは、順次SRAM46に対し書込まれ
記憶されることになる。
が設定された状態での通常動作時において、CPU11
から出力されるI/Oアドレス及びデータが、DMAC
12あるいはGDC(グラフィックディスプレイコント
ローラ)48に対するコマンドであるか否かを判断し、
コマンドである場合にゲートアレー等により一義的にS
RAMアドレスを作成するもので、つまり、CPU11
から出力されるDMAC12あるいはGDC48に対す
るコマンドデータは、順次SRAM46に対し書込まれ
記憶されることになる。
【0056】図8は上記データ処理装置のコマンド判断
部45におけるレジュームモード設定時のコマンド書込
み動作を示すタイミングチャートであり、CPU11か
らのアドレスデータは、CPU動作クロックφSYS の4
周期毎に変化し、データは上記アドレスデータの変化時
点から動作クロックφSYS の1周期後に出力されるもの
で、このデータ出力時点から動作クロックφSYS 2周期
分のI/O書込みに際し、上記コマンド判断部45にお
いてDMAC12あるいはGDC48に対するコマンド
データと判断された場合には、該CPU11からのコマ
ンドデータはSRAM46に対し書込まれるようにな
る。
部45におけるレジュームモード設定時のコマンド書込
み動作を示すタイミングチャートであり、CPU11か
らのアドレスデータは、CPU動作クロックφSYS の4
周期毎に変化し、データは上記アドレスデータの変化時
点から動作クロックφSYS の1周期後に出力されるもの
で、このデータ出力時点から動作クロックφSYS 2周期
分のI/O書込みに際し、上記コマンド判断部45にお
いてDMAC12あるいはGDC48に対するコマンド
データと判断された場合には、該CPU11からのコマ
ンドデータはSRAM46に対し書込まれるようにな
る。
【0057】このSRAM46に対し書込まれたコマン
ドデータは、パワースイッチやICカード挿抜に伴う電
源OFFあるいは前記「スリープイン」の状態が所定時
間以上継続した場合になされる電源OFFによるサスペ
ンド状態への移行時において、電源断直前のシステム動
作状態として記憶保持されるもので、これにより、電源
制御部29における表示用電源VDISPの遮断→リフレッ
シュ制御部20におけるDRAM47のリフレッシュク
ロックの切換え→クロック発生制御部21におけるシス
テム動作クロックφSYS の停止→電源制御部29におけ
るシステム電源VSYS の遮断が、それぞれチップBのマ
イコン39の制御により行なわれる。
ドデータは、パワースイッチやICカード挿抜に伴う電
源OFFあるいは前記「スリープイン」の状態が所定時
間以上継続した場合になされる電源OFFによるサスペ
ンド状態への移行時において、電源断直前のシステム動
作状態として記憶保持されるもので、これにより、電源
制御部29における表示用電源VDISPの遮断→リフレッ
シュ制御部20におけるDRAM47のリフレッシュク
ロックの切換え→クロック発生制御部21におけるシス
テム動作クロックφSYS の停止→電源制御部29におけ
るシステム電源VSYS の遮断が、それぞれチップBのマ
イコン39の制御により行なわれる。
【0058】この場合、上記サスペンド状態への移行時
には、CPU11においてDRAM47及びVRAM3
8のチェックサムデータが作成されて上記コマンドデー
タと共にSRAM46に書込まれる。
には、CPU11においてDRAM47及びVRAM3
8のチェックサムデータが作成されて上記コマンドデー
タと共にSRAM46に書込まれる。
【0059】そして、パワースイッチのONに伴うサス
ペンド状態の解除移行時には、電源制御部29における
システム電源VSYS の投入→クロック発生制御部21に
おけるシステム動作クロックφSYS の発振→リフレッシ
ュ制御部20におけるDRAM47のリフレッシュクロ
ックの切換え→電源制御部29における表示用電源VDI
SPの投入が、それぞれチップBのマイコン39の制御に
より行なわれるもので、これにより、SRAM46に記
憶保持されているコマンドデータが所定の順序で読出さ
れてそれぞれDMAC12,GDC48にセットされ、
電源OFF直前のシステム動作状態に復帰される。
ペンド状態の解除移行時には、電源制御部29における
システム電源VSYS の投入→クロック発生制御部21に
おけるシステム動作クロックφSYS の発振→リフレッシ
ュ制御部20におけるDRAM47のリフレッシュクロ
ックの切換え→電源制御部29における表示用電源VDI
SPの投入が、それぞれチップBのマイコン39の制御に
より行なわれるもので、これにより、SRAM46に記
憶保持されているコマンドデータが所定の順序で読出さ
れてそれぞれDMAC12,GDC48にセットされ、
電源OFF直前のシステム動作状態に復帰される。
【0060】この場合、CPU11において再びDRA
M47及びVRAM38のチェックサムデータが作成さ
れ、予めSRAM46に記憶させたチェックサムデータ
と比較されるもので、このチェックサムデータの不一致
時においては、上記サスペンド状態の解除処理は中止さ
れる。
M47及びVRAM38のチェックサムデータが作成さ
れ、予めSRAM46に記憶させたチェックサムデータ
と比較されるもので、このチェックサムデータの不一致
時においては、上記サスペンド状態の解除処理は中止さ
れる。
【0061】すなわち、上記CPU11とこのCPU1
1からのコマンドデータに基づいて動作するDMAC1
2及びGDC48を備えたデータ処理装置において、レ
ジュームモードの設定時において、CPU11から上記
DMAC12及びGDC48に対して出力されるコマン
ドデータをコマンド判断部45により検知し、該コマン
ドデータに応じた所定のSRAMアドレスを作成すると
共に、このSRAMアドレスに基づき上記コマンド判断
部45により検知されたコマンドデータをSRAM46
に対し書込み記憶させる構成としたので、電源OFFに
伴うサスペンド状態への移行に伴い上記ダイナミック回
路で構成されるDMAC12及びGDC48に対するク
ロック信号の供給が停止されても、電源OFF直前のシ
ステム動作状態を上記SRAM46において確実に保持
させることができ、上記DMAC12等を高価で電源の
供給を要するCMOS回路等により構成する必要はな
い。図9は上記データ処理装置のスリープ機能部の中心
を司るCPU11及びスリープ制御部19の内部構成を
示すブロック図であり、スリープ制御部19は、バス使
用クロック発生回路49,バス使用回数カウンタ50,
及びカウントラッチ回路51を備えて構成され、また、
CPU11には、メイン制御部52に加えて所定時間毎
のI/O読込み時にバス使用回数が予め設定される期待
値以下に低下したか否かを判断する一致判断部53が備
えられる。
1からのコマンドデータに基づいて動作するDMAC1
2及びGDC48を備えたデータ処理装置において、レ
ジュームモードの設定時において、CPU11から上記
DMAC12及びGDC48に対して出力されるコマン
ドデータをコマンド判断部45により検知し、該コマン
ドデータに応じた所定のSRAMアドレスを作成すると
共に、このSRAMアドレスに基づき上記コマンド判断
部45により検知されたコマンドデータをSRAM46
に対し書込み記憶させる構成としたので、電源OFFに
伴うサスペンド状態への移行に伴い上記ダイナミック回
路で構成されるDMAC12及びGDC48に対するク
ロック信号の供給が停止されても、電源OFF直前のシ
ステム動作状態を上記SRAM46において確実に保持
させることができ、上記DMAC12等を高価で電源の
供給を要するCMOS回路等により構成する必要はな
い。図9は上記データ処理装置のスリープ機能部の中心
を司るCPU11及びスリープ制御部19の内部構成を
示すブロック図であり、スリープ制御部19は、バス使
用クロック発生回路49,バス使用回数カウンタ50,
及びカウントラッチ回路51を備えて構成され、また、
CPU11には、メイン制御部52に加えて所定時間毎
のI/O読込み時にバス使用回数が予め設定される期待
値以下に低下したか否かを判断する一致判断部53が備
えられる。
【0062】図10は上記データ処理装置におけるCP
U11のメイン制御部52からバス制御部22に出力さ
れるバス制御信号とその動作内容との関係を示すもの
で、バス制御信号はBS0,BS1,BS2の3ビット
構成とされ、“000”で割込み承認、“100”でI
/Oリード、“010”でI/Oライト、“110”で
ホルト、“001”で命令読込み、“101”でメモリ
リード、“011”でメモリライト、がそれぞれ得ら
れ、“111”で非動作状態に制御される。
U11のメイン制御部52からバス制御部22に出力さ
れるバス制御信号とその動作内容との関係を示すもの
で、バス制御信号はBS0,BS1,BS2の3ビット
構成とされ、“000”で割込み承認、“100”でI
/Oリード、“010”でI/Oライト、“110”で
ホルト、“001”で命令読込み、“101”でメモリ
リード、“011”でメモリライト、がそれぞれ得ら
れ、“111”で非動作状態に制御される。
【0063】上記バス使用クロック発生回路49は、C
PU11からバス制御部22に対するバス制御信号BS
0,BS1,BS2を入力し、バス動作が成される毎に
バス使用クロックを発生するもので、このバス使用クロ
ック発生回路49からのクロック信号はバス使用回数カ
ウンタ50に出力される。
PU11からバス制御部22に対するバス制御信号BS
0,BS1,BS2を入力し、バス動作が成される毎に
バス使用クロックを発生するもので、このバス使用クロ
ック発生回路49からのクロック信号はバス使用回数カ
ウンタ50に出力される。
【0064】このバス使用回数カウンタ50は、CPU
11における所定時間毎のI/Oリード間隔でバス使用
回数をカウントするもので、このバス使用回数カウンタ
50によりカウントされた所定時間内バス使用回数デー
タは、CPU11からのI/Oリード信号に応じてカウ
ントラッチ回路51にラッチされ、CPU11のメイン
制御部52を通して一致判断部53に転送される。
11における所定時間毎のI/Oリード間隔でバス使用
回数をカウントするもので、このバス使用回数カウンタ
50によりカウントされた所定時間内バス使用回数デー
タは、CPU11からのI/Oリード信号に応じてカウ
ントラッチ回路51にラッチされ、CPU11のメイン
制御部52を通して一致判断部53に転送される。
【0065】ここで、上記一致判断部53において、予
め設定された期待値と、上記所定時間内バス使用回数と
が一致するか、あるいは期待値以下である場合、つま
り、バス使用回数が期待値まで低下した場合には、その
一致判定信号がメイン制御部52に出力され、「スリー
プイン」を示すJOBEND信号がチップB上のマイコ
ン39に対し出力されると共に、CPU11がホルト
(HALT)状態に設定される。
め設定された期待値と、上記所定時間内バス使用回数と
が一致するか、あるいは期待値以下である場合、つま
り、バス使用回数が期待値まで低下した場合には、その
一致判定信号がメイン制御部52に出力され、「スリー
プイン」を示すJOBEND信号がチップB上のマイコ
ン39に対し出力されると共に、CPU11がホルト
(HALT)状態に設定される。
【0066】この場合、上記CPU11の一致判断部5
3にて予め設定された期待値は、例えばバス使用カウン
タ50におけるカウントデータを取込む際等、スリープ
条件を判断する時にもバスが使用されバス使用クロック
が発生されるので、このことを考慮して上記期待値は少
なくとも“1”以上に設定される。
3にて予め設定された期待値は、例えばバス使用カウン
タ50におけるカウントデータを取込む際等、スリープ
条件を判断する時にもバスが使用されバス使用クロック
が発生されるので、このことを考慮して上記期待値は少
なくとも“1”以上に設定される。
【0067】図11は上記データ処理装置のスリープモ
ード設定時におけるスリープ処理を示すフローチャート
であり、CPU11のメイン制御部52から所定時間毎
に出力されるI/Oリード信号に応じてバス使用回数カ
ウンタ50がリセットされた後、所定時間経過後に再び
I/Oリード信号が出力されると、上記バス使用回数カ
ウンタ50にてカウントされたバス使用回数データがカ
ウントラッチ回路51にラッチされ、CPU11のメイ
ン制御部52に読込まれて一致判断部53に転送される
(ステップA1〜A4)。
ード設定時におけるスリープ処理を示すフローチャート
であり、CPU11のメイン制御部52から所定時間毎
に出力されるI/Oリード信号に応じてバス使用回数カ
ウンタ50がリセットされた後、所定時間経過後に再び
I/Oリード信号が出力されると、上記バス使用回数カ
ウンタ50にてカウントされたバス使用回数データがカ
ウントラッチ回路51にラッチされ、CPU11のメイ
ン制御部52に読込まれて一致判断部53に転送される
(ステップA1〜A4)。
【0068】ここで、上記所定時間内バス使用回数が予
め設定された期待値以下と判断された場合、つまり、C
PU11に基づく新たなシステム動作が略無しに等しい
と判断された場合には、上記一致判断部53からの一致
判定信号がメイン制御部52に対して出力される(ステ
ップA5)。
め設定された期待値以下と判断された場合、つまり、C
PU11に基づく新たなシステム動作が略無しに等しい
と判断された場合には、上記一致判断部53からの一致
判定信号がメイン制御部52に対して出力される(ステ
ップA5)。
【0069】すると、メイン制御部52から「スリープ
イン」を示すJOBEND信号“1”がチップB上のマ
イコン39に対し出力されると共に、CPU11がホル
ト(HALT)状態に設定されその制御動作が休止され
る(ステップA6)。
イン」を示すJOBEND信号“1”がチップB上のマ
イコン39に対し出力されると共に、CPU11がホル
ト(HALT)状態に設定されその制御動作が休止され
る(ステップA6)。
【0070】このCPU11の休止(ホルト)によるス
リープ状態において、例えばキーボード2におけるキー
入力動作、あるいはRS232C搭載機器やマウス等の
他の接続機器からの入力動作に応じてインターラプトが
生じると、インターラプト制御部17を通して上記CP
U11のメイン制御部52に対しスリープアウト信号が
出力される(ステップA7)。
リープ状態において、例えばキーボード2におけるキー
入力動作、あるいはRS232C搭載機器やマウス等の
他の接続機器からの入力動作に応じてインターラプトが
生じると、インターラプト制御部17を通して上記CP
U11のメイン制御部52に対しスリープアウト信号が
出力される(ステップA7)。
【0071】すると、メイン制御部52からチップB上
のマイコン39に対し出力されているJOBEND信号
が“0”にリセットされると共に、CPU11のホルト
(HALT)状態が解除されその制御動作が開始され
る。(ステップA8)。
のマイコン39に対し出力されているJOBEND信号
が“0”にリセットされると共に、CPU11のホルト
(HALT)状態が解除されその制御動作が開始され
る。(ステップA8)。
【0072】すなわち、上記CPU11に対しシステム
バス23を介して複数のブロックが接続されたデータ処
理装置において、バス使用回数カウンタ50によりバス
使用回数をカウントすると共に、そのカウントデータを
所定時間毎にカウントラッチ回路51を通してCPU1
1のメイン制御部52に取込み、所定時間内のバス使用
回数が予め設定された期待値以下であることが一致判断
部53において判断された場合には、CPU11の動作
を休止させてホルト(HALT)状態に設定する構成と
したので、CPU11において新たな制御処理が無い状
態を確実に判定することができる。
バス23を介して複数のブロックが接続されたデータ処
理装置において、バス使用回数カウンタ50によりバス
使用回数をカウントすると共に、そのカウントデータを
所定時間毎にカウントラッチ回路51を通してCPU1
1のメイン制御部52に取込み、所定時間内のバス使用
回数が予め設定された期待値以下であることが一致判断
部53において判断された場合には、CPU11の動作
を休止させてホルト(HALT)状態に設定する構成と
したので、CPU11において新たな制御処理が無い状
態を確実に判定することができる。
【0073】これにより、例えば長時間の処理を要する
アプリケーションプログラムの実行中において、一定時
間キー入力が無いことで誤ってスリープ状態の設定を招
くことなく、実際の動作状態にあるCPU11が突如O
FF状態やHALT状態に移行するのを防止することが
できる。
アプリケーションプログラムの実行中において、一定時
間キー入力が無いことで誤ってスリープ状態の設定を招
くことなく、実際の動作状態にあるCPU11が突如O
FF状態やHALT状態に移行するのを防止することが
できる。
【0074】図12は上記データ処理装置におけるレジ
ューム制御の中心を司るマイコン39の内部構成を示す
ブロック図であり、このマイコン39の制御部54に
は、キーボード2の他、チップAのCPU11に対する
入出力ポート55、スリープモードやレジュームモード
の有無とその機能状態を示すシステム状態レジスタ5
6、CPU11のスリープ状態継続時間をカウントする
スリープカウンタ57、電源残量が所定量より高いこと
を判断する残量判断部58、電源のON/OFF操作を
行なうパワースイッチ59、そして、シリアルデータイ
ンターフェイス28が接続される。
ューム制御の中心を司るマイコン39の内部構成を示す
ブロック図であり、このマイコン39の制御部54に
は、キーボード2の他、チップAのCPU11に対する
入出力ポート55、スリープモードやレジュームモード
の有無とその機能状態を示すシステム状態レジスタ5
6、CPU11のスリープ状態継続時間をカウントする
スリープカウンタ57、電源残量が所定量より高いこと
を判断する残量判断部58、電源のON/OFF操作を
行なうパワースイッチ59、そして、シリアルデータイ
ンターフェイス28が接続される。
【0075】上記入出力ポート55には、CPU11の
スリープ状態及びサスペンド状態移行時にJOBEND
信号“1”が与えられるJOBENDフラグエリア55
a、レジュームモードの設定時におけるサスペンド状態
解除の際にCPU11の正常復帰に伴いSET信号
“1”が与えられるSETフラグエリア55b、レジュ
ームモードの設定時におけるサスペンド状態解除の際に
CPU11の異常復帰に伴いエラー信号“1”が与えら
れエラーフラグエリア55cが備えられる。
スリープ状態及びサスペンド状態移行時にJOBEND
信号“1”が与えられるJOBENDフラグエリア55
a、レジュームモードの設定時におけるサスペンド状態
解除の際にCPU11の正常復帰に伴いSET信号
“1”が与えられるSETフラグエリア55b、レジュ
ームモードの設定時におけるサスペンド状態解除の際に
CPU11の異常復帰に伴いエラー信号“1”が与えら
れエラーフラグエリア55cが備えられる。
【0076】上記システム状態レジスタ56には、スリ
ープモードの設定時においてフラグ“1”がセットされ
るスリープモードレジスタ56a、レジュームモードの
設定時においてフラグ“1”がセットされるレジューム
モードレジスタ56b、スリープ状態への移行時におい
てフラグ“1”がセットされるスリープレジスタ56
c、サスペンド状態への移行時においてフラグ“1”が
セットされるサスペンドレジスタ56dが備えられる。
ープモードの設定時においてフラグ“1”がセットされ
るスリープモードレジスタ56a、レジュームモードの
設定時においてフラグ“1”がセットされるレジューム
モードレジスタ56b、スリープ状態への移行時におい
てフラグ“1”がセットされるスリープレジスタ56
c、サスペンド状態への移行時においてフラグ“1”が
セットされるサスペンドレジスタ56dが備えられる。
【0077】上記スリープカウンタ57は、システム状
態レジスタ56のスリープレジスタ56cにフラグ
“1”がセットされた際にリセットされると同時に、シ
ステム状態管理用の動作クロックφSMに応じてカウント
アップするもので、このスリープカウンタ57からは、
予め設定されたスリープ時間に対応してそのキャリ信号
が制御部54に出力される。
態レジスタ56のスリープレジスタ56cにフラグ
“1”がセットされた際にリセットされると同時に、シ
ステム状態管理用の動作クロックφSMに応じてカウント
アップするもので、このスリープカウンタ57からは、
予め設定されたスリープ時間に対応してそのキャリ信号
が制御部54に出力される。
【0078】図13は上記データ処理装置のレジューム
モード設定時におけるレジューム処理を示すフローチャ
ートであり、レジュームモードの設定時において、CP
U11がスリープ状態に移行することで入出力ポート5
5のJOBENDフラグエリア55aにJOBEND信
号“1”が与えられると、システム状態レジスタ56の
スリープレジスタ56cにフラグ“1”がセットされる
と共に、スリープカウンタ57がリセットされ、同時に
クロックφSMに応じたスリープ時間のカウント動作が開
始される(ステップB1〜B3)。
モード設定時におけるレジューム処理を示すフローチャ
ートであり、レジュームモードの設定時において、CP
U11がスリープ状態に移行することで入出力ポート5
5のJOBENDフラグエリア55aにJOBEND信
号“1”が与えられると、システム状態レジスタ56の
スリープレジスタ56cにフラグ“1”がセットされる
と共に、スリープカウンタ57がリセットされ、同時に
クロックφSMに応じたスリープ時間のカウント動作が開
始される(ステップB1〜B3)。
【0079】ここで、ケース1として、CPU11のス
リープ状態が予め設定されたスリープ時間を経過し、上
記スリープカウンタ57からのカウンタキャリが制御部
54に出力されると、サスペンド状態に移行すべく、ま
ず、残量判断部58において電源残量が所定量より高い
状態にあるか否か判断される(ステップB4,B5)。
リープ状態が予め設定されたスリープ時間を経過し、上
記スリープカウンタ57からのカウンタキャリが制御部
54に出力されると、サスペンド状態に移行すべく、ま
ず、残量判断部58において電源残量が所定量より高い
状態にあるか否か判断される(ステップB4,B5)。
【0080】また、ケース2として、前記ステップB1
において「No」、つまり、JOBEND信号“1”が
与えられていないキースキャン等の通常処理の状態にお
いて、パワースイッチ59がOFFされると、上記同様
サスペンド状態に移行すべく、まず、残量判断部58に
おいて電源残量が所定量より高い状態にあるか否か判断
される(ステップB1→B6,B7→B5)。
において「No」、つまり、JOBEND信号“1”が
与えられていないキースキャン等の通常処理の状態にお
いて、パワースイッチ59がOFFされると、上記同様
サスペンド状態に移行すべく、まず、残量判断部58に
おいて電源残量が所定量より高い状態にあるか否か判断
される(ステップB1→B6,B7→B5)。
【0081】さらに、ケース3として、上記ステップB
4において「No」、つまり、CPU11のスリープ状
態が予め設定されたスリープ時間を経過しない状態にあ
っても、そのままパワースイッチ59がOFFされる
と、上記同様サスペンド状態に移行すべく、まず、残量
判断部58において電源残量が所定量より高い状態にあ
るか否か判断される(ステップB4→B8,B9→B
5)。
4において「No」、つまり、CPU11のスリープ状
態が予め設定されたスリープ時間を経過しない状態にあ
っても、そのままパワースイッチ59がOFFされる
と、上記同様サスペンド状態に移行すべく、まず、残量
判断部58において電源残量が所定量より高い状態にあ
るか否か判断される(ステップB4→B8,B9→B
5)。
【0082】一方、上記ステップB4において「N
o」、つまり、CPU11のスリープ状態が予め設定さ
れたスリープ時間を経過しない状態にあって、パワース
イッチ59がOFFされる以前に、キーボード2からの
キー操作信号が制御部54に入力されると、キー入力イ
ンターラプト信号がチップA上のインターラプト制御部
17に対し出力され、CPU11にはスリープアウト信
号が供給されてそのスリープ状態は解除される(ステッ
プB4→B8〜B12)。
o」、つまり、CPU11のスリープ状態が予め設定さ
れたスリープ時間を経過しない状態にあって、パワース
イッチ59がOFFされる以前に、キーボード2からの
キー操作信号が制御部54に入力されると、キー入力イ
ンターラプト信号がチップA上のインターラプト制御部
17に対し出力され、CPU11にはスリープアウト信
号が供給されてそのスリープ状態は解除される(ステッ
プB4→B8〜B12)。
【0083】なお、上記CPU11のスリープ状態にお
けるスリープカウンタ57のカウント動作中には、ステ
ップB3,B4→B8〜B13の処理が繰返し実行され
る。そして、上記ケース1またはケース2またはケース
3の処理を経て、サスペンド状態に移行すべく、電源残
量の確認が行なわれた際に、ステップB5において「N
o」、つまり、残量判断部58において、電源残量は所
定量以下に低下したと判断されると、制御部54からサ
スペンド状態への移行不可を示すシリアルデータがシリ
アルデータインターフェイス28を通してチップC上の
システム管理表示制御部35に転送され、電源残量不足
によるレジューム機能キャンセルメッセージの表示処理
が実行される(ステップB5→B14)。
けるスリープカウンタ57のカウント動作中には、ステ
ップB3,B4→B8〜B13の処理が繰返し実行され
る。そして、上記ケース1またはケース2またはケース
3の処理を経て、サスペンド状態に移行すべく、電源残
量の確認が行なわれた際に、ステップB5において「N
o」、つまり、残量判断部58において、電源残量は所
定量以下に低下したと判断されると、制御部54からサ
スペンド状態への移行不可を示すシリアルデータがシリ
アルデータインターフェイス28を通してチップC上の
システム管理表示制御部35に転送され、電源残量不足
によるレジューム機能キャンセルメッセージの表示処理
が実行される(ステップB5→B14)。
【0084】図14は上記データ処理装置のレジューム
モード設定時における液晶表示部3によるレジューム機
能キャンセルメッセージの表示状態を示す図であり、同
図(A)は上記電源残量不足に伴うレジューム機能キャ
ンセルメッセージの表示状態を示す図、同図(B)はサ
スペンド状態解除時のCPUエラーに伴うレジューム機
能キャンセルメッセージの表示状態を示す図である。
モード設定時における液晶表示部3によるレジューム機
能キャンセルメッセージの表示状態を示す図であり、同
図(A)は上記電源残量不足に伴うレジューム機能キャ
ンセルメッセージの表示状態を示す図、同図(B)はサ
スペンド状態解除時のCPUエラーに伴うレジューム機
能キャンセルメッセージの表示状態を示す図である。
【0085】そして、上記図14(A)で示すように、
電源残量不足に伴うレジューム機能キャンセルメッセー
ジが表示された状態で、キーボード2におけるリターン
キー2cが操作されると、制御部54から電源制御部2
9に対し電源OFFの制御信号が出力され、電源制御部
29によりシステム動作電圧VSYS ,メモリバックアッ
プ電圧VMEM ,表示用電圧VDISPの全ての電源が遮断さ
れるようになる(ステップB15,B16)。
電源残量不足に伴うレジューム機能キャンセルメッセー
ジが表示された状態で、キーボード2におけるリターン
キー2cが操作されると、制御部54から電源制御部2
9に対し電源OFFの制御信号が出力され、電源制御部
29によりシステム動作電圧VSYS ,メモリバックアッ
プ電圧VMEM ,表示用電圧VDISPの全ての電源が遮断さ
れるようになる(ステップB15,B16)。
【0086】一方、上記ステップB5において「Ye
s」、つまり、残量判断部58において、電源残量は所
定量より高い状態に維持されていると判断された場合に
は、制御部54からレジュームイン、つまり、サスペン
ドインの要求を示すシリアルデータが各シリアルデータ
インターフェイス28→33→16を介し、チップA上
のインターラプト制御部17に転送され、CPU11に
対しサスペンドイン制御信号「SUS IN」が供給さ
れる(ステップB5→B17)。
s」、つまり、残量判断部58において、電源残量は所
定量より高い状態に維持されていると判断された場合に
は、制御部54からレジュームイン、つまり、サスペン
ドインの要求を示すシリアルデータが各シリアルデータ
インターフェイス28→33→16を介し、チップA上
のインターラプト制御部17に転送され、CPU11に
対しサスペンドイン制御信号「SUS IN」が供給さ
れる(ステップB5→B17)。
【0087】図15は上記データ処理装置のCPU11
におけるサスペンドイン制御処理を示すフローチャート
であり、CPU11に対しインターラプト制御部17を
通して上記サスペンドイン制御信号「SUS IN」が
供給されると、CPU11では、チップCのGDC48
を通してVRAM38に対し表示データが描画中である
か否か判断される(ステップC1,C2)。
におけるサスペンドイン制御処理を示すフローチャート
であり、CPU11に対しインターラプト制御部17を
通して上記サスペンドイン制御信号「SUS IN」が
供給されると、CPU11では、チップCのGDC48
を通してVRAM38に対し表示データが描画中である
か否か判断される(ステップC1,C2)。
【0088】このステップC2において「Yes」、つ
まり、GDC描画中である場合にはその描画処理状態が
維持され、該GDC描画処理が終了すると、その描画ア
ドレスデータがサスペンド状態移行直前の表示アドレス
情報としてSRAM46に対し記憶保持される(ステッ
プC2,C3)。
まり、GDC描画中である場合にはその描画処理状態が
維持され、該GDC描画処理が終了すると、その描画ア
ドレスデータがサスペンド状態移行直前の表示アドレス
情報としてSRAM46に対し記憶保持される(ステッ
プC2,C3)。
【0089】ここで、CPU11では、DRAM47及
びVRAM38における記憶データのチェックサムデー
タが作成され、このチェックサムデータは上記SRAM
46に対し記憶保持される(ステップC4,C5)。
びVRAM38における記憶データのチェックサムデー
タが作成され、このチェックサムデータは上記SRAM
46に対し記憶保持される(ステップC4,C5)。
【0090】そして、CPU11からチップB上の入出
力ポート55におけるJOBENDフラグエリア55a
に対し、サスペンドインに伴うJOBEND信号“1”
が出力される(ステップC6)。
力ポート55におけるJOBENDフラグエリア55a
に対し、サスペンドインに伴うJOBEND信号“1”
が出力される(ステップC6)。
【0091】こうして、入出力ポート55のJOBEN
Dフラグエリア55aに対し、CPU11のサスペンド
インに伴うJOBEND信号“1”が与えられると、ま
ず、制御部54から電源制御部29を通して表示用電源
VDISPが遮断される(ステップB18,B19)。
Dフラグエリア55aに対し、CPU11のサスペンド
インに伴うJOBEND信号“1”が与えられると、ま
ず、制御部54から電源制御部29を通して表示用電源
VDISPが遮断される(ステップB18,B19)。
【0092】次に、制御部54から各シリアルデータイ
ンターフェイス28→33→16を介してチップA上の
リフレッシュ制御部20に対しリフレッシュ切換え要求
を示すデータが転送され、該リフレッシュ制御部20に
は、クロック発生制御部21からのシステムクロックφ
SYS が遮断されリフレッシュクロック(CAS,RA
S)を作成すべく基本クロックとして、チップB上のク
ロック発生部31からのリフレッシュ用クロックφREFR
のみが供給される(ステップB20)。
ンターフェイス28→33→16を介してチップA上の
リフレッシュ制御部20に対しリフレッシュ切換え要求
を示すデータが転送され、該リフレッシュ制御部20に
は、クロック発生制御部21からのシステムクロックφ
SYS が遮断されリフレッシュクロック(CAS,RA
S)を作成すべく基本クロックとして、チップB上のク
ロック発生部31からのリフレッシュ用クロックφREFR
のみが供給される(ステップB20)。
【0093】すると、制御部54から各シリアルデータ
インターフェイス28→33→16を介してチップA上
のクロック発生制御部21に対しクロック停止要求を示
すデータが転送され、該クロック発生制御部21におけ
る全てのクロック発生動作が停止されると共に、そのク
ロック発生停止状態がチップAのシリアルデータインタ
ーフェイス16からチップBのシリアルデータインター
フェイス28を通して制御部54に対し通知確認される
と、さらに、制御部54から電源制御部29を通してシ
ステム電源VSYS が遮断される(ステップB21〜B2
3)。
インターフェイス28→33→16を介してチップA上
のクロック発生制御部21に対しクロック停止要求を示
すデータが転送され、該クロック発生制御部21におけ
る全てのクロック発生動作が停止されると共に、そのク
ロック発生停止状態がチップAのシリアルデータインタ
ーフェイス16からチップBのシリアルデータインター
フェイス28を通して制御部54に対し通知確認される
と、さらに、制御部54から電源制御部29を通してシ
ステム電源VSYS が遮断される(ステップB21〜B2
3)。
【0094】これにより、データ処理装置は、レジュー
ムモードの設定に伴うサスペンド状態となる。
ムモードの設定に伴うサスペンド状態となる。
【0095】この場合、チップA上のSRAM46にお
いては、上記CPU11におけるサスペンド状態移行直
前のDMAC12,GDC48の各デバイスに対するコ
マンドデータが、コマンド判断部45を通して予め保持
されると共に、GDC48に対する描画アドレスデータ
及びDRAM47,VRAM38のチェックサムデータ
も保持される。
いては、上記CPU11におけるサスペンド状態移行直
前のDMAC12,GDC48の各デバイスに対するコ
マンドデータが、コマンド判断部45を通して予め保持
されると共に、GDC48に対する描画アドレスデータ
及びDRAM47,VRAM38のチェックサムデータ
も保持される。
【0096】図16は上記データ処理装置のレジューム
モード設定時におけるサスペンドアウト制御処理を示す
フローチャートであり、データ処理装置の使用を開始す
べくパワースイッチ59がONされると、まず、制御部
54から電源制御部29を通してシステム電源VSYS が
投入される(ステップD1,D2)。
モード設定時におけるサスペンドアウト制御処理を示す
フローチャートであり、データ処理装置の使用を開始す
べくパワースイッチ59がONされると、まず、制御部
54から電源制御部29を通してシステム電源VSYS が
投入される(ステップD1,D2)。
【0097】次に、制御部54から各シリアルデータイ
ンターフェイス28→33→16を介してチップA上の
クロック発生制御部21に対しクロック発振要求を示す
データが転送され、該クロック発生制御部21における
クロック発生動作が開始されると共に、そのクロック発
生動作状態がチップAのシリアルデータインターフェイ
ス16からチップBのシリアルデータインターフェイス
28を通して制御部54に対し通知確認される(ステッ
プD3,D4)。
ンターフェイス28→33→16を介してチップA上の
クロック発生制御部21に対しクロック発振要求を示す
データが転送され、該クロック発生制御部21における
クロック発生動作が開始されると共に、そのクロック発
生動作状態がチップAのシリアルデータインターフェイ
ス16からチップBのシリアルデータインターフェイス
28を通して制御部54に対し通知確認される(ステッ
プD3,D4)。
【0098】すると、さらに、制御部54から各シリア
ルデータインターフェイス28→33→16を介してチ
ップA上のリフレッシュ制御部20に対しリフレッシュ
切換え要求を示すデータが転送され、該リフレッシュ制
御部20には、リフレッシュクロック(CAS,RA
S)を作成すべく基本クロックとして、チップB上のク
ロック発生部31からのリフレッシュ用クロックφREFR
と共に上記クロック発生制御部21からのシステムクロ
ックφSYS が供給される(ステップD5)。
ルデータインターフェイス28→33→16を介してチ
ップA上のリフレッシュ制御部20に対しリフレッシュ
切換え要求を示すデータが転送され、該リフレッシュ制
御部20には、リフレッシュクロック(CAS,RA
S)を作成すべく基本クロックとして、チップB上のク
ロック発生部31からのリフレッシュ用クロックφREFR
と共に上記クロック発生制御部21からのシステムクロ
ックφSYS が供給される(ステップD5)。
【0099】そして、制御部54から電源制御部29を
通して表示用電源VDISPが投入されると共に、制御部5
4からサスペンドアウトの要求を示すシリアルデータが
各シリアルデータインターフェイス28→33→16を
介し、チップA上のインターラプト制御部17に転送さ
れ、CPU11に対しサスペンドアウト制御信号「SU
S OUT」が供給される(ステップD6,D7)。
通して表示用電源VDISPが投入されると共に、制御部5
4からサスペンドアウトの要求を示すシリアルデータが
各シリアルデータインターフェイス28→33→16を
介し、チップA上のインターラプト制御部17に転送さ
れ、CPU11に対しサスペンドアウト制御信号「SU
S OUT」が供給される(ステップD6,D7)。
【0100】図17は上記データ処理装置のCPU11
におけるサスペンドアウト制御処理を示すフローチャー
トであり、CPU11に対しインターラプト制御部17
を通して上記サスペンドアウト制御信号「SUS OU
T」が供給されると、CPU11では、前記サスペンド
状態を経たDRAM47及びVRAM38における記憶
データのチェックサムデータが作成される(ステップE
1,E2)。
におけるサスペンドアウト制御処理を示すフローチャー
トであり、CPU11に対しインターラプト制御部17
を通して上記サスペンドアウト制御信号「SUS OU
T」が供給されると、CPU11では、前記サスペンド
状態を経たDRAM47及びVRAM38における記憶
データのチェックサムデータが作成される(ステップE
1,E2)。
【0101】そして、CPU11には、SRAM46に
予め記憶保持されたサスペンド状態移行時のDRAM4
7及びVRAM38における記憶データのチェックサム
データが読込まれ、上記ステップE2において作成され
た新たなチェックサムデータと一致するか否か判断され
る(ステップE3,E4)。
予め記憶保持されたサスペンド状態移行時のDRAM4
7及びVRAM38における記憶データのチェックサム
データが読込まれ、上記ステップE2において作成され
た新たなチェックサムデータと一致するか否か判断され
る(ステップE3,E4)。
【0102】このステップE4において「No」、つま
り、サスペンド状態移行時におけるDRAM47,VR
AM38のチェックサムデータと、サスペンド状態解除
時における同DRAM47,VRAM38のチェックサ
ムデータとが一致せず、該DRAM47,VRAM38
内の記憶データに異常が生じたと判断されると、CPU
11から入出力ポート55のエラーフラグエリア55c
に対しサスペンドアウト異常に伴うエラー信号“1”が
出力される(ステップE4,E5)。
り、サスペンド状態移行時におけるDRAM47,VR
AM38のチェックサムデータと、サスペンド状態解除
時における同DRAM47,VRAM38のチェックサ
ムデータとが一致せず、該DRAM47,VRAM38
内の記憶データに異常が生じたと判断されると、CPU
11から入出力ポート55のエラーフラグエリア55c
に対しサスペンドアウト異常に伴うエラー信号“1”が
出力される(ステップE4,E5)。
【0103】すると、マイコン39では、制御部54か
らサスペンド状態の復帰(解除)不可を示すシリアルデ
ータがシリアルデータインターフェイス28を通してチ
ップC上のシステム管理表示制御部35に転送され、前
記図14(B)で示すように、CPUエラーによるレジ
ューム機能キャンセルメッセージの表示処理が実行され
る(ステップD8→D9)。
らサスペンド状態の復帰(解除)不可を示すシリアルデ
ータがシリアルデータインターフェイス28を通してチ
ップC上のシステム管理表示制御部35に転送され、前
記図14(B)で示すように、CPUエラーによるレジ
ューム機能キャンセルメッセージの表示処理が実行され
る(ステップD8→D9)。
【0104】そして、上記図14(B)で示すように、
サスペンド状態解除時のCPUエラーに伴うレジューム
機能キャンセルメッセージが表示された状態で、キーボ
ード2におけるリターンキー2cが操作されると、制御
部54からCPU11に対しリセット信号が出力され、
このデータ処理装置は上記レジューム機能の設定に拘ら
ずイニシャルセット(初期設定)される(ステップD1
0,D11)。
サスペンド状態解除時のCPUエラーに伴うレジューム
機能キャンセルメッセージが表示された状態で、キーボ
ード2におけるリターンキー2cが操作されると、制御
部54からCPU11に対しリセット信号が出力され、
このデータ処理装置は上記レジューム機能の設定に拘ら
ずイニシャルセット(初期設定)される(ステップD1
0,D11)。
【0105】なお、上記CPU11からのエラー信号
“1”がマイコン39に対し出力されない場合でも、該
マイコン39の制御部54からサスペンドアウトの要求
データが出力されてから所定時間経過以前までに、CP
U11からその正常復帰に伴うSET信号“1”が入出
力ポート55のSETフラグエリア55bに与えられな
いと、上記エラー信号“1”が与えられた場合同様、制
御部54からサスペンド状態の復帰(解除)不可を示す
シリアルデータがシリアルデータインターフェイス28
を通してチップC上のシステム管理表示制御部35に転
送され、上記図14(B)で示すように、レジューム機
能キャンセルメッセージの表示処理が実行される(ステ
ップD8→D12,D13→D9)。
“1”がマイコン39に対し出力されない場合でも、該
マイコン39の制御部54からサスペンドアウトの要求
データが出力されてから所定時間経過以前までに、CP
U11からその正常復帰に伴うSET信号“1”が入出
力ポート55のSETフラグエリア55bに与えられな
いと、上記エラー信号“1”が与えられた場合同様、制
御部54からサスペンド状態の復帰(解除)不可を示す
シリアルデータがシリアルデータインターフェイス28
を通してチップC上のシステム管理表示制御部35に転
送され、上記図14(B)で示すように、レジューム機
能キャンセルメッセージの表示処理が実行される(ステ
ップD8→D12,D13→D9)。
【0106】この場合も上記同様、キーボード2におけ
るリターンキー2cを操作することで、制御部54から
CPU11に対しリセット信号が出力され、このデータ
処理装置は上記レジューム機能の設定に拘らずイニシャ
ルセット(初期設定)される(ステップD10,D1
1)。
るリターンキー2cを操作することで、制御部54から
CPU11に対しリセット信号が出力され、このデータ
処理装置は上記レジューム機能の設定に拘らずイニシャ
ルセット(初期設定)される(ステップD10,D1
1)。
【0107】一方、上記ステップE4において「Ye
s」、つまり、サスペンド状態移行時におけるDRAM
47,VRAM38のチェックサムデータと、サスペン
ド状態解除時における同DRAM47,VRAM38の
チェックサムデータとが一致し、該DRAM47,VR
AM38内の記憶データは正常に保持されていると判断
されると、SRAM46に予め記憶保持されたサスペン
ド状態移行前のCPU11からDMAC12及びGDC
48の各デバイスに対するコマンドデータが読出され、
該DMAC12及びGDC48に対して所定の順序でセ
ットされる(ステップE4→E6)。
s」、つまり、サスペンド状態移行時におけるDRAM
47,VRAM38のチェックサムデータと、サスペン
ド状態解除時における同DRAM47,VRAM38の
チェックサムデータとが一致し、該DRAM47,VR
AM38内の記憶データは正常に保持されていると判断
されると、SRAM46に予め記憶保持されたサスペン
ド状態移行前のCPU11からDMAC12及びGDC
48の各デバイスに対するコマンドデータが読出され、
該DMAC12及びGDC48に対して所定の順序でセ
ットされる(ステップE4→E6)。
【0108】また、上記コマンドデータの復帰処理に伴
い、上記SRAM46に予め記憶保持されたサスペンド
状態移行前のGDC48に対する描画アドレスデータが
読出され、該GDC48に対してセットされる(ステッ
プE7)。
い、上記SRAM46に予め記憶保持されたサスペンド
状態移行前のGDC48に対する描画アドレスデータが
読出され、該GDC48に対してセットされる(ステッ
プE7)。
【0109】そして、CPU11からその正常復帰に伴
うSET信号“1”が入出力ポート55のSETフラグ
エリア55bに対して出力され、このデータ処理装置は
レジュームモードの設定に伴うサスペンド状態から復帰
される(ステップE8)。
うSET信号“1”が入出力ポート55のSETフラグ
エリア55bに対して出力され、このデータ処理装置は
レジュームモードの設定に伴うサスペンド状態から復帰
される(ステップE8)。
【0110】すなわち、電源OFFに伴うサスペンド状
態への移行に際しても、DRAM47及びVRAM38
におけるメモリ内容を保持させるレジューム機能を備え
たデータ処理装置において、上記電源OFFに伴うサス
ペンド状態への移行時には、DRAM47及びVRAM
38のメモリデータに基づくチェックサムデータをCP
U11にて作成し、SRAM46に対し記憶保持させる
と共に、電源ONに伴うサスペンド状態解除時には、再
びDRAM47及びVRAM38のメモリデータに基づ
くチェックサムデータをCPU11にて作成し、上記S
RAM46に予め記憶させたサスペンド状態移行時にお
けるチェックサムデータとの比較判断を行なって、一致
判断が得られた場合にのみ、SRAM46に予め記憶保
持されたDMAC12及びGDC48に対するコマンド
データをセットし、電源OFF以前のシステム状態復帰
を図る構成としたので、例えばサスペンド状態における
電圧の低下等によりメモリ内容が変化した場合の電源再
起動時において、異常な動作,表示が行なわれたり、デ
ータ破壊が生じる等の不具合発生を未然に防止すること
ができる。
態への移行に際しても、DRAM47及びVRAM38
におけるメモリ内容を保持させるレジューム機能を備え
たデータ処理装置において、上記電源OFFに伴うサス
ペンド状態への移行時には、DRAM47及びVRAM
38のメモリデータに基づくチェックサムデータをCP
U11にて作成し、SRAM46に対し記憶保持させる
と共に、電源ONに伴うサスペンド状態解除時には、再
びDRAM47及びVRAM38のメモリデータに基づ
くチェックサムデータをCPU11にて作成し、上記S
RAM46に予め記憶させたサスペンド状態移行時にお
けるチェックサムデータとの比較判断を行なって、一致
判断が得られた場合にのみ、SRAM46に予め記憶保
持されたDMAC12及びGDC48に対するコマンド
データをセットし、電源OFF以前のシステム状態復帰
を図る構成としたので、例えばサスペンド状態における
電圧の低下等によりメモリ内容が変化した場合の電源再
起動時において、異常な動作,表示が行なわれたり、デ
ータ破壊が生じる等の不具合発生を未然に防止すること
ができる。
【0111】図18は上記データ処理装置におけるリフ
レッシュ制御部20の内部構成を示す回路図であり、チ
ップA上におけるクロック発生制御部21からのシステ
ムクロックφSYS は、シフトレジスタ60a,60bに
それぞれシフトクロックCKとして供給され、チップB
上におけるクロック発生部31からのリフレッシュ用ク
ロックφREFRは、分周回路61及びアンドゲートAND
3の第2入力に供給される。
レッシュ制御部20の内部構成を示す回路図であり、チ
ップA上におけるクロック発生制御部21からのシステ
ムクロックφSYS は、シフトレジスタ60a,60bに
それぞれシフトクロックCKとして供給され、チップB
上におけるクロック発生部31からのリフレッシュ用ク
ロックφREFRは、分周回路61及びアンドゲートAND
3の第2入力に供給される。
【0112】また、レジュームモード設定時におけるサ
スペンドイン及びサスペンドアウトのそれぞれに伴うマ
イコン39からのリフレッシュ切換え要求信号は、切換
え信号発生部62に供給される。
スペンドイン及びサスペンドアウトのそれぞれに伴うマ
イコン39からのリフレッシュ切換え要求信号は、切換
え信号発生部62に供給される。
【0113】切換え信号発生部62は、サスペンドアウ
トに伴う切換え要求信号が供給された際に“1”、サス
ペンドインに伴う切換え要求信号が供給された際に
“0”となるリフレッシュ切換え信号Xを出力するもの
で、この切換え信号発生部62からのリフレッシュ切換
え信号Xは、アンドゲートAND1の第1入力に供給さ
れると共に、インバータINV1を介してアンドゲート
AND2及び上記アンドゲートAND3の各第1入力に
供給される。
トに伴う切換え要求信号が供給された際に“1”、サス
ペンドインに伴う切換え要求信号が供給された際に
“0”となるリフレッシュ切換え信号Xを出力するもの
で、この切換え信号発生部62からのリフレッシュ切換
え信号Xは、アンドゲートAND1の第1入力に供給さ
れると共に、インバータINV1を介してアンドゲート
AND2及び上記アンドゲートAND3の各第1入力に
供給される。
【0114】上記分周回路61は、上記チップB上のク
ロック発生部31からのリフレッシュ用クロックφREFR
の4周期毎に“1”“0”に変化するリフレッシュタイ
ミング信号ST を作成するもので、この分周回路61か
らのリフレッシュタイミング信号ST は、上記アンドゲ
ートAND1及びアンドゲートAND2それぞれの各第
2入力に供給される。
ロック発生部31からのリフレッシュ用クロックφREFR
の4周期毎に“1”“0”に変化するリフレッシュタイ
ミング信号ST を作成するもので、この分周回路61か
らのリフレッシュタイミング信号ST は、上記アンドゲ
ートAND1及びアンドゲートAND2それぞれの各第
2入力に供給される。
【0115】アンドゲートAND1からの出力信号は、
フリップフロップFF1の反転セット端子Sに供給され
ると共に、上記シフトレジスタ60a,60bそれぞれ
の反転リセット端子Rに供給される。フリップフロップ
FF1からの出力信号Qは、シフトレジスタ60aの入
力端子Iに供給されると共に、インバータINV2を介
してアンドゲートAND4の第1入力に供給される。シ
フトレジスタ60aからの出力信号Oは、シフトレジス
タ60bの入力端子Iに供給されると共に、インバータ
INV3を介してアンドゲートAND5の第1入力に供
給される。そして、シフトレジスタ60bの出力信号O
は、上記フリップフロップFF1のリセット端子Rに供
給される。
フリップフロップFF1の反転セット端子Sに供給され
ると共に、上記シフトレジスタ60a,60bそれぞれ
の反転リセット端子Rに供給される。フリップフロップ
FF1からの出力信号Qは、シフトレジスタ60aの入
力端子Iに供給されると共に、インバータINV2を介
してアンドゲートAND4の第1入力に供給される。シ
フトレジスタ60aからの出力信号Oは、シフトレジス
タ60bの入力端子Iに供給されると共に、インバータ
INV3を介してアンドゲートAND5の第1入力に供
給される。そして、シフトレジスタ60bの出力信号O
は、上記フリップフロップFF1のリセット端子Rに供
給される。
【0116】一方、アンドゲートAND2からの出力信
号は、アナログディレイ回路63に供給されると共に、
フリップフロップFF2の反転セット端子Sに供給さ
れ、アンドゲートAND3からの出力信号は、フリップ
フロップFF2及びフリップフロップFF3の各リセッ
ト端子Rに供給される。
号は、アナログディレイ回路63に供給されると共に、
フリップフロップFF2の反転セット端子Sに供給さ
れ、アンドゲートAND3からの出力信号は、フリップ
フロップFF2及びフリップフロップFF3の各リセッ
ト端子Rに供給される。
【0117】アナログディレイ回路63は、上記リフレ
ッシュ切換え信号Xが“0”、つまり、サスペンドイン
に伴う切換え要求信号が供給され、且つ、リフレッシュ
タイミング信号ST が“1”になった際に、その遅延信
号、つまり、リフレッシュタイミングディレイ信号STD
を発生するもので、このアナログディレイ回路63から
のリフレッシュタイミングディレイ信号STDは、上記フ
リップフロップFF3の反転セット端子Sに供給され
る。
ッシュ切換え信号Xが“0”、つまり、サスペンドイン
に伴う切換え要求信号が供給され、且つ、リフレッシュ
タイミング信号ST が“1”になった際に、その遅延信
号、つまり、リフレッシュタイミングディレイ信号STD
を発生するもので、このアナログディレイ回路63から
のリフレッシュタイミングディレイ信号STDは、上記フ
リップフロップFF3の反転セット端子Sに供給され
る。
【0118】そして、フリップフロップFF2からの反
転出力信号Qは、上記アンドゲートAND4の第2入力
に供給され、また、フリップフロップFF3からの反転
出力信号Qは、上記アンドゲートAND5の第2入力に
供給される。
転出力信号Qは、上記アンドゲートAND4の第2入力
に供給され、また、フリップフロップFF3からの反転
出力信号Qは、上記アンドゲートAND5の第2入力に
供給される。
【0119】ここで、アンドゲートAND4からはCA
S(column address strobe) が、アンドゲートAND5
からはRAS(row address strobe)がそれぞれDRAM
47に対するリフレッシュクロックとして出力される。
S(column address strobe) が、アンドゲートAND5
からはRAS(row address strobe)がそれぞれDRAM
47に対するリフレッシュクロックとして出力される。
【0120】図19は上記データ処理装置のリフレッシ
ュ制御部20におけるリフレッシュクロック(CAS,
RAS)の発生動作を示すタイミングチャートであり、
まず、通常動作時の切換え要求信号が供給される状態
で、切換え信号発生部62からのリフレッシュ切換え信
号Xが“1”である場合には、アンドゲートAND2及
びアンドゲートAND3の出力信号は何れも“0”とな
り、フリップフロップFF2及びフリップフロップFF
3の各反転出力信号Qは何れも“1”にセットされ、ア
ンドゲートAND4及びアンドゲートAND5の各第2
入力に供給される。
ュ制御部20におけるリフレッシュクロック(CAS,
RAS)の発生動作を示すタイミングチャートであり、
まず、通常動作時の切換え要求信号が供給される状態
で、切換え信号発生部62からのリフレッシュ切換え信
号Xが“1”である場合には、アンドゲートAND2及
びアンドゲートAND3の出力信号は何れも“0”とな
り、フリップフロップFF2及びフリップフロップFF
3の各反転出力信号Qは何れも“1”にセットされ、ア
ンドゲートAND4及びアンドゲートAND5の各第2
入力に供給される。
【0121】そして、分周回路61から出力されるリフ
レッシュタイミング信号ST が“1”である場合には、
アンドゲートAND1の出力信号が“1”となりフリッ
プフロップFF1及びシフトレジスタ60aの各出力信
号が“0”に固定されるので、上記アンドゲートAND
4及びアンドゲートAND5の各第1入力には“1”が
供給され、リフレッシュクロックCAS及びRASは何
れも発生されない。
レッシュタイミング信号ST が“1”である場合には、
アンドゲートAND1の出力信号が“1”となりフリッ
プフロップFF1及びシフトレジスタ60aの各出力信
号が“0”に固定されるので、上記アンドゲートAND
4及びアンドゲートAND5の各第1入力には“1”が
供給され、リフレッシュクロックCAS及びRASは何
れも発生されない。
【0122】ここで、分周回路61から出力されるリフ
レッシュタイミング信号ST が“0”に変化すると、ア
ンドゲートAND1の出力信号が“0”、フリップフロ
ップFF1の出力信号Qが“1”となって、まず、アン
ドゲートAND4からリフレッシュクロックCAS
“0”が発生され、続いてシフトレジスタ60aの出力
信号Oが“1”となって、アンドゲートAND5からリ
フレッシュクロックRAS“0”が発生される。
レッシュタイミング信号ST が“0”に変化すると、ア
ンドゲートAND1の出力信号が“0”、フリップフロ
ップFF1の出力信号Qが“1”となって、まず、アン
ドゲートAND4からリフレッシュクロックCAS
“0”が発生され、続いてシフトレジスタ60aの出力
信号Oが“1”となって、アンドゲートAND5からリ
フレッシュクロックRAS“0”が発生される。
【0123】この通常動作時におけるリフレッシュクロ
ック(CAS before RAS)は、この後にシフトレジ
スタ60bの出力信号Oが“1”となり、上記フリップ
フロップFF1がリセットされることで、それぞれ
“1”に戻される。
ック(CAS before RAS)は、この後にシフトレジ
スタ60bの出力信号Oが“1”となり、上記フリップ
フロップFF1がリセットされることで、それぞれ
“1”に戻される。
【0124】つまり、通常動作時には、リフレッシュタ
イミング信号ST の“1”→“0”変化に伴い、上記シ
フトレジスタ60aによるシステムクロックφSYS の計
数遅れをもって、順次リフレッシュクロック(CAS b
efore RAS)が発生される。
イミング信号ST の“1”→“0”変化に伴い、上記シ
フトレジスタ60aによるシステムクロックφSYS の計
数遅れをもって、順次リフレッシュクロック(CAS b
efore RAS)が発生される。
【0125】一方、サスペンドインに伴う切換え要求信
号が供給される状態で、切換え信号発生部62からのリ
フレッシュ切換え信号Xが“0”である場合には、アン
ドゲートAND2の出力信号は、分周回路61からのリ
フレッシュタイミング信号ST の変化に応じて“1”
“0”変化し、また、アンドゲートAND3の出力信号
は、クロック発生部31からのリフレッシュ用クロック
φREFRの変化に応じて“1”“0”変化することにな
る。この際、フリップフロップFF1の出力信号Q及び
シフトレジスタ60aの出力信号Oは何れも“0”とな
っているので、アンドゲートAND4及びアンドゲート
AND5の各第1入力は“1”に固定される。
号が供給される状態で、切換え信号発生部62からのリ
フレッシュ切換え信号Xが“0”である場合には、アン
ドゲートAND2の出力信号は、分周回路61からのリ
フレッシュタイミング信号ST の変化に応じて“1”
“0”変化し、また、アンドゲートAND3の出力信号
は、クロック発生部31からのリフレッシュ用クロック
φREFRの変化に応じて“1”“0”変化することにな
る。この際、フリップフロップFF1の出力信号Q及び
シフトレジスタ60aの出力信号Oは何れも“0”とな
っているので、アンドゲートAND4及びアンドゲート
AND5の各第1入力は“1”に固定される。
【0126】そして、リフレッシュタイミング信号ST
が“0”→“1”に変化した場合には、アンドゲートA
ND2の出力信号も“0”→“1”に変化するので、フ
リップフロップFF2の反転出力信号Qは“1”となっ
てアンドゲートAND4からのリフレッシュクロックC
ASは発生されない。
が“0”→“1”に変化した場合には、アンドゲートA
ND2の出力信号も“0”→“1”に変化するので、フ
リップフロップFF2の反転出力信号Qは“1”となっ
てアンドゲートAND4からのリフレッシュクロックC
ASは発生されない。
【0127】この場合、アナログディレイ回路63から
リフレッシュタイミングディレイ信号STD“1”が発生
されるが、フリップフロップFF3の反転出力信号Qは
“1”となってアンドゲートAND5からのリフレッシ
ュクロックRASは発生されない。
リフレッシュタイミングディレイ信号STD“1”が発生
されるが、フリップフロップFF3の反転出力信号Qは
“1”となってアンドゲートAND5からのリフレッシ
ュクロックRASは発生されない。
【0128】この後、上記リフレッシュタイミング信号
ST が“1”→“0”に変化すると、アンドゲートAN
D2からの出力信号が“0”となることで、フリップフ
ロップFF2からの反転出力信号Qは“0”となり、ア
ンドゲートAND4からリフレッシュクロックCASが
発生される。
ST が“1”→“0”に変化すると、アンドゲートAN
D2からの出力信号が“0”となることで、フリップフ
ロップFF2からの反転出力信号Qは“0”となり、ア
ンドゲートAND4からリフレッシュクロックCASが
発生される。
【0129】すると、アナログディレイ回路63からの
リフレッシュタイミングディレイ信号STDも“0”にな
ることで、フリップフロップFF3からの反転出力信号
Qは“0”となり、アンドゲートAND5からリフレッ
シュクロックRASが発生される。
リフレッシュタイミングディレイ信号STDも“0”にな
ることで、フリップフロップFF3からの反転出力信号
Qは“0”となり、アンドゲートAND5からリフレッ
シュクロックRASが発生される。
【0130】このサスペンドインに伴うリフレッシュク
ロック(CAS before RAS)は、この後にクロック
発生部31からのリフレッシュ用クロックφREFRが
“0”→“1”に変化して各フリップフロップFF2,
FF3が何れもリセットされることで、それぞれ“1”
に戻される。
ロック(CAS before RAS)は、この後にクロック
発生部31からのリフレッシュ用クロックφREFRが
“0”→“1”に変化して各フリップフロップFF2,
FF3が何れもリセットされることで、それぞれ“1”
に戻される。
【0131】つまり、サスペンドインの状態では、前記
クロック発生制御部21からのシステムクロックφSYS
の供給が停止されるものの、リフレッシュタイミング信
号ST の“1”→“0”変化に伴い、上記アナログディ
レイ回路63によるリフレッシュタイミングディレイ信
号STDの遅れをもって、順次リフレッシュクロック(C
AS before RAS)が発生される。
クロック発生制御部21からのシステムクロックφSYS
の供給が停止されるものの、リフレッシュタイミング信
号ST の“1”→“0”変化に伴い、上記アナログディ
レイ回路63によるリフレッシュタイミングディレイ信
号STDの遅れをもって、順次リフレッシュクロック(C
AS before RAS)が発生される。
【0132】すなわち、CAS before RAS方式によ
るDRAM47のリフレッシュ制御部20を備えたデー
タ処理装置において、サスペンド状態でも必要な低周期
のクロック信号を発生するクロック発生部31に基づ
き、分周回路61を通してリフレッシュタイミング信号
ST を作成すると共に、このリフレッシュタイミング信
号ST を遅延させてリフレッシュタイミングディレイ信
号STDを得るアナログディレイ回路63を設け、上記リ
フレッシュタイミング信号ST に応じてアンドゲートA
ND2,フリップフロップFF2,アンドゲートAND
4を通してリフレッシュクロックCASを発生させると
共に、上記アナログディレイ回路63からのリフレッシ
ュタイミングディレイ信号STDに応じてフリップフロッ
プFF3,アンドゲートAND5を通してリフレッシュ
クロックRASを発生させる構成としたので、レジュー
ムモードの設定時におけるサスペンド状態への移行に際
し、高速のシステム動作クロックφSYS を発生させるク
ロック発生制御部21の動作を停止させても、DRAM
47に対する確実なリフレッシュを施すことができ、サ
スペンド時において更なる低消費電力化が図れるように
なる。
るDRAM47のリフレッシュ制御部20を備えたデー
タ処理装置において、サスペンド状態でも必要な低周期
のクロック信号を発生するクロック発生部31に基づ
き、分周回路61を通してリフレッシュタイミング信号
ST を作成すると共に、このリフレッシュタイミング信
号ST を遅延させてリフレッシュタイミングディレイ信
号STDを得るアナログディレイ回路63を設け、上記リ
フレッシュタイミング信号ST に応じてアンドゲートA
ND2,フリップフロップFF2,アンドゲートAND
4を通してリフレッシュクロックCASを発生させると
共に、上記アナログディレイ回路63からのリフレッシ
ュタイミングディレイ信号STDに応じてフリップフロッ
プFF3,アンドゲートAND5を通してリフレッシュ
クロックRASを発生させる構成としたので、レジュー
ムモードの設定時におけるサスペンド状態への移行に際
し、高速のシステム動作クロックφSYS を発生させるク
ロック発生制御部21の動作を停止させても、DRAM
47に対する確実なリフレッシュを施すことができ、サ
スペンド時において更なる低消費電力化が図れるように
なる。
【0133】したがって、上記構成のデータ処理装置に
よれば、電源OFFに伴うサスペンド状態への移行に際
しても、DRAM47及びVRAM38におけるメモリ
内容を保持させるレジューム機能を備えたもので、上記
電源OFFに伴うサスペンド状態への移行時には、DR
AM47及びVRAM38のメモリデータに基づくチェ
ックサムデータをCPU11にて作成し、SRAM46
に対し記憶保持させると共に、電源ONに伴うサスペン
ド状態解除時には、再びDRAM47及びVRAM38
のメモリデータに基づくチェックサムデータをCPU1
1にて作成し、上記SRAM46に予め記憶させたサス
ペンド状態移行時におけるチェックサムデータとの比較
判断を行なって、一致判断が得られた場合にのみ、SR
AM46に予め記憶保持されたDMAC12及びGDC
48に対するコマンドデータをセットし、電源OFF以
前のシステム状態復帰を図る構成としたので、例えばサ
スペンド状態における電圧の低下等によりメモリ内容が
変化した場合の電源再起動時において、異常な動作,表
示が行なわれたり、データ破壊が生じる等の不具合発生
を未然に防止することができる。
よれば、電源OFFに伴うサスペンド状態への移行に際
しても、DRAM47及びVRAM38におけるメモリ
内容を保持させるレジューム機能を備えたもので、上記
電源OFFに伴うサスペンド状態への移行時には、DR
AM47及びVRAM38のメモリデータに基づくチェ
ックサムデータをCPU11にて作成し、SRAM46
に対し記憶保持させると共に、電源ONに伴うサスペン
ド状態解除時には、再びDRAM47及びVRAM38
のメモリデータに基づくチェックサムデータをCPU1
1にて作成し、上記SRAM46に予め記憶させたサス
ペンド状態移行時におけるチェックサムデータとの比較
判断を行なって、一致判断が得られた場合にのみ、SR
AM46に予め記憶保持されたDMAC12及びGDC
48に対するコマンドデータをセットし、電源OFF以
前のシステム状態復帰を図る構成としたので、例えばサ
スペンド状態における電圧の低下等によりメモリ内容が
変化した場合の電源再起動時において、異常な動作,表
示が行なわれたり、データ破壊が生じる等の不具合発生
を未然に防止することができる。
【0134】
【発明の効果】本発明によれば、プログラムを実行する
第1の回路ブロックと表示を行う第2の回路ブロックと
を含む複数の回路ブロックを接続し、第1の回路ブロッ
クによるプログラムの実行情報が第2の回路ブロックに
転送されるシステムバスと、該第1の回路ブロックと第
2の回路ブロックとを接続し、該複数の回路ブロックか
らのシステム状態を示す情報が第2の回路ブロックに転
送されるシリアル信号ラインを設けたので、第1の回路
ブロックがプログラム実行中でシステムバスが動作され
ている状態あるいは第1の回路ブロックの動作が停止さ
れ、システムバスの動作も停止している状態であっても
該プログラムの実行状態に影響を与えることなくシステ
ム状態を示す情報を常時表示を行うことができる。
第1の回路ブロックと表示を行う第2の回路ブロックと
を含む複数の回路ブロックを接続し、第1の回路ブロッ
クによるプログラムの実行情報が第2の回路ブロックに
転送されるシステムバスと、該第1の回路ブロックと第
2の回路ブロックとを接続し、該複数の回路ブロックか
らのシステム状態を示す情報が第2の回路ブロックに転
送されるシリアル信号ラインを設けたので、第1の回路
ブロックがプログラム実行中でシステムバスが動作され
ている状態あるいは第1の回路ブロックの動作が停止さ
れ、システムバスの動作も停止している状態であっても
該プログラムの実行状態に影響を与えることなくシステ
ム状態を示す情報を常時表示を行うことができる。
【0135】
【図1】本発明の一実施例に係わるデータ処理装置のシ
ステム構成を示す外観図。
ステム構成を示す外観図。
【図2】上記データ処理装置における主要電子回路の全
体構成を示すブロック図。
体構成を示すブロック図。
【図3】上記データ処理装置の各チップ間にて入出力さ
れるシリアルデータのデータ構成を示す図。
れるシリアルデータのデータ構成を示す図。
【図4】上記データ処理装置の各チップA,B,C上に
備えられるシリアルデータインターフェイスにおける入
出力処理を示すフローチャート。
備えられるシリアルデータインターフェイスにおける入
出力処理を示すフローチャート。
【図5】上記データ処理装置におけるレジューム機能部
を除いた電子回路の構成を示すブロック図。
を除いた電子回路の構成を示すブロック図。
【図6】上記データ処理装置のシステム状態管理部にて
管理される各種システム状態情報の表示状態を示す図。
管理される各種システム状態情報の表示状態を示す図。
【図7】上記データ処理装置におけるスリープ及びレジ
ューム機能部に係わる電子回路の構成を示すブロック
図。
ューム機能部に係わる電子回路の構成を示すブロック
図。
【図8】上記データ処理装置のコマンド判断部における
レジュームモード設定時のコマンド書込み動作を示すタ
イミングチャート。
レジュームモード設定時のコマンド書込み動作を示すタ
イミングチャート。
【図9】上記データ処理装置のスリープ機能部の中心を
司るCPU及びスリープ制御部の内部構成を示すブロッ
ク図。
司るCPU及びスリープ制御部の内部構成を示すブロッ
ク図。
【図10】上記データ処理装置におけるCPUのメイン
制御部からバス制御部に出力されるバス制御信号とその
動作内容との関係を示す図。
制御部からバス制御部に出力されるバス制御信号とその
動作内容との関係を示す図。
【図11】上記データ処理装置のスリープモード設定時
におけるスリープ処理を示すフローチャート。
におけるスリープ処理を示すフローチャート。
【図12】上記データ処理装置におけるレジューム制御
の中心を司るマイコンの内部構成を示すブロック図。
の中心を司るマイコンの内部構成を示すブロック図。
【図13】上記データ処理装置のレジュームモード設定
時におけるレジューム処理を示すフローチャート。
時におけるレジューム処理を示すフローチャート。
【図14】上記データ処理装置のレジュームモード設定
時におけるレジューム機能キャンセルメッセージの表示
状態を示す図。
時におけるレジューム機能キャンセルメッセージの表示
状態を示す図。
【図15】上記データ処理装置のCPUにおけるサスペ
ンドイン制御処理を示すフローチャート。
ンドイン制御処理を示すフローチャート。
【図16】上記データ処理装置のレジュームモード設定
時におけるサスペンドアウト制御処理を示すフローチャ
ート。
時におけるサスペンドアウト制御処理を示すフローチャ
ート。
【図17】上記データ処理装置のCPUにおけるサスペ
ンドアウト制御処理を示すフローチャート。
ンドアウト制御処理を示すフローチャート。
【図18】上記データ処理装置におけるリフレッシュ制
御部の内部構成を示す回路図。
御部の内部構成を示す回路図。
【図19】上記データ処理装置のリフレッシュ制御部に
おけるリフレッシュクロック(CAS,RAS)の発生
動作を示すタイミングチャート。
おけるリフレッシュクロック(CAS,RAS)の発生
動作を示すタイミングチャート。
1…パーソナルコンピュータ、2…キーボード、2a…
SYSキー、2b…カーソルキー、2c…リターンキ
ー、2d…CAPSキー、2e…NUMキー、3…液晶
表示部、4…メモリカード装着部、5…拡張ディスクド
ライバ、6…プリンタ、7…電子手帳(RS232C搭
載機器)、8…拡張ユニット、9…拡張ディスク装着
部、A,B,C…チップ、11…CPU(中央処理装
置)、12…DMAC(ダイレクトメモリアクセスコン
トローラ)、13…ROM、14…RAM、15…コマ
ンド記憶制御部、16,28,33…シリアルデータイ
ンターフェイス、17…インターラプト制御部、18…
RAMディスク制御部、18a…RAMディスク、19
…スリープ制御部、20…リフレッシュ制御部、21…
クロック発生制御部、22…バス制御部、23…システ
ムバス、24…キーインターフェイス、25…RS23
2Cインターフェイス、26…プリンタインターフェイ
ス、27…FDDインターフェイス、29…電源制御
部、30…システム状態管理部、31…クロック発生
部、32…電源、34…液晶表示部インターフェイス、
35…システム管理表示制御部、36…システム状態表
示制御部、37…表示制御部、38…VRAM、39…
マイコン、40…メモリスイッチ記憶部、41…キー入
力ポート、42…液晶表示制御部、43…段調・反転制
御部、44…表示バッファ、45…コマンド判断部、4
6…SRAM、47…DRAM、48…GDC(グラフ
ィックディスプレイコントローラ)、49…バス使用ク
ロック発生回路、50…バス使用回数カウンタ、51…
カウントラッチ回路、52…メイン制御部、53…一致
判断部、54…制御部、55…入出力ポート、55a…
JOBENDフラグエリア、55b…SETフラグエリ
ア、55c…エラーフラグエリア、56…システム状態
レジスタ、56a…スリープモードレジスタ、56b…
レジュームモードレジスタ、56c…スリープレジス
タ、56d…サスペンドレジスタ、57…スリープカウ
ンタ、58…残量判断部、59…パワースイッチ、60
a,60b…シフトレジスタ、61…分周回路、62…
切換え信号発生部、63…アナログディレイ回路、FF
…フリップフロップ、AND…アンドゲート、INV…
インバータ、φSYS …システム動作クロック、φREFR…
リフレッシュ用クロック、X…リフレッシュ切換え信
号、ST …リフレッシュタイミング信号、STD…リフレ
ッシュタイミングディレイ信号、CAS(column addres
s strobe) ,RAS(row address strobe)…リフレッシ
ュクロック。
SYSキー、2b…カーソルキー、2c…リターンキ
ー、2d…CAPSキー、2e…NUMキー、3…液晶
表示部、4…メモリカード装着部、5…拡張ディスクド
ライバ、6…プリンタ、7…電子手帳(RS232C搭
載機器)、8…拡張ユニット、9…拡張ディスク装着
部、A,B,C…チップ、11…CPU(中央処理装
置)、12…DMAC(ダイレクトメモリアクセスコン
トローラ)、13…ROM、14…RAM、15…コマ
ンド記憶制御部、16,28,33…シリアルデータイ
ンターフェイス、17…インターラプト制御部、18…
RAMディスク制御部、18a…RAMディスク、19
…スリープ制御部、20…リフレッシュ制御部、21…
クロック発生制御部、22…バス制御部、23…システ
ムバス、24…キーインターフェイス、25…RS23
2Cインターフェイス、26…プリンタインターフェイ
ス、27…FDDインターフェイス、29…電源制御
部、30…システム状態管理部、31…クロック発生
部、32…電源、34…液晶表示部インターフェイス、
35…システム管理表示制御部、36…システム状態表
示制御部、37…表示制御部、38…VRAM、39…
マイコン、40…メモリスイッチ記憶部、41…キー入
力ポート、42…液晶表示制御部、43…段調・反転制
御部、44…表示バッファ、45…コマンド判断部、4
6…SRAM、47…DRAM、48…GDC(グラフ
ィックディスプレイコントローラ)、49…バス使用ク
ロック発生回路、50…バス使用回数カウンタ、51…
カウントラッチ回路、52…メイン制御部、53…一致
判断部、54…制御部、55…入出力ポート、55a…
JOBENDフラグエリア、55b…SETフラグエリ
ア、55c…エラーフラグエリア、56…システム状態
レジスタ、56a…スリープモードレジスタ、56b…
レジュームモードレジスタ、56c…スリープレジス
タ、56d…サスペンドレジスタ、57…スリープカウ
ンタ、58…残量判断部、59…パワースイッチ、60
a,60b…シフトレジスタ、61…分周回路、62…
切換え信号発生部、63…アナログディレイ回路、FF
…フリップフロップ、AND…アンドゲート、INV…
インバータ、φSYS …システム動作クロック、φREFR…
リフレッシュ用クロック、X…リフレッシュ切換え信
号、ST …リフレッシュタイミング信号、STD…リフレ
ッシュタイミングディレイ信号、CAS(column addres
s strobe) ,RAS(row address strobe)…リフレッシ
ュクロック。
フロントページの続き (56)参考文献 特開 昭63−126018(JP,A) 特開 平2−178818(JP,A) 特開 昭61−288725(JP,A) 特開 昭59−135569(JP,A) 実開 昭61−152136(JP,U) (58)調査した分野(Int.Cl.7,DB名) G06F 1/26 - 1/32 G06F 1/00
Claims (1)
- 【請求項1】 プログラムを実行する第1の回路ブロッ
クと表示を行う第2の回路ブロックとを含む複数の回路
ブロックがシステムバスによって接続され、前記第1の
回路ブロックによるプログラムの実行情報を前記システ
ムバスを介して前記第2の回路ブロックへ転送すること
によって該プログラムの実行情報を画面上に表示するデ
ータ処理装置であって、 前記複数の回路ブロックを更にシリアル信号ラインによ
って接続し、各回路ブロックからのシステム状態を示す
情報を該シリアル信号ラインを介して前記第2の回路ブ
ロックへ転送するシリアル転送手段と、 前記シリアル転送手段によって転送されたシステム状態
を示す情報を前記画面上に表示させるシステム状態表示
手段と、を備え、 前記第1の回路ブロックおよび前記システムバスの動作
が停止された状態であっても、前記システム表示手段は
前記シリアル転送手段から転送されたシステム状態を示
す情報を前記画面上に常時表示させる ことを特徴とする
データ処理装置。
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---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06583699A JP3328832B2 (ja) | 1999-03-12 | 1999-03-12 | データ処理装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3251030A Division JP3024308B2 (ja) | 1991-09-30 | 1991-09-30 | データ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11327706A JPH11327706A (ja) | 1999-11-30 |
JP3328832B2 true JP3328832B2 (ja) | 2002-09-30 |
Family
ID=13298512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06583699A Expired - Fee Related JP3328832B2 (ja) | 1999-03-12 | 1999-03-12 | データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3328832B2 (ja) |
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JP2006101041A (ja) | 2004-09-28 | 2006-04-13 | Fujitsu Ltd | 携帯電話機 |
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JP4644747B1 (ja) | 2009-11-02 | 2011-03-02 | パナソニック株式会社 | 情報処理装置、制御方法および制御プログラム |
JP5495822B2 (ja) | 2010-01-29 | 2014-05-21 | キヤノン株式会社 | 情報処理装置、その制御方法及びプログラム |
JP6000655B2 (ja) * | 2012-05-30 | 2016-10-05 | キヤノン株式会社 | 情報処理装置、情報処理装置の制御方法及びプログラム |
-
1999
- 1999-03-12 JP JP06583699A patent/JP3328832B2/ja not_active Expired - Fee Related
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JPH11327706A (ja) | 1999-11-30 |
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