JPH0589041A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、複数の１チップ集積回路を備えて構
成されたパーソナルコンピュータ等のデータ処理装置に
おいて、ＣＰＵの処理に係わるデータ転送に悪影響を及
ぼすことなく、チップピン数を最少限に抑えることを目
的とする。 【構成】複数チップＡ，Ｂ，Ｃを搭載し、各チップＡ，
Ｂ，Ｃ上に搭載される多数のブロック間を複数信号線か
らなるシステムバス２３を介して接続すると共に、ＣＰ
Ｕ１１の処理に関係しない、つまり、処理速度の高速化
を必要としない各種システム状態に関するコマンドやデ
ータを、シリアルデータインターフェイス１６，２８，
３３を介してシリアル転送する構成とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の１チップ集積回
路を備えて構成されたパーソナルコンピュータ等のデー
タ処理装置に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータ等のコン
ピュータシステムを設計するにあっては、小型化等の目
的から、ＣＰＵ（中央処理装置）やＤＭＡＣ（ダイレク
トメモリアクセスコントローラ），ＲＡＭ（ランダムア
クセスメモリ）等を少数のチップに集積して構成し、シ
ステム全体としてのチップ数の低減化が図られている。

【０００３】この場合、他のチップに設けられたデバイ
スとＣＰＵやＤＭＡＣ等のデバイスとの間における信号
転送は、処理速度の低下や補助回路の増加を防止する観
点から、従来同様に各デバイス毎に独立したバスを介し
て為されるため、非常に多くの信号線を有することにな
る。

【０００４】

【発明が解決しようとする課題】したがって、ＣＰＵを
中心とする処理速度の高速化は維持できるものの、反
面、バス接続を行なうための各チップのピン数がかなり
増加するため、結局、チップそのものが大きくなった
り、信号線の相互接続が複雑になる等の問題が生じる。

【０００５】本発明は上記課題に鑑みなされたもので、
ＣＰＵの処理に係わるデータ転送に悪影響を及ぼすこと
なく、チップピン数を最少限に抑えることが可能になる
データ処理装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】すなわち、本発明に係わ
るデータ処理装置は、プログラムに基づいて動作しデー
タ処理を行なうもので、少なくともＣＰＵを含み上記プ
ログラムに基づいてデータを処理するデータ処理回路が
設けられた第１のチップと、少なくともこのデータ処理
装置の状態を制御する状態制御回路及び上記第１のチッ
プのデータ処理回路に付随する回路が設けられた第２の
チップと、上記第１及び第２のチップを結合し、上記デ
ータ処理回路による処理に対する各種信号が転送される
パラレル信号線と、上記第１及び第２のチップを結合
し、上記状態制御回路による制御に対する各種信号が転
送されるシリアル信号線とを備えて構成したものであ
る。

【０００７】

【作用】つまり、上記第１のチップのＣＰＵを中心とし
て各チップ上に搭載される多数のブロック間を複数信号
線からなるシステムバスを介して接続すると共に、ＣＰ
Ｕの処理に関係しない、つまり、処理速度の高速化を必
要としない各種システム状態に関する信号転送を、シリ
アル信号線を介して行なうことで、各チップにおける信
号ピン数が極力少なく抑えられるようになる。

【０００８】

【実施例】以下図面により本発明の一実施例について説
明する。図１はデータ処理装置のシステム構成を示す外
観図であり、このデータ処理装置は、その中心機器とし
てパーソナルコンピュータ１を備えている。

【０００９】このパーソナルコンピュータ１は、例えば
携帯可能なブック型パソコンとして使用され、本体ケー
スにキーボード２及び液晶表示部３を有し、キーボード
２側の右側面にはメモリカード装着部４が備えられる。

【００１０】また、このパーソナルコンピュータ１にお
ける本体ケースの外周側面には、複数の周辺装置との接
続端子が備えられ、例えば拡張ディスクドライバ５、プ
リンタ６、電子手帳（ＲＳ２３２Ｃを搭載した他の計算
機）７や据置式拡張ユニット８等が接続される。そし
て、この拡張ユニット８には、さらに拡張ディスク装着
部９が備えられる。

【００１１】図２は上記データ処理装置における主要電
子回路の全体構成を示すブロック図であり、この主要電
子回路は、３つのチップＡ，Ｂ，Ｃから構成され、チッ
プＡでは、パーソナルコンピュータ１の中心機能に対応
するプログラムの実行，演算制御処理等が行なわれる。
また、チップＢでは、各種入出力装置，周辺装置とのイ
ンターフェイス処理や、電源状態，入出力モード，動作
周波数等のシステム状態の管理が行なわれる。そして、
チップＣでは、上記プログラム実行情報やシステム管理
情報等を液晶表示部３に表示させる表示制御処理が行な
われる。

【００１２】上記チップＡには、ＣＰＵ（中央処理装
置）１１やＤＭＡＣ（ダイレクトメモリアクセスコント
ローラ）１２，ＲＯＭ１３，ＲＡＭ１４の他、コマンド
記憶制御部１５，シリアルデータインターフェイス１
６，インターラプト制御部１７，ＲＡＭディスク制御部
１８，スリープ制御部１９，リフレッシュ制御部２０，
クロック発生制御部２１，バス制御部２２が備えられ、
システムバス２３により接続される。

【００１３】ＣＰＵ１１は、ＲＯＭ１３から読出される
システムプログラムに応じて、該ＲＯＭ１３に予め記憶
されるプログラムや、外部入力されるプログラムを実行
するもので、ＲＡＭ１４に対しては、上記プログラム実
行及びそのプログラム実行中における必要データ等が入
出力される。

【００１４】コマンド記憶制御部１５は、電源投入時に
電源断直前のシステム状態に復帰させるレジュームモー
ドの設定時において、電源断に伴うサスペンド状態移行
前のシステムコマンドデータの記憶保持を行なうもの
で、このコマンド記憶制御部１５により記憶保持された
コマンドデータは、電源投入に伴うサスペンド状態の解
除処理に応じて読出され電源断直前のシステム状態に復
帰される。

【００１５】ここで、上記サスペンド状態移行時におい
て記憶保持されるコマンドデータには、チェックサムデ
ータが作成されて同時保持され、サスペンド状態解除時
における読出しコマンドデータに基づくチェックサムデ
ータとの一致判断が行なわれる。

【００１６】シリアルデータインターフェイス１６は、
上記チップＢ及びチップＣとの間でシリアルデータの入
出力処理を行なうもので、このシリアルデータインター
フェイス１６では、チップＢからチップＣを介して与え
られた、例えばクロック周波数の設定データやレジュー
ムモードの設定データ等、システム状態を示すシリアル
データが入力され、その応答データ等がチップＢに出力
される。インターラプト制御部１７は、入出力される種
々の割込み信号に応じて、所定の優先順位に従ってＣＰ
Ｕ１１に対して割込み処理を行なわせるものである。

【００１７】ＲＡＭディスク制御部１８は、該ＲＡＭデ
ィスク制御部１８に接続されたＲＡＭディスク１８ａに
対するデータアクセスを行なうもので、この場合、ＲＡ
Ｍディスク１８ａはシリアルメモリからなり、フロッピ
ディスクに対するアクセス処理と同様にして扱われる。

【００１８】スリープ制御部１９は、スリープモードの
設定時において、動作中未処理状態での所定時間経過時
において、ＣＰＵ１１をホルト（ＨＡＬＴ）状態に移行
させるもので、上記システム動作中の未処理状態は、シ
ステムバス２３の使用状態に応じて判断される。

【００１９】リフレッシュ制御部２０は、ＲＡＭ１４の
一部として備えられるＤＲＡＭに対するメモリデータの
リフレッシュ制御を行なうもので、このリフレッシュ方
式には、２種のクロック信号を同一の入力ピンから時分
割で入力するＣＡＳ(columnaddress strobe) before
ＲＡＳ(row address strobe)方式が用いられる。

【００２０】ここで、上記ＤＲＡＭに対するリフレッシ
ュクロック信号は、通常動作時において、このチップＡ
内で発生されるシステムクロックφSYS に基づき作成さ
れ、また、上記レジュームモード設定時におけるサスペ
ンド状態において、上記チップＢから供給されるリフレ
ッシュ用クロックφREFRに基づき作成される。

【００２１】クロック発生制御部２１は、上記シリアル
データインターフェイス１６を通して入力されるクロッ
ク周波数の設定データに基づき、ＣＰＵ１１における動
作クロックを発生させるもので、この場合、ＣＰＵ１１
における動作クロック周波数は、５ＭHz又は１０ＭHzの
何れか一方に選択設定される。

【００２２】バス制御部２２は、ＣＰＵ１１における動
作制御に基づき上記各チップ間及びチップ内の各ブロッ
ク間におけるシステムバス２３での選択的断接制御を行
なうもので、このバス制御部２２におけるバス制御情報
は上記スリープ制御部１９に対し、システム動作中未処
理状態の判断要素として与えられる。

【００２３】一方、上記チップＢには、キーインターフ
ェイス２４，ＲＳ２３２Ｃインターフェイス２５、プリ
ンタインターフェイス２６、ＦＤＤインターフェイス２
７、シリアルデータインターフェイス２８の他、電源制
御部２９，システム状態管理部３０，クロック発生部３
１が備えられ、システムバス２３により接続される。

【００２４】上記キーインターフェイス２４には、キー
ボード２が接続され、上記ＲＳ２３２Ｃインターフェイ
ス２５には、例えば前記電子手帳７が接続され、上記プ
リンタインターフェイス２６には、前記プリンタ６が接
続され、ＦＤＤインターフェイス２７には、前記拡張デ
ィスクドライバ５等が接続され、それぞれシステムバス
２３を介しＣＰＵ１１との間で入出力制御が行なわれ
る。

【００２５】シリアルデータインターフェイス２８は、
上記チップＣ及びチップＡとの間でシリアルデータの入
出力処理を行なうもので、このシリアルデータインター
フェイス２８では、例えば表示状態設定データがチップ
Ｃに与えられ、また、クロック周波数の設定データやレ
ジュームモードの設定データ等がチップＣからチップＡ
に与えられる。そして、各種システム状態の応答データ
等はチップＡを経由してこのチップＢのシリアルデータ
インターフェイス２８に戻される。

【００２６】電源制御部２９は、該電源制御部２９に接
続されたＡＣアダプタあるいは乾電池等からなる電源３
２により得られる電源電圧を、各ブロック毎に必要とす
る電圧レベルに変換して供給するもので、このチップＢ
上の一部のブロックに対してはシステム管理動作電圧Ｖ
SMが供給され、チップＡ上の各ブロックに対してはシス
テム動作電圧ＶSYS が供給され、また、バックアップを
要するメモリブロックに対してはメモリバックアップ電
圧ＶMEM が供給され、さらに、チップＣ上の各ブロック
や液晶表示部３に対しては表示用電圧ＶDISPが供給され
る。

【００２７】システム状態管理部３０は、マイクロコン
ピュータにより構成され、電源状態、クロック周波数の
設定状態、レジュームモードやスリープモードの設定状
態、表示モードの設定状態、キー入力モードの設定状
態、ディスクメモリのアクセス状態、現在時刻等、この
パーソナルコンピュータ１の各システム状態を管理する
もので、上記各システム状態の設定データは、上記シリ
アルデータインターフェイス２８を通してチップＣやチ
ップＡに送られる。

【００２８】クロック発生部３１は、このチップＢ上に
おけるシステム状態管理用の動作クロックφSMと前記レ
ジュームモード設定時におけるサスペンド状態におい
て、チップＡのリフレッシュ制御部２０に供給するため
のリフレッシュ用クロックφREFRとを発生すると共に、
現在時刻の計時動作やタイマ動作するもので、このクロ
ック発生部２０における現在時刻の計時データは、常
時、上記システム状態管理部３０に対し与えられる。

【００２９】一方、チップＣには、シリアルデータイン
ターフェイス３３，液晶表示部インターフェイス３４の
他、システム管理表示制御部３５及びシステム状態表示
制御部３６，表示制御部３７が、それぞれシステムバス
２３を介して接続され、液晶表示部インターフェイス３
４には前記液晶表示部３が接続され、また、このチップ
Ｃにおけるシステムバス２３に対しては、Ｖ(Video)-Ｒ
ＡＭ３８が接続される。

【００３０】システム管理表示制御部３５は、上記チッ
プＢ上におけるシステム状態管理部３０において管理さ
れるクロック周波数やレジュームモード，スリープモー
ド，表示モード，現在時刻等、各種システム状態を選択
設定するための画面表示制御、及び電源残量低下警告の
ための画面表示制御を行なうもので、これらシステム状
態の選択設定画面及び電源残量低下警告画面は、上記シ
リアルデータインターフェイス３３を介して入力される
各種状態管理データに応じて表示領域上中央に展開すべ
くウインド画面として作成され、液晶表示部インターフ
ェイス３４を通して液晶表示部３にウインド表示され
る。

【００３１】この場合、上記システム状態の選択設定画
面は、キーボード２におけるキー入力操作によりシリア
ルデータとして与えられる制御データに基づき適宜表示
される。

【００３２】システム状態表示制御部３６は、上記チッ
プＢ上におけるシステム状態管理部３０において管理さ
れるクロック周波数やレジュームモード，スリープモー
ド，表示モード，現在時刻等の他、キー入力モードやデ
ィスクメモリの動作状態等、各種システムの設定状態を
示す画面表示制御を行なうもので、このシステム状態の
表示画面は、上記シリアルデータインターフェイス３３
を介して入力される各種状態設定データに応じて表示領
域上下端に沿って帯状展開すべく作成され、液晶表示部
インターフェイス３４を通して液晶表示部３に常時ウイ
ンド表示される。

【００３３】ここで、チップＢのシステム状態管理部３
０にて管理される各種システム状態データに関する表示
制御データや選択設定データ等は、全てシリアルデータ
として各チップ上におけるシリアルデータインターフェ
イス２８→３３→１６を通して入出力処理される。

【００３４】図３は上記データ処理装置の各チップ間に
て入出力されるシリアルデータのデータ構成を示すもの
で、シリアルデータは、システム状態の表示制御命令や
切換え命令等のコマンドとこのコマンドに応じたデー
タ、例えばシステム状態の設定内容等を示すデータとが
交互に転送される。

【００３５】図４は上記データ処理装置の各チップＡ，
Ｂ，Ｃ上に備えられるシリアルデータインターフェイス
１６，２８，３３における入出力処理を示すフローチャ
ートであり、すなわち、１区切りのシリアルデータ入力
時には、まずそのシリアルデータが自チップ上ブロック
に対するコマンドか否か判断される（ステップＳ１，Ｓ
２）。

【００３６】このステップＳ２において「Ｙ」、つま
り、入力されたシリアルデータが自チップ上ブロックに
対するコマンドデータであると判断された場合には、そ
のコマンドデータが取込まれ、コマンド対象ブロックに
対してその制御信号が出力される（ステップＳ３，Ｓ
４）。

【００３７】一方、上記ステップＳ２において「Ｎ」、
つまり、入力されたシリアルデータが自チップ上ブロッ
クに対するコマンドデータでないと判断された場合に
は、該シリアルデータはシリアルバスにおける次のチッ
プ上に備えられたシリアルデータインターフェイスに対
しそのまま転送出力される（ステップＳ４）。

【００３８】図５は上記データ処理装置におけるレジュ
ーム機能部を除いた電子回路の構成を示すブロック図で
あり、チップＢ上におけるシステム状態管理部３０は、
マイコン（マイクロコンピュータ）３９及びメモリスイ
ッチ記憶部４０により構成され、前記キーインターフェ
イス２４は、マイコン３９及びキー入力ポート４１によ
り構成される。また、チップＣ上における液晶表示部イ
ンターフェイス３４は、液晶表示制御部４２，段調・反
転制御部４３，及び表示バッファ４４により構成され
る。

【００３９】ここで、上記システム状態管理部３０にお
いて記憶管理される各種システム状態情報は、ＣＰＵ１
１における動作クロック周波数φSYS の設定情報「５／
１０（ＭHz）」、レジュームモード，スリープモード，
反転表示モードそれぞれの設定情報「ＯＮ／ＯＦＦ」、
現在時刻の設定情報「時／分」、表示段調の設定情報
「８／２（段調）」、ＲＳ２３２Ｃ搭載計算機とのアク
セスボーレートの設定情報「１２００／３００（ボ
ー）」、プリンタ接続ピン数の設定情報「１６／２４
（ピン）」、ＲＳ２３２Ｃ搭載機器とのアクセスデータ
ビット長の設定情報「７／８（ビット）」、ＲＳ２３２
Ｃ搭載機器に対するパリティチェックの設定情報「ＯＮ
／ＯＦＦ」、メモリディスクの動作状態情報「ＦＤＤ／
ＲＡＭ」、キー入力モードの設定情報「ＣＡＰＳ／ＮＵ
Ｍ」等であり、この内、上記ＲＳ２３２Ｃ関連のアクセ
スボーレート，アクセスデータビット長，パリティチェ
ックの設定内容、及び上記プリンタピン数の設定内容
は、メモリスイッチ記憶部４０にセットされる。一方、
電源制御部２９を通して得られる電源状態情報は、マイ
コン３９により判断される。

【００４０】図６は上記データ処理装置のシステム状態
管理部３０にて管理される各種システム状態情報の液晶
表示部３に対する表示状態を示すもので、同図（Ａ）は
各種システム状態の表示画面を示す図、同図（Ｂ）は各
種システム状態情報の選択設定画面を示す図、同図
（Ｃ）は電源残量警告画面を示す図である。

【００４１】すなわち、図６（Ａ）で示すように、キー
入力モードの設定情報「ＣＡＰＳ／ＮＵＭ」、メモリデ
ィスクの動作状態情報「ＦＤＤ／ＲＡＭ」、レジューム
モード，スリープモードそれぞれの設定情報「ＲＥＳＵ
ＭＥ」，「ＳＬＥＥＰ」、動作クロックφSYS の設定情
報「５／１０（ＭHz）」、そして、現在時刻の設定情報
「時／分」は、何れも現在のシステム状態情報として、
上記マイコン３９から各シリアルデータインターフェイ
ス２８，３３及びシステム状態表示制御部３６を通し、
液晶表示部３に対し常時表示されるもので、キー入力モ
ードの設定情報「ＣＡＰＳ／ＮＵＭ」は、キーボード２
における「ＣＡＰＳ」キー２ｄあるいは「ＮＵＭ」キー
２ｅの押下に応じて点灯される。

【００４２】また、メモリディスクの動作状態情報「Ｆ
ＤＤ／ＲＡＭ」は、ＦＤＤインターフェイス２７又はＲ
ＡＭディスク制御部１８を通したディスクアクセス時に
対応して、「ＦＤＤ」又は「ＲＡＭ」が点灯される。ま
た、レジュームモード，スリープモードそれぞれの設定
情報は、キー入力操作によるレジュームモードあるいは
スリープモードの選択設定「ＯＮ／ＯＦＦ」時に対応し
て、「ＲＥＳＵＭＥ」，「ＳＬＥＥＰ」が点灯される。
また、動作クロックφSYS の設定情報「５／１０（ＭH
z）」は、キー入力操作によるクロック周波数の選択設
定時に対応して、「５ＭHz」又は「１０ＭHz」が点灯さ
れる。さらに、現在時刻の設定情報は、クロック発生部
３１の時計回路において１秒毎あるいは１０分の１秒毎
に計時される現在時刻「時／分」に対応して更新表示さ
れる。

【００４３】ここで、上記各種システム状態の選択設定
を行なうのに、キーボード２における「ＳＹＳ」キー２
ａを操作すると、その制御信号がマイコン３９からシリ
アルデータインターフェイス２８，３３を通してシステ
ム管理表示制御部３５に転送される。すると、システム
管理表示制御部３５では、各種システム状態の選択設定
画面が上記各種システム状態設定情報に基づき作成さ
れ、図６（Ｂ）で示すように液晶表示部３に表示され
る。

【００４４】この場合、各種システム状態の選択設定操
作あるいは該選択設定画面のスクロール操作は、キーボ
ード２における「カーソル」キー２ｂ及び「リターン」
キー２ｃを用いて行なうもので、この制御信号もまた、
マイコン３９からシリアルデータインターフェイス２８
を介して出力される。

【００４５】すなわち、上記図６（Ｂ）における各種シ
ステム状態の選択設定画面において、例えばクロック周
波数φSYS が「１０ＭHz」に選択されると、システム管
理表示制御部３５にて作成される画面上のクロック周波
数φSYS の設定情報が「１０ＭHz」としてカーソル表示
されると共に、そのクロック制御信号がチップＡ上のク
ロック発生制御部２１に転送され、ＣＰＵ１１に対する
動作クロックφSYS が１０ＭHzに切換え設定されると共
に、チップＣ上のシステム状態表示制御部３６にクロッ
ク設定に応じた表示データが転送され、液晶表示部３の
下端に「１０ＭHz」が点灯表示される。

【００４６】また、上記図６（Ｂ）における各種システ
ム状態の選択設定画面において、例えばレジュームモー
ドが「ＯＮ」に選択されると、マイコン３９内部におけ
るシステム状態レジスタにフラグセットされると共に、
そのレジュームモードの設定に伴う表示データがチップ
Ｃ上のシステム状態表示制御部３６に転送され、液晶表
示部３の下端に「ＲＥＳＵＭＥ」が点灯表示される。

【００４７】さらに、上記図６（Ｂ）における各種シス
テム状態の選択設定画面において、例えばスリープモー
ドが「ＯＮ」に選択されると、マイコン３９内部におけ
るシステム状態レジスタにフラグセットされると共に、
そのスリープモードの設定に伴う表示データがチップＣ
上のシステム状態表示制御部３６に転送され、液晶表示
部３の下端に「ＳＬＥＥＰ」が点灯表示される。

【００４８】また、上記図６（Ｂ）における各種システ
ム状態の選択設定画面において、例えば表示段調が「２
段調」に、反転表示モードが「ＯＦＦ」に選択される
と、システム管理表示部３５にて作成される画面上の段
調設定情報，反転設定情報がそれぞれ「２段調」，「Ｏ
ＦＦ」としてカーソル表示されると共に、その段調，反
転制御信号が段調・反転制御部４３に転送され、表示段
調が２段調に、反転表示モードがＯＦＦに切換え設定さ
れる。

【００４９】そして、上記図６（Ｂ）における各種シス
テム状態の選択設定画面をスクロール操作して時間情報
を表示させた状態で、時刻調整やタイマ時間の調整が行
なわれると、マイコン３９を通してクロック発生部３１
の時計回路やタイマ回路が制御され、時刻設定及びタイ
マ時間が設定されると共に、その時刻設定データがチッ
プＣ上のシステム状態表示制御部３６に転送され、液晶
表示部３の下端に該設定時刻が表示される。

【００５０】一方、電源制御部２９を通して、電源残量
が所定量以下に低下したことがマイコン３９により判断
されると、電源警告制御信号がチップＣにおけるシステ
ム管理表示制御部３５に転送され、電源残量低下警告の
ためのメッセージ画面が作成されると共に、図６（Ｃ）
で示すように、液晶表示部３にウインド表示されるよう
になる。

【００５１】すなわち、上記複数チップＡ，Ｂ，Ｃから
なるデータ処理装置において、各チップＡ，Ｂ，Ｃ上に
搭載される多数のブロック間を複数信号線からなるシス
テムバス２３を介して接続すると共に、ＣＰＵ１１の処
理に関係しない、つまり、処理速度の高速化を必要とし
ない各種システム状態に関するコマンドやデータを、シ
リアルデータインターフェイス１６，２８，３３を介し
てシリアル転送する構成としたので、各チップＡ，Ｂ，
Ｃにおける入出力端子数を極力少なく抑えることができ
る。

【００５２】図７は上記データ処理装置におけるスリー
プ及びレジューム機能部に係わる電子回路の構成を示す
ブロック図であり、スリープ機能部はＣＰＵ１１及びス
リープ制御部１９を中心にして構成され、レジューム機
能部はマイコン３９及びコマンド判断部４５及びＳＲＡ
Ｍ４６からなるコマンド記憶制御部１５を中心にして構
成される。

【００５３】スリープ制御部１９は、ＣＰＵ１１に対す
るスリープモードの設定時において、該ＣＰＵ１１から
バスコントローラ２２に対するバス制御信号を監視して
バス使用回数が所定時間内で期待値以下である場合にＣ
ＰＵ１１を休止状態とする「スリープイン」の制御を行
ない、また、キーボード２や他の接続機器からの入力イ
ンターラプトが生じた場合にＣＰＵ１１の休止状態を解
除する「スリープアウト」の制御を行なうもので、ＣＰ
Ｕ１１では上記「スリープイン」に伴いＪＯＢＥＮＤ信
号がチップＢ上のマイコン３９に対し出力される。

【００５４】コマンド判断部４５は、レジュームモード
が設定された状態での通常動作時において、ＣＰＵ１１
から出力されるＩ／Ｏアドレス及びデータが、ＤＭＡＣ
１２あるいはＧＤＣ（グラフィックディスプレイコント
ローラ）４８に対するコマンドであるか否かを判断し、
コマンドである場合にゲートアレー等により一義的にＳ
ＲＡＭアドレスを作成するもので、つまり、ＣＰＵ１１
から出力されるＤＭＡＣ１２あるいはＧＤＣ４８に対す
るコマンドデータは、順次ＳＲＡＭ４６に対し書込まれ
記憶されることになる。

【００５５】図８は上記データ処理装置のコマンド判断
部４５におけるレジュームモード設定時のコマンド書込
み動作を示すタイミングチャートであり、ＣＰＵ１１か
らのアドレスデータは、ＣＰＵ動作クロックφSYS の４
周期毎に変化し、データは上記アドレスデータの変化時
点から動作クロックφSYS の１周期後に出力されるもの
で、このデータ出力時点から動作クロックφSYS ２周期
分のＩ／Ｏ書込みに際し、上記コマンド判断部４５にお
いてＤＭＡＣ１２あるいはＧＤＣ４８に対するコマンド
データと判断された場合には、該ＣＰＵ１１からのコマ
ンドデータはＳＲＡＭ４６に対し書込まれるようにな
る。

【００５６】このＳＲＡＭ４６に対し書込まれたコマン
ドデータは、パワースイッチやＩＣカード挿抜に伴う電
源ＯＦＦあるいは前記「スリープイン」の状態が所定時
間以上継続した場合になされる電源ＯＦＦによるサスペ
ンド状態への移行時において、電源断直前のシステム動
作状態として記憶保持されるもので、これにより、電源
制御部２９における表示用電源ＶDISPの遮断→リフレッ
シュ制御部２０におけるＤＲＡＭ４７のリフレッシュク
ロックの切換え→クロック発生制御部２１におけるシス
テム動作クロックφSYS の停止→電源制御部２９におけ
るシステム電源ＶSYS の遮断が、それぞれチップＢのマ
イコン３９の制御により行なわれる。

【００５７】この場合、上記サスペンド状態への移行時
には、ＣＰＵ１１においてＤＲＡＭ４７及びＶＲＡＭ３
８のチェックサムデータが作成されて上記コマンドデー
タと共にＳＲＡＭ４６に書込まれる。

【００５８】そして、パワースイッチのＯＮに伴うサス
ペンド状態の解除移行時には、電源制御部２９における
システム電源ＶSYS の投入→クロック発生制御部２１に
おけるシステム動作クロックφSYS の発振→リフレッシ
ュ制御部２０におけるＤＲＡＭ４７のリフレッシュクロ
ックの切換え→電源制御部２９における表示用電源ＶDI
SPの投入が、それぞれチップＢのマイコン３９の制御に
より行なわれるもので、これにより、ＳＲＡＭ４６に記
憶保持されているコマンドデータが所定の順序で読出さ
れてそれぞれＤＭＡＣ１２，ＧＤＣ４８にセットされ、
電源ＯＦＦ直前のシステム動作状態に復帰される。

【００５９】この場合、ＣＰＵ１１において再びＤＲＡ
Ｍ４７及びＶＲＡＭ３８のチェックサムデータが作成さ
れ、予めＳＲＡＭ４６に記憶させたチェックサムデータ
と比較されるもので、このチェックサムデータの不一致
時においては、上記サスペンド状態の解除処理は中止さ
れる。

【００６０】すなわち、上記ＣＰＵ１１とこのＣＰＵ１
１からのコマンドデータに基づいて動作するＤＭＡＣ１
２及びＧＤＣ４８を備えたデータ処理装置において、レ
ジュームモードの設定時において、ＣＰＵ１１から上記
ＤＭＡＣ１２及びＧＤＣ４８に対して出力されるコマン
ドデータをコマンド判断部４５により検知し、該コマン
ドデータに応じた所定のＳＲＡＭアドレスを作成すると
共に、このＳＲＡＭアドレスに基づき上記コマンド判断
部４５により検知されたコマンドデータをＳＲＡＭ４６
に対し書込み記憶させる構成としたので、電源ＯＦＦに
伴うサスペンド状態への移行に伴い上記ダイナミック回
路で構成されるＤＭＡＣ１２及びＧＤＣ４８に対するク
ロック信号の供給が停止されても、電源ＯＦＦ直前のシ
ステム動作状態を上記ＳＲＡＭ４６において確実に保持
させることができ、上記ＤＭＡＣ１２等を高価で電源の
供給を要するＣＭＯＳ回路等により構成する必要はな
い。

【００６１】図９は上記データ処理装置のスリープ機能
部の中心を司るＣＰＵ１１及びスリープ制御部１９の内
部構成を示すブロック図であり、スリープ制御部１９
は、バス使用クロック発生回路４９，バス使用回数カウ
ンタ５０，及びカウントラッチ回路５１を備えて構成さ
れ、また、ＣＰＵ１１には、メイン制御部５２に加えて
所定時間毎のＩ／Ｏ読込み時にバス使用回数が予め設定
される期待値以下に低下したか否かを判断する一致判断
部５３が備えられる。

【００６２】図１０は上記データ処理装置におけるＣＰ
Ｕ１１のメイン制御部５２からバス制御部２２に出力さ
れるバス制御信号とその動作内容との関係を示すもの
で、バス制御信号はＢＳ０，ＢＳ１，ＢＳ２の３ビット
構成とされ、“０００”で割込み承認、“１００”でＩ
／Ｏリード、“０１０”でＩ／Ｏライト、“１１０”で
ホルト、“００１”で命令読込み、“１０１”でメモリ
リード、“０１１”でメモリライト、がそれぞれ得ら
れ、“１１１”で非動作状態に制御される。

【００６３】上記バス使用クロック発生回路４９は、Ｃ
ＰＵ１１からバス制御部２２に対するバス制御信号ＢＳ
０，ＢＳ１，ＢＳ２を入力し、バス動作が成される毎に
バス使用クロックを発生するもので、このバス使用クロ
ック発生回路４９からのクロック信号はバス使用回数カ
ウンタ５０に出力される。

【００６４】このバス使用回数カウンタ５０は、ＣＰＵ
１１における所定時間毎のＩ／Ｏリード間隔でバス使用
回数をカウントするもので、このバス使用回数カウンタ
５０によりカウントされた所定時間内バス使用回数デー
タは、ＣＰＵ１１からのＩ／Ｏリード信号に応じてカウ
ントラッチ回路５１にラッチされ、ＣＰＵ１１のメイン
制御部５２を通して一致判断部５３に転送される。

【００６５】ここで、上記一致判断部５３において、予
め設定された期待値と、上記所定時間内バス使用回数と
が一致するか、あるいは期待値以下である場合、つま
り、バス使用回数が期待値まで低下した場合には、その
一致判定信号がメイン制御部５２に出力され、「スリー
プイン」を示すＪＯＢＥＮＤ信号がチップＢ上のマイコ
ン３９に対し出力されると共に、ＣＰＵ１１がホルト
（ＨＡＬＴ）状態に設定される。

【００６６】この場合、上記ＣＰＵ１１の一致判断部５
３にて予め設定された期待値は、例えばバス使用カウン
タ５０におけるカウントデータを取込む際等、スリープ
条件を判断する時にもバスが使用されバス使用クロック
が発生されるので、このことを考慮して上記期待値は少
なくとも“１”以上に設定される。

【００６７】図１１は上記データ処理装置のスリープモ
ード設定時におけるスリープ処理を示すフローチャート
であり、ＣＰＵ１１のメイン制御部５２から所定時間毎
に出力されるＩ／Ｏリード信号に応じてバス使用回数カ
ウンタ５０がリセットされた後、所定時間経過後に再び
Ｉ／Ｏリード信号が出力されると、上記バス使用回数カ
ウンタ５０にてカウントされたバス使用回数データがカ
ウントラッチ回路５１にラッチされ、ＣＰＵ１１のメイ
ン制御部５２に読込まれて一致判断部５３に転送される
（ステップＡ１〜Ａ４）。

【００６８】ここで、上記所定時間内バス使用回数が予
め設定された期待値以下と判断された場合、つまり、Ｃ
ＰＵ１１に基づく新たなシステム動作が略無しに等しい
と判断された場合には、上記一致判断部５３からの一致
判定信号がメイン制御部５２に対して出力される（ステ
ップＡ５）。

【００６９】すると、メイン制御部５２から「スリープ
イン」を示すＪＯＢＥＮＤ信号“１”がチップＢ上のマ
イコン３９に対し出力されると共に、ＣＰＵ１１がホル
ト（ＨＡＬＴ）状態に設定されその制御動作が休止され
る（ステップＡ６）。

【００７０】このＣＰＵ１１の休止（ホルト）によるス
リープ状態において、例えばキーボード２におけるキー
入力動作、あるいはＲＳ２３２Ｃ搭載機器やマウス等の
他の接続機器からの入力動作に応じてインターラプトが
生じると、インターラプト制御部１７を通して上記ＣＰ
Ｕ１１のメイン制御部５２に対しスリープアウト信号が
出力される（ステップＡ７）。

【００７１】すると、メイン制御部５２からチップＢ上
のマイコン３９に対し出力されているＪＯＢＥＮＤ信号
が“０”にリセットされると共に、ＣＰＵ１１のホルト
（ＨＡＬＴ）状態が解除されその制御動作が開始され
る。（ステップＡ８）。

【００７２】すなわち、上記ＣＰＵ１１に対しシステム
バス２３を介して複数のブロックが接続されたデータ処
理装置において、バス使用回数カウンタ５０によりバス
使用回数をカウントすると共に、そのカウントデータを
所定時間毎にカウントラッチ回路５１を通してＣＰＵ１
１のメイン制御部５２に取込み、所定時間内のバス使用
回数が予め設定された期待値以下であることが一致判断
部５３において判断された場合には、ＣＰＵ１１の動作
を休止させてホルト（ＨＡＬＴ）状態に設定する構成と
したので、ＣＰＵ１１において新たな制御処理が無い状
態を確実に判定することができる。

【００７３】これにより、例えば長時間の処理を要する
アプリケーションプログラムの実行中において、一定時
間キー入力が無いことで誤ってスリープ状態の設定を招
くことなく、実際の動作状態にあるＣＰＵ１１が突如Ｏ
ＦＦ状態やＨＡＬＴ状態に移行するのを防止することが
できる。

【００７４】図１２は上記データ処理装置におけるレジ
ューム制御の中心を司るマイコン３９の内部構成を示す
ブロック図であり、このマイコン３９の制御部５４に
は、キーボード２の他、チップＡのＣＰＵ１１に対する
入出力ポート５５、スリープモードやレジュームモード
の有無とその機能状態を示すシステム状態レジスタ５
６、ＣＰＵ１１のスリープ状態継続時間をカウントする
スリープカウンタ５７、電源残量が所定量より高いこと
を判断する残量判断部５８、電源のＯＮ／ＯＦＦ操作を
行なうパワースイッチ５９、そして、シリアルデータイ
ンターフェイス２８が接続される。

【００７５】上記入出力ポート５５には、ＣＰＵ１１の
スリープ状態及びサスペンド状態移行時にＪＯＢＥＮＤ
信号“１”が与えられるＪＯＢＥＮＤフラグエリア５５
ａ、レジュームモードの設定時におけるサスペンド状態
解除の際にＣＰＵ１１の正常復帰に伴いＳＥＴ信号
“１”が与えられるＳＥＴフラグエリア５５ｂ、レジュ
ームモードの設定時におけるサスペンド状態解除の際に
ＣＰＵ１１の異常復帰に伴いエラー信号“１”が与えら
れエラーフラグエリア５５ｃが備えられる。

【００７６】上記システム状態レジスタ５６には、スリ
ープモードの設定時においてフラグ“１”がセットされ
るスリープモードレジスタ５６ａ、レジュームモードの
設定時においてフラグ“１”がセットされるレジューム
モードレジスタ５６ｂ、スリープ状態への移行時におい
てフラグ“１”がセットされるスリープレジスタ５６
ｃ、サスペンド状態への移行時においてフラグ“１”が
セットされるサスペンドレジスタ５６ｄが備えられる。

【００７７】上記スリープカウンタ５７は、システム状
態レジスタ５６のスリープレジスタ５６ｃにフラグ
“１”がセットされた際にリセットされると同時に、シ
ステム状態管理用の動作クロックφSMに応じてカウント
アップするもので、このスリープカウンタ５７からは、
予め設定されたスリープ時間に対応してそのキャリ信号
が制御部５４に出力される。

【００７８】図１３は上記データ処理装置のレジューム
モード設定時におけるレジューム処理を示すフローチャ
ートであり、レジュームモードの設定時において、ＣＰ
Ｕ１１がスリープ状態に移行することで入出力ポート５
５のＪＯＢＥＮＤフラグエリア５５ａにＪＯＢＥＮＤ信
号“１”が与えられると、システム状態レジスタ５６の
スリープレジスタ５６ｃにフラグ“１”がセットされる
と共に、スリープカウンタ５７がリセットされ、同時に
クロックφSMに応じたスリープ時間のカウント動作が開
始される（ステップＢ１〜Ｂ３）。

【００７９】ここで、ケース１として、ＣＰＵ１１のス
リープ状態が予め設定されたスリープ時間を経過し、上
記スリープカウンタ５７からのカウンタキャリが制御部
５４に出力されると、サスペンド状態に移行すべく、ま
ず、残量判断部５８において電源残量が所定量より高い
状態にあるか否か判断される（ステップＢ４，Ｂ５）。

【００８０】また、ケース２として、前記ステップＢ１
において「Ｎｏ」、つまり、ＪＯＢＥＮＤ信号“１”が
与えられていないキースキャン等の通常処理の状態にお
いて、パワースイッチ５９がＯＦＦされると、上記同様
サスペンド状態に移行すべく、まず、残量判断部５８に
おいて電源残量が所定量より高い状態にあるか否か判断
される（ステップＢ１→Ｂ６，Ｂ７→Ｂ５）。

【００８１】さらに、ケース３として、上記ステップＢ
４において「Ｎｏ」、つまり、ＣＰＵ１１のスリープ状
態が予め設定されたスリープ時間を経過しない状態にあ
っても、そのままパワースイッチ５９がＯＦＦされる
と、上記同様サスペンド状態に移行すべく、まず、残量
判断部５８において電源残量が所定量より高い状態にあ
るか否か判断される（ステップＢ４→Ｂ８，Ｂ９→Ｂ
５）。

【００８２】一方、上記ステップＢ４において「Ｎ
ｏ」、つまり、ＣＰＵ１１のスリープ状態が予め設定さ
れたスリープ時間を経過しない状態にあって、パワース
イッチ５９がＯＦＦされる以前に、キーボード２からの
キー操作信号が制御部５４に入力されると、キー入力イ
ンターラプト信号がチップＡ上のインターラプト制御部
１７に対し出力され、ＣＰＵ１１にはスリープアウト信
号が供給されてそのスリープ状態は解除される（ステッ
プＢ４→Ｂ８〜Ｂ１２）。なお、上記ＣＰＵ１１のスリ
ープ状態におけるスリープカウンタ５７のカウント動作
中には、ステップＢ３，Ｂ４→Ｂ８〜Ｂ１３の処理が繰
返し実行される。

【００８３】そして、上記ケース１またはケース２また
はケース３の処理を経て、サスペンド状態に移行すべ
く、電源残量の確認が行なわれた際に、ステップＢ５に
おいて「Ｎｏ」、つまり、残量判断部５８において、電
源残量は所定量以下に低下したと判断されると、制御部
５４からサスペンド状態への移行不可を示すシリアルデ
ータがシリアルデータインターフェイス２８を通してチ
ップＣ上のシステム管理表示制御部３５に転送され、電
源残量不足によるレジューム機能キャンセルメッセージ
の表示処理が実行される（ステップＢ５→Ｂ１４）。

【００８４】図１４は上記データ処理装置のレジューム
モード設定時における液晶表示部３によるレジューム機
能キャンセルメッセージの表示状態を示す図であり、同
図（Ａ）は上記電源残量不足に伴うレジューム機能キャ
ンセルメッセージの表示状態を示す図、同図（Ｂ）はサ
スペンド状態解除時のＣＰＵエラーに伴うレジューム機
能キャンセルメッセージの表示状態を示す図である。

【００８５】そして、上記図１４（Ａ）で示すように、
電源残量不足に伴うレジューム機能キャンセルメッセー
ジが表示された状態で、キーボード２におけるリターン
キー２ｃが操作されると、制御部５４から電源制御部２
９に対し電源ＯＦＦの制御信号が出力され、電源制御部
２９によりシステム動作電圧ＶSYS ，メモリバックアッ
プ電圧ＶMEM ，表示用電圧ＶDISPの全ての電源が遮断さ
れるようになる（ステップＢ１５，Ｂ１６）。

【００８６】一方、上記ステップＢ５において「Ｙｅ
ｓ」、つまり、残量判断部５８において、電源残量は所
定量より高い状態に維持されていると判断された場合に
は、制御部５４からレジュームイン、つまり、サスペン
ドインの要求を示すシリアルデータが各シリアルデータ
インターフェイス２８→３３→１６を介し、チップＡ上
のインターラプト制御部１７に転送され、ＣＰＵ１１に
対しサスペンドイン制御信号「ＳＵＳ ＩＮ」が供給さ
れる（ステップＢ５→Ｂ１７）。

【００８７】図１５は上記データ処理装置のＣＰＵ１１
におけるサスペンドイン制御処理を示すフローチャート
であり、ＣＰＵ１１に対しインターラプト制御部１７を
通して上記サスペンドイン制御信号「ＳＵＳ ＩＮ」が
供給されると、ＣＰＵ１１では、チップＣのＧＤＣ４８
を通してＶＲＡＭ３８に対し表示データが描画中である
か否か判断される（ステップＣ１，Ｃ２）。

【００８８】このステップＣ２において「Ｙｅｓ」、つ
まり、ＧＤＣ描画中である場合にはその描画処理状態が
維持され、該ＧＤＣ描画処理が終了すると、その描画ア
ドレスデータがサスペンド状態移行直前の表示アドレス
情報としてＳＲＡＭ４６に対し記憶保持される（ステッ
プＣ２，Ｃ３）。

【００８９】ここで、ＣＰＵ１１では、ＤＲＡＭ４７及
びＶＲＡＭ３８における記憶データのチェックサムデー
タが作成され、このチェックサムデータは上記ＳＲＡＭ
４６に対し記憶保持される（ステップＣ４，Ｃ５）。

【００９０】そして、ＣＰＵ１１からチップＢ上の入出
力ポート５５におけるＪＯＢＥＮＤフラグエリア５５ａ
に対し、サスペンドインに伴うＪＯＢＥＮＤ信号“１”
が出力される（ステップＣ６）。

【００９１】こうして、入出力ポート５５のＪＯＢＥＮ
Ｄフラグエリア５５ａに対し、ＣＰＵ１１のサスペンド
インに伴うＪＯＢＥＮＤ信号“１”が与えられると、ま
ず、制御部５４から電源制御部２９を通して表示用電源
ＶDISPが遮断される（ステップＢ１８，Ｂ１９）。

【００９２】次に、制御部５４から各シリアルデータイ
ンターフェイス２８→３３→１６を介してチップＡ上の
リフレッシュ制御部２０に対しリフレッシュ切換え要求
を示すデータが転送され、該リフレッシュ制御部２０に
は、クロック発生制御部２１からのシステムクロックφ
SYS が遮断されリフレッシュクロック（ＣＡＳ，ＲＡ
Ｓ）を作成すべく基本クロックとして、チップＢ上のク
ロック発生部３１からのリフレッシュ用クロックφREFR
のみが供給される（ステップＢ２０）。

【００９３】すると、制御部５４から各シリアルデータ
インターフェイス２８→３３→１６を介してチップＡ上
のクロック発生制御部２１に対しクロック停止要求を示
すデータが転送され、該クロック発生制御部２１におけ
る全てのクロック発生動作が停止されると共に、そのク
ロック発生停止状態がチップＡのシリアルデータインタ
ーフェイス１６からチップＢのシリアルデータインター
フェイス２８を通して制御部５４に対し通知確認される
と、さらに、制御部５４から電源制御部２９を通してシ
ステム電源ＶSYS が遮断される（ステップＢ２１〜Ｂ２
３）。これにより、データ処理装置は、レジュームモー
ドの設定に伴うサスペンド状態となる。

【００９４】この場合、チップＡ上のＳＲＡＭ４６にお
いては、上記ＣＰＵ１１におけるサスペンド状態移行直
前のＤＭＡＣ１２，ＧＤＣ４８の各デバイスに対するコ
マンドデータが、コマンド判断部４５を通して予め保持
されると共に、ＧＤＣ４８に対する描画アドレスデータ
及びＤＲＡＭ４７，ＶＲＡＭ３８のチェックサムデータ
も保持される。

【００９５】図１６は上記データ処理装置のレジューム
モード設定時におけるサスペンドアウト制御処理を示す
フローチャートであり、データ処理装置の使用を開始す
べくパワースイッチ５９がＯＮされると、まず、制御部
５４から電源制御部２９を通してシステム電源ＶSYS が
投入される（ステップＤ１，Ｄ２）。

【００９６】次に、制御部５４から各シリアルデータイ
ンターフェイス２８→３３→１６を介してチップＡ上の
クロック発生制御部２１に対しクロック発振要求を示す
データが転送され、該クロック発生制御部２１における
クロック発生動作が開始されると共に、そのクロック発
生動作状態がチップＡのシリアルデータインターフェイ
ス１６からチップＢのシリアルデータインターフェイス
２８を通して制御部５４に対し通知確認される（ステッ
プＤ３，Ｄ４）。

【００９７】すると、さらに、制御部５４から各シリア
ルデータインターフェイス２８→３３→１６を介してチ
ップＡ上のリフレッシュ制御部２０に対しリフレッシュ
切換え要求を示すデータが転送され、該リフレッシュ制
御部２０には、リフレッシュクロック（ＣＡＳ，ＲＡ
Ｓ）を作成すべく基本クロックとして、チップＢ上のク
ロック発生部３１からのリフレッシュ用クロックφREFR
と共に上記クロック発生制御部２１からのシステムクロ
ックφSYS が供給される（ステップＤ５）。

【００９８】そして、制御部５４から電源制御部２９を
通して表示用電源ＶDISPが投入されると共に、制御部５
４からサスペンドアウトの要求を示すシリアルデータが
各シリアルデータインターフェイス２８→３３→１６を
介し、チップＡ上のインターラプト制御部１７に転送さ
れ、ＣＰＵ１１に対しサスペンドアウト制御信号「ＳＵ
Ｓ ＯＵＴ」が供給される（ステップＤ６，Ｄ７）。

【００９９】図１７は上記データ処理装置のＣＰＵ１１
におけるサスペンドアウト制御処理を示すフローチャー
トであり、ＣＰＵ１１に対しインターラプト制御部１７
を通して上記サスペンドアウト制御信号「ＳＵＳ ＯＵ
Ｔ」が供給されると、ＣＰＵ１１では、前記サスペンド
状態を経たＤＲＡＭ４７及びＶＲＡＭ３８における記憶
データのチェックサムデータが作成される（ステップＥ
１，Ｅ２）。

【０１００】そして、ＣＰＵ１１には、ＳＲＡＭ４６に
予め記憶保持されたサスペンド状態移行時のＤＲＡＭ４
７及びＶＲＡＭ３８における記憶データのチェックサム
データが読込まれ、上記ステップＥ２において作成され
た新たなチェックサムデータと一致するか否か判断され
る（ステップＥ３，Ｅ４）。

【０１０１】このステップＥ４において「Ｎｏ」、つま
り、サスペンド状態移行時におけるＤＲＡＭ４７，ＶＲ
ＡＭ３８のチェックサムデータと、サスペンド状態解除
時における同ＤＲＡＭ４７，ＶＲＡＭ３８のチェックサ
ムデータとが一致せず、該ＤＲＡＭ４７，ＶＲＡＭ３８
内の記憶データに異常が生じたと判断されると、ＣＰＵ
１１から入出力ポート５５のエラーフラグエリア５５ｃ
に対しサスペンドアウト異常に伴うエラー信号“１”が
出力される（ステップＥ４，Ｅ５）。

【０１０２】すると、マイコン３９では、制御部５４か
らサスペンド状態の復帰（解除）不可を示すシリアルデ
ータがシリアルデータインターフェイス２８を通してチ
ップＣ上のシステム管理表示制御部３５に転送され、前
記図１４（Ｂ）で示すように、ＣＰＵエラーによるレジ
ューム機能キャンセルメッセージの表示処理が実行され
る（ステップＤ８→Ｄ９）。

【０１０３】そして、上記図１４（Ｂ）で示すように、
サスペンド状態解除時のＣＰＵエラーに伴うレジューム
機能キャンセルメッセージが表示された状態で、キーボ
ード２におけるリターンキー２ｃが操作されると、制御
部５４からＣＰＵ１１に対しリセット信号が出力され、
このデータ処理装置は上記レジューム機能の設定に拘ら
ずイニシャルセット（初期設定）される（ステップＤ１
０，Ｄ１１）。

【０１０４】なお、上記ＣＰＵ１１からのエラー信号
“１”がマイコン３９に対し出力されない場合でも、該
マイコン３９の制御部５４からサスペンドアウトの要求
データが出力されてから所定時間経過以前までに、ＣＰ
Ｕ１１からその正常復帰に伴うＳＥＴ信号“１”が入出
力ポート５５のＳＥＴフラグエリア５５ｂに与えられな
いと、上記エラー信号“１”が与えられた場合同様、制
御部５４からサスペンド状態の復帰（解除）不可を示す
シリアルデータがシリアルデータインターフェイス２８
を通してチップＣ上のシステム管理表示制御部３５に転
送され、上記図１４（Ｂ）で示すように、レジューム機
能キャンセルメッセージの表示処理が実行される（ステ
ップＤ８→Ｄ１２，Ｄ１３→Ｄ９）。

【０１０５】この場合も上記同様、キーボード２におけ
るリターンキー２ｃを操作することで、制御部５４から
ＣＰＵ１１に対しリセット信号が出力され、このデータ
処理装置は上記レジューム機能の設定に拘らずイニシャ
ルセット（初期設定）される（ステップＤ１０，Ｄ１
１）。

【０１０６】一方、上記ステップＥ４において「Ｙｅ
ｓ」、つまり、サスペンド状態移行時におけるＤＲＡＭ
４７，ＶＲＡＭ３８のチェックサムデータと、サスペン
ド状態解除時における同ＤＲＡＭ４７，ＶＲＡＭ３８の
チェックサムデータとが一致し、該ＤＲＡＭ４７，ＶＲ
ＡＭ３８内の記憶データは正常に保持されていると判断
されると、ＳＲＡＭ４６に予め記憶保持されたサスペン
ド状態移行前のＣＰＵ１１からＤＭＡＣ１２及びＧＤＣ
４８の各デバイスに対するコマンドデータが読出され、
該ＤＭＡＣ１２及びＧＤＣ４８に対して所定の順序でセ
ットされる（ステップＥ４→Ｅ６）。

【０１０７】また、上記コマンドデータの復帰処理に伴
い、上記ＳＲＡＭ４６に予め記憶保持されたサスペンド
状態移行前のＧＤＣ４８に対する描画アドレスデータが
読出され、該ＧＤＣ４８に対してセットされる（ステッ
プＥ７）。

【０１０８】そして、ＣＰＵ１１からその正常復帰に伴
うＳＥＴ信号“１”が入出力ポート５５のＳＥＴフラグ
エリア５５ｂに対して出力され、このデータ処理装置は
レジュームモードの設定に伴うサスペンド状態から復帰
される（ステップＥ８）。

【０１０９】すなわち、電源ＯＦＦに伴うサスペンド状
態への移行に際しても、ＤＲＡＭ４７及びＶＲＡＭ３８
におけるメモリ内容を保持させるレジューム機能を備え
たデータ処理装置において、上記電源ＯＦＦに伴うサス
ペンド状態への移行時には、ＤＲＡＭ４７及びＶＲＡＭ
３８のメモリデータに基づくチェックサムデータをＣＰ
Ｕ１１にて作成し、ＳＲＡＭ４６に対し記憶保持させる
と共に、電源ＯＮに伴うサスペンド状態解除時には、再
びＤＲＡＭ４７及びＶＲＡＭ３８のメモリデータに基づ
くチェックサムデータをＣＰＵ１１にて作成し、上記Ｓ
ＲＡＭ４６に予め記憶させたサスペンド状態移行時にお
けるチェックサムデータとの比較判断を行なって、一致
判断が得られた場合にのみ、ＳＲＡＭ４６に予め記憶保
持されたＤＭＡＣ１２及びＧＤＣ４８に対するコマンド
データをセットし、電源ＯＦＦ以前のシステム状態復帰
を図る構成としたので、例えばサスペンド状態における
電圧の低下等によりメモリ内容が変化した場合の電源再
起動時において、異常な動作，表示が行なわれたり、デ
ータ破壊が生じる等の不具合発生を未然に防止すること
ができる。

【０１１０】図１８は上記データ処理装置におけるリフ
レッシュ制御部２０の内部構成を示す回路図であり、チ
ップＡ上におけるクロック発生制御部２１からのシステ
ムクロックφSYS は、シフトレジスタ６０ａ，６０ｂに
それぞれシフトクロックＣＫとして供給され、チップＢ
上におけるクロック発生部３１からのリフレッシュ用ク
ロックφREFRは、分周回路６１及びアンドゲートＡＮＤ
３の第２入力に供給される。

【０１１１】また、レジュームモード設定時におけるサ
スペンドイン及びサスペンドアウトのそれぞれに伴うマ
イコン３９からのリフレッシュ切換え要求信号は、切換
え信号発生部６２に供給される。

【０１１２】切換え信号発生部６２は、サスペンドアウ
トに伴う切換え要求信号が供給された際に“１”、サス
ペンドインに伴う切換え要求信号が供給された際に
“０”となるリフレッシュ切換え信号Ｘを出力するもの
で、この切換え信号発生部６２からのリフレッシュ切換
え信号Ｘは、アンドゲートＡＮＤ１の第１入力に供給さ
れると共に、インバータＩＮＶ１を介してアンドゲート
ＡＮＤ２及び上記アンドゲートＡＮＤ３の各第１入力に
供給される。

【０１１３】上記分周回路６１は、上記チップＢ上のク
ロック発生部３１からのリフレッシュ用クロックφREFR
の４周期毎に“１”“０”に変化するリフレッシュタイ
ミング信号ＳT を作成するもので、この分周回路６１か
らのリフレッシュタイミング信号ＳT は、上記アンドゲ
ートＡＮＤ１及びアンドゲートＡＮＤ２それぞれの各第
２入力に供給される。

【０１１４】アンドゲートＡＮＤ１からの出力信号は、
フリップフロップＦＦ１の反転セット端子Ｓに供給され
ると共に、上記シフトレジスタ６０ａ，６０ｂそれぞれ
の反転リセット端子Ｒに供給される。フリップフロップ
ＦＦ１からの出力信号Ｑは、シフトレジスタ６０ａの入
力端子Ｉに供給されると共に、インバータＩＮＶ２を介
してアンドゲートＡＮＤ４の第１入力に供給される。シ
フトレジスタ６０ａからの出力信号Ｏは、シフトレジス
タ６０ｂの入力端子Ｉに供給されると共に、インバータ
ＩＮＶ３を介してアンドゲートＡＮＤ５の第１入力に供
給される。そして、シフトレジスタ６０ｂの出力信号Ｏ
は、上記フリップフロップＦＦ１のリセット端子Ｒに供
給される。

【０１１５】一方、アンドゲートＡＮＤ２からの出力信
号は、アナログディレイ回路６３に供給されると共に、
フリップフロップＦＦ２の反転セット端子Ｓに供給さ
れ、アンドゲートＡＮＤ３からの出力信号は、フリップ
フロップＦＦ２及びフリップフロップＦＦ３の各リセッ
ト端子Ｒに供給される。

【０１１６】アナログディレイ回路６３は、上記リフレ
ッシュ切換え信号Ｘが“０”、つまり、サスペンドイン
に伴う切換え要求信号が供給され、且つ、リフレッシュ
タイミング信号ＳT が“１”になった際に、その遅延信
号、つまり、リフレッシュタイミングディレイ信号ＳTD
を発生するもので、このアナログディレイ回路６３から
のリフレッシュタイミングディレイ信号ＳTDは、上記フ
リップフロップＦＦ３の反転セット端子Ｓに供給され
る。

【０１１７】そして、フリップフロップＦＦ２からの反
転出力信号Ｑは、上記アンドゲートＡＮＤ４の第２入力
に供給され、また、フリップフロップＦＦ３からの反転
出力信号Ｑは、上記アンドゲートＡＮＤ５の第２入力に
供給される。

【０１１８】ここで、アンドゲートＡＮＤ４からはＣＡ
Ｓ(column address strobe) が、アンドゲートＡＮＤ５
からはＲＡＳ(row address strobe)がそれぞれＤＲＡＭ
４７に対するリフレッシュクロックとして出力される。

【０１１９】図１９は上記データ処理装置のリフレッシ
ュ制御部２０におけるリフレッシュクロック（ＣＡＳ，
ＲＡＳ）の発生動作を示すタイミングチャートであり、
まず、通常動作時の切換え要求信号が供給される状態
で、切換え信号発生部６２からのリフレッシュ切換え信
号Ｘが“１”である場合には、アンドゲートＡＮＤ２及
びアンドゲートＡＮＤ３の出力信号は何れも“０”とな
り、フリップフロップＦＦ２及びフリップフロップＦＦ
３の各反転出力信号Ｑは何れも“１”にセットされ、ア
ンドゲートＡＮＤ４及びアンドゲートＡＮＤ５の各第２
入力に供給される。

【０１２０】そして、分周回路６１から出力されるリフ
レッシュタイミング信号ＳT が“１”である場合には、
アンドゲートＡＮＤ１の出力信号が“１”となりフリッ
プフロップＦＦ１及びシフトレジスタ６０ａの各出力信
号が“０”に固定されるので、上記アンドゲートＡＮＤ
４及びアンドゲートＡＮＤ５の各第１入力には“１”が
供給され、リフレッシュクロックＣＡＳ及びＲＡＳは何
れも発生されない。

【０１２１】ここで、分周回路６１から出力されるリフ
レッシュタイミング信号ＳT が“０”に変化すると、ア
ンドゲートＡＮＤ１の出力信号が“０”、フリップフロ
ップＦＦ１の出力信号Ｑが“１”となって、まず、アン
ドゲートＡＮＤ４からリフレッシュクロックＣＡＳ
“０”が発生され、続いてシフトレジスタ６０ａの出力
信号Ｏが“１”となって、アンドゲートＡＮＤ５からリ
フレッシュクロックＲＡＳ“０”が発生される。

【０１２２】この通常動作時におけるリフレッシュクロ
ック（ＣＡＳ before ＲＡＳ）は、この後にシフトレジ
スタ６０ｂの出力信号Ｏが“１”となり、上記フリップ
フロップＦＦ１がリセットされることで、それぞれ
“１”に戻される。

【０１２３】つまり、通常動作時には、リフレッシュタ
イミング信号ＳT の“１”→“０”変化に伴い、上記シ
フトレジスタ６０ａによるシステムクロックφSYS の計
数遅れをもって、順次リフレッシュクロック（ＣＡＳ b
efore ＲＡＳ）が発生される。

【０１２４】一方、サスペンドインに伴う切換え要求信
号が供給される状態で、切換え信号発生部６２からのリ
フレッシュ切換え信号Ｘが“０”である場合には、アン
ドゲートＡＮＤ２の出力信号は、分周回路６１からのリ
フレッシュタイミング信号ＳT の変化に応じて“１”
“０”変化し、また、アンドゲートＡＮＤ３の出力信号
は、クロック発生部３１からのリフレッシュ用クロック
φREFRの変化に応じて“１”“０”変化することにな
る。この際、フリップフロップＦＦ１の出力信号Ｑ及び
シフトレジスタ６０ａの出力信号Ｏは何れも“０”とな
っているので、アンドゲートＡＮＤ４及びアンドゲート
ＡＮＤ５の各第１入力は“１”に固定される。

【０１２５】そして、リフレッシュタイミング信号ＳT
が“０”→“１”に変化した場合には、アンドゲートＡ
ＮＤ２の出力信号も“０”→“１”に変化するので、フ
リップフロップＦＦ２の反転出力信号Ｑは“１”となっ
てアンドゲートＡＮＤ４からのリフレッシュクロックＣ
ＡＳは発生されない。

【０１２６】この場合、アナログディレイ回路６３から
リフレッシュタイミングディレイ信号ＳTD“１”が発生
されるが、フリップフロップＦＦ３の反転出力信号Ｑは
“１”となってアンドゲートＡＮＤ５からのリフレッシ
ュクロックＲＡＳは発生されない。

【０１２７】この後、上記リフレッシュタイミング信号
ＳT が“１”→“０”に変化すると、アンドゲートＡＮ
Ｄ２からの出力信号が“０”となることで、フリップフ
ロップＦＦ２からの反転出力信号Ｑは“０”となり、ア
ンドゲートＡＮＤ４からリフレッシュクロックＣＡＳが
発生される。

【０１２８】すると、アナログディレイ回路６３からの
リフレッシュタイミングディレイ信号ＳTDも“０”にな
ることで、フリップフロップＦＦ３からの反転出力信号
Ｑは“０”となり、アンドゲートＡＮＤ５からリフレッ
シュクロックＲＡＳが発生される。

【０１２９】このサスペンドインに伴うリフレッシュク
ロック（ＣＡＳ before ＲＡＳ）は、この後にクロック
発生部３１からのリフレッシュ用クロックφREFRが
“０”→“１”に変化して各フリップフロップＦＦ２，
ＦＦ３が何れもリセットされることで、それぞれ“１”
に戻される。

【０１３０】つまり、サスペンドインの状態では、前記
クロック発生制御部２１からのシステムクロックφSYS
の供給が停止されるものの、リフレッシュタイミング信
号ＳT の“１”→“０”変化に伴い、上記アナログディ
レイ回路６３によるリフレッシュタイミングディレイ信
号ＳTDの遅れをもって、順次リフレッシュクロック（Ｃ
ＡＳ before ＲＡＳ）が発生される。

【０１３１】すなわち、ＣＡＳ before ＲＡＳ方式によ
るＤＲＡＭ４７のリフレッシュ制御部２０を備えたデー
タ処理装置において、サスペンド状態でも必要な低周期
のクロック信号を発生するクロック発生部３１に基づ
き、分周回路６１を通してリフレッシュタイミング信号
ＳT を作成すると共に、このリフレッシュタイミング信
号ＳT を遅延させてリフレッシュタイミングディレイ信
号ＳTDを得るアナログディレイ回路６３を設け、上記リ
フレッシュタイミング信号ＳT に応じてアンドゲートＡ
ＮＤ２，フリップフロップＦＦ２，アンドゲートＡＮＤ
４を通してリフレッシュクロックＣＡＳを発生させると
共に、上記アナログディレイ回路６３からのリフレッシ
ュタイミングディレイ信号ＳTDに応じてフリップフロッ
プＦＦ３，アンドゲートＡＮＤ５を通してリフレッシュ
クロックＲＡＳを発生させる構成としたので、レジュー
ムモードの設定時におけるサスペンド状態への移行に際
し、高速のシステム動作クロックφSYS を発生させるク
ロック発生制御部２１の動作を停止させても、ＤＲＡＭ
４７に対する確実なリフレッシュを施すことができ、サ
スペンド時において更なる低消費電力化が図れるように
なる。

【０１３２】したがって、上記構成のデータ処理装置に
よれば、複数チップＡ，Ｂ，Ｃを搭載し、各チップＡ，
Ｂ，Ｃ上に搭載される多数のブロック間を複数信号線か
らなるシステムバス２３を介して接続すると共に、ＣＰ
Ｕ１１の処理に関係しない、つまり、処理速度の高速化
を必要としない各種システム状態に関するコマンドやデ
ータを、シリアルデータインターフェイス１６，２８，
３３を介してシリアル転送する構成としたので、各チッ
プＡ，Ｂ，Ｃにおける入出力端子数を極力少なく抑える
ことができる。

【０１３３】

【発明の効果】以上のように本発明によれば、プログラ
ムに基づいて動作しデータ処理を行なうもので、少なく
ともＣＰＵを含み上記プログラムに基づいてデータを処
理するデータ処理回路が設けられた第１のチップと、少
なくともこのデータ処理装置の状態を制御する状態制御
回路及び上記第１のチップのデータ処理回路に付随する
回路が設けられた第２のチップと、上記第１及び第２の
チップを結合し、上記データ処理回路による処理に対す
る各種信号が転送されるパラレル信号線と、上記第１及
び第２のチップを結合し、上記状態制御回路による制御
に対する各種信号が転送されるシリアル信号線とを備え
て構成したので、ＣＰＵの処理に係わるデータ転送に悪
影響を及ぼすことなく、チップピン数を最少限に抑える
ことが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるデータ処理装置のシ
ステム構成を示す外観図。

【図２】上記データ処理装置における主要電子回路の全
体構成を示すブロック図。

【図３】上記データ処理装置の各チップ間にて入出力さ
れるシリアルデータのデータ構成を示す図。

【図４】上記データ処理装置の各チップＡ，Ｂ，Ｃ上に
備えられるシリアルデータインターフェイスにおける入
出力処理を示すフローチャート。

【図５】上記データ処理装置におけるレジューム機能部
を除いた電子回路の構成を示すブロック図。

【図６】上記データ処理装置のシステム状態管理部にて
管理される各種システム状態情報の表示状態を示す図。

【図７】上記データ処理装置におけるスリープ及びレジ
ューム機能部に係わる電子回路の構成を示すブロック
図。

【図８】上記データ処理装置のコマンド判断部における
レジュームモード設定時のコマンド書込み動作を示すタ
イミングチャート。

【図９】上記データ処理装置のスリープ機能部の中心を
司るＣＰＵ及びスリープ制御部の内部構成を示すブロッ
ク図。

【図１０】上記データ処理装置におけるＣＰＵのメイン
制御部からバス制御部に出力されるバス制御信号とその
動作内容との関係を示す図。

【図１１】上記データ処理装置のスリープモード設定時
におけるスリープ処理を示すフローチャート。

【図１２】上記データ処理装置におけるレジューム制御
の中心を司るマイコンの内部構成を示すブロック図。

【図１３】上記データ処理装置のレジュームモード設定
時におけるレジューム処理を示すフローチャート。

【図１４】上記データ処理装置のレジュームモード設定
時におけるレジューム機能キャンセルメッセージの表示
状態を示す図。

【図１５】上記データ処理装置のＣＰＵにおけるサスペ
ンドイン制御処理を示すフローチャート。

【図１６】上記データ処理装置のレジュームモード設定
時におけるサスペンドアウト制御処理を示すフローチャ
ート。

【図１７】上記データ処理装置のＣＰＵにおけるサスペ
ンドアウト制御処理を示すフローチャート。

【図１８】上記データ処理装置におけるリフレッシュ制
御部の内部構成を示す回路図。

【図１９】上記データ処理装置のリフレッシュ制御部に
おけるリフレッシュクロック（ＣＡＳ，ＲＡＳ）の発生
動作を示すタイミングチャート。

【符号の説明】

１…パーソナルコンピュータ、２…キーボード、２ａ…
ＳＹＳキー、２ｂ…カーソルキー、２ｃ…リターンキ
ー、２ｄ…ＣＡＰＳキー、２ｅ…ＮＵＭキー、３…液晶
表示部、４…メモリカード装着部、５…拡張ディスクド
ライバ、６…プリンタ、７…電子手帳（ＲＳ２３２Ｃ搭
載機器）、８…拡張ユニット、９…拡張ディスク装着
部、Ａ，Ｂ，Ｃ…チップ、１１…ＣＰＵ（中央処理装
置）、１２…ＤＭＡＣ（ダイレクトメモリアクセスコン
トローラ）、１３…ＲＯＭ、１４…ＲＡＭ、１５…コマ
ンド記憶制御部、１６，２８，３３…シリアルデータイ
ンターフェイス、１７…インターラプト制御部、１８…
ＲＡＭディスク制御部、１８ａ…ＲＡＭディスク、１９
…スリープ制御部、２０…リフレッシュ制御部、２１…
クロック発生制御部、２２…バス制御部、２３…システ
ムバス、２４…キーインターフェイス、２５…ＲＳ２３
２Ｃインターフェイス、２６…プリンタインターフェイ
ス、２７…ＦＤＤインターフェイス、２９…電源制御
部、３０…システム状態管理部、３１…クロック発生
部、３２…電源、３４…液晶表示部インターフェイス、
３５…システム管理表示制御部、３６…システム状態表
示制御部、３７…表示制御部、３８…ＶＲＡＭ、３９…
マイコン、４０…メモリスイッチ記憶部、４１…キー入
力ポート、４２…液晶表示制御部、４３…段調・反転制
御部、４４…表示バッファ、４５…コマンド判断部、４
６…ＳＲＡＭ、４７…ＤＲＡＭ、４８…ＧＤＣ（グラフ
ィックディスプレイコントローラ）、４９…バス使用ク
ロック発生回路、５０…バス使用回数カウンタ、５１…
カウントラッチ回路、５２…メイン制御部、５３…一致
判断部、５４…制御部、５５…入出力ポート、５５ａ…
ＪＯＢＥＮＤフラグエリア、５５ｂ…ＳＥＴフラグエリ
ア、５５ｃ…エラーフラグエリア、５６…システム状態
レジスタ、５６ａ…スリープモードレジスタ、５６ｂ…
レジュームモードレジスタ、５６ｃ…スリープレジス
タ、５６ｄ…サスペンドレジスタ、５７…スリープカウ
ンタ、５８…残量判断部、５９…パワースイッチ、６０
ａ，６０ｂ…シフトレジスタ、６１…分周回路、６２…
切換え信号発生部、６３…アナログディレイ回路、ＦＦ
…フリップフロップ、ＡＮＤ…アンドゲート、ＩＮＶ…
インバータ、φSYS …システム動作クロック、φREFR…
リフレッシュ用クロック、Ｘ…リフレッシュ切換え信
号、ＳT …リフレッシュタイミング信号、ＳTD…リフレ
ッシュタイミングディレイ信号、ＣＡＳ(column addres
s strobe) ，ＲＡＳ(row address strobe)…リフレッシ
ュクロック。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラムに基づいて動作しデータ処理
   を行なうデータ処理装置において、 少なくともＣＰＵを含み上記プログラムに基づいてデー
   タを処理するデータ処理回路が設けられた第１のチップ
   と、 少なくともこのデータ処理装置の状態を制御する状態制
   御回路及び上記第１のチップのデータ処理回路に付随す
   る回路が設けられた第２のチップと、 上記第１及び第２のチップを結合し、上記データ処理回
   路による処理に対する各種信号が転送されるパラレル信
   号線と、 上記第１及び第２のチップを結合し、上記状態制御回路
   による制御に対する各種信号が転送されるシリアル信号
   線と、を具備したことを特徴とするデータ処理装置。