JPH04266152A - 高速並列処理装置 - Google Patents
高速並列処理装置Info
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- JPH04266152A JPH04266152A JP4559791A JP4559791A JPH04266152A JP H04266152 A JPH04266152 A JP H04266152A JP 4559791 A JP4559791 A JP 4559791A JP 4559791 A JP4559791 A JP 4559791A JP H04266152 A JPH04266152 A JP H04266152A
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- 239000013598 vector Substances 0.000 abstract description 7
- 239000000872 buffer Substances 0.000 description 27
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- 239000013256 coordination polymer Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
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- 238000003672 processing method Methods 0.000 description 1
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- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、各タスク処理に要する
時間が長く、しかもリアル処理を必要とし、且つマルチ
タスク処理を行わなければならないような場合に適用さ
れる高速並列処理装置に関する。
時間が長く、しかもリアル処理を必要とし、且つマルチ
タスク処理を行わなければならないような場合に適用さ
れる高速並列処理装置に関する。
【０００２】近年、各プロセッサの開発が日進月歩で進
み、プロセッサの高速化が進行すると共に、処理データ
単位の増加が進行している。しかし、このような技術の
向上や、世間のニーズに対応できる高速マルチタスク処
理プロセッサの開発は、まだ、それらの要求を満足出来
ていないのが現状である。
み、プロセッサの高速化が進行すると共に、処理データ
単位の増加が進行している。しかし、このような技術の
向上や、世間のニーズに対応できる高速マルチタスク処
理プロセッサの開発は、まだ、それらの要求を満足出来
ていないのが現状である。
【０００３】この為、既存のプロセッサを用いて高速マ
ルチタスク処理を実現できることが要望されている。
ルチタスク処理を実現できることが要望されている。
【０００４】この要望、即ち、各タスク処理に要する時
間が長く、しかもリアル処理を必要とし、且つマルチタ
スク処理を行う場合の要望に答えるためには、既存のプ
ロセッサによる並列処理が必要となる。
間が長く、しかもリアル処理を必要とし、且つマルチタ
スク処理を行う場合の要望に答えるためには、既存のプ
ロセッサによる並列処理が必要となる。
【０００５】
【従来の技術】従来の並列処理について説明する。１つ
目は、並列処理を行うための装置を、複数のシーケンサ
等によるハードウエア構成によって実現し、各シーケン
サを高速なクロックで作動させ、それをプロセッサが管
理することによって、各処理を高速に行うようにしてい
ることである。
目は、並列処理を行うための装置を、複数のシーケンサ
等によるハードウエア構成によって実現し、各シーケン
サを高速なクロックで作動させ、それをプロセッサが管
理することによって、各処理を高速に行うようにしてい
ることである。
【０００６】２つ目は、メインＣＰＵの下にスレーブの
サブＣＰＵ（又は、専用演算プロセッサ）を置くことに
よって装置を構成し、サブＣＰＵが並列処理を行うよう
にしていることである。
サブＣＰＵ（又は、専用演算プロセッサ）を置くことに
よって装置を構成し、サブＣＰＵが並列処理を行うよう
にしていることである。
【０００７】
【発明が解決しようとする課題】ところで、上述した１
つ目の方法においては、各タスクの高速処理は実現出来
るが、処理規模が大きく、かつ並列処理すべきタスク数
が多いと、並列処理を行うハードウエア（シーケンサ）
規模が大きくなる。また、並列処理の完了通知を、プロ
セッサのＩ／Ｏ領域に割り当てられたレジスタ（フラグ
）で監視するようにしているか、或いは、そのフラグを
割込み要因にした割込み処理で行っているために、各並
列処理の起動／完了を管理するプロセッサのオーバーヘ
ッドが増加し、高速リアル処理に対応出来ないことがし
ばしば生じていた。
つ目の方法においては、各タスクの高速処理は実現出来
るが、処理規模が大きく、かつ並列処理すべきタスク数
が多いと、並列処理を行うハードウエア（シーケンサ）
規模が大きくなる。また、並列処理の完了通知を、プロ
セッサのＩ／Ｏ領域に割り当てられたレジスタ（フラグ
）で監視するようにしているか、或いは、そのフラグを
割込み要因にした割込み処理で行っているために、各並
列処理の起動／完了を管理するプロセッサのオーバーヘ
ッドが増加し、高速リアル処理に対応出来ないことがし
ばしば生じていた。
【０００８】２つ目の方法においては、メインＣＰＵに
よるサブＣＰＵの起動を、Ｉ／Ｏメモリ領域（フラグ）
で行うために、サブＣＰＵが独立に動作しているとサブ
ＣＰＵを起動するまでに時間がかかったり、不確定とな
ったりする。また、各ＣＰＵが、リアル処理を実現する
ための限界の処理能力のファームウエア構成とされてい
る場合に、高速リアル処理をしいられると、それに対応
できないことがしばしば生じていた。更には、現状以上
の処理能力の要求に答えるためには、ファームウエア構
成の全面変更、或いはハードウエア構成の変更が必要と
なる。
よるサブＣＰＵの起動を、Ｉ／Ｏメモリ領域（フラグ）
で行うために、サブＣＰＵが独立に動作しているとサブ
ＣＰＵを起動するまでに時間がかかったり、不確定とな
ったりする。また、各ＣＰＵが、リアル処理を実現する
ための限界の処理能力のファームウエア構成とされてい
る場合に、高速リアル処理をしいられると、それに対応
できないことがしばしば生じていた。更には、現状以上
の処理能力の要求に答えるためには、ファームウエア構
成の全面変更、或いはハードウエア構成の変更が必要と
なる。
【０００９】つまり、従来の並列処理を行う方法では、
ハードウエア規模が大きくなったり、仮に小規模で実現
できたとしても、仕事の処理量が増加した場合に容易に
対応しきれないファームウエア／ハードウエア構成であ
ったりすると言った問題があった。
ハードウエア規模が大きくなったり、仮に小規模で実現
できたとしても、仕事の処理量が増加した場合に容易に
対応しきれないファームウエア／ハードウエア構成であ
ったりすると言った問題があった。
【００１０】本発明は、このような点に鑑みてなされた
ものであり、高速リアル処理に対応可能なマルチタスク
処理及び並列処理を実現することができると共に、仕事
の処理量が増加した場合であっても、それを小規模なハ
ードウエア構成、及び容易なファームウエア構成で実現
することができる高速並列処理装置を提供することを目
的としている。
ものであり、高速リアル処理に対応可能なマルチタスク
処理及び並列処理を実現することができると共に、仕事
の処理量が増加した場合であっても、それを小規模なハ
ードウエア構成、及び容易なファームウエア構成で実現
することができる高速並列処理装置を提供することを目
的としている。
【００１１】
【課題を解決するための手段】図１は本発明の原理図で
ある。図中、１はマルチタスク処理が可能なメインＣＰ
Ｕである。３はサブＣＰＵであり、処理時間が長く且つ
リアル処理を必要とするタスクを、メインＣＰＵ１と独
立して並列処理するものである。
ある。図中、１はマルチタスク処理が可能なメインＣＰ
Ｕである。３はサブＣＰＵであり、処理時間が長く且つ
リアル処理を必要とするタスクを、メインＣＰＵ１と独
立して並列処理するものである。
【００１２】６は割り込みコントロール手段である。こ
の割り込みコントロール手段６は、処理時間が長く且つ
リアル処理を必要とする各タスクの処理をメインＣＰＵ
１が行っている際に、その各タスク処理に応じた割り込
み処理を発生することによってサブＣＰＵ３を起動した
り、また、サブＣＰＵ３から出力される各タスク処理完
了信号を割り込み信号としてメインＣＰＵ１に通知した
りするシーケンスの調停を行う。
の割り込みコントロール手段６は、処理時間が長く且つ
リアル処理を必要とする各タスクの処理をメインＣＰＵ
１が行っている際に、その各タスク処理に応じた割り込
み処理を発生することによってサブＣＰＵ３を起動した
り、また、サブＣＰＵ３から出力される各タスク処理完
了信号を割り込み信号としてメインＣＰＵ１に通知した
りするシーケンスの調停を行う。
【００１３】また、割り込みコントロール手段６は、サ
ブＣＰＵ３が並列処理を行っている際に、メインＣＰＵ
１がマルチタスク処理を行うことができるようにするた
めに、周辺装置からの割り込み要求信号を制御／調停す
るための割り込みベクタを格納している。但し、この割
り込みベクタは、メインＣＰＵ１、サブＣＰＵ３及び周
辺装置からの割り込み要求に対応するものである。
ブＣＰＵ３が並列処理を行っている際に、メインＣＰＵ
１がマルチタスク処理を行うことができるようにするた
めに、周辺装置からの割り込み要求信号を制御／調停す
るための割り込みベクタを格納している。但し、この割
り込みベクタは、メインＣＰＵ１、サブＣＰＵ３及び周
辺装置からの割り込み要求に対応するものである。
【００１４】９はバスコントロール手段であり、メイン
ＣＰＵ１とサブＣＰＵ３とが独立して並列処理を行える
ようにするために、アドレスバス、データバス及びコン
トロールバスから構成されるバス４０を制御するもので
ある。
ＣＰＵ１とサブＣＰＵ３とが独立して並列処理を行える
ようにするために、アドレスバス、データバス及びコン
トロールバスから構成されるバス４０を制御するもので
ある。
【００１５】この制御は、書き込み／読み出し型のＲＡ
Ｍ等による第１記憶手段３３に、前もってバス４０を制
御するためのコマンド／データを書き込んでおき、サブ
ＣＰＵ３が並列処理を行う際には、そのコマンド／デー
タによって、サブＣＰＵ３が独立して並列処理を行うこ
とができるように、バス４０をメインＣＰＵ１側とサブ
ＣＰＵ３側とに分ける。或いは、先入れ先出し型のＦｉ
Ｆｏ等による第２記憶手段５に記憶されるサブＣＰＵ３
の各並列処理結果データを、メインＣＰＵ１が常時読み
出せるようにするために、バス４０を制御する。
Ｍ等による第１記憶手段３３に、前もってバス４０を制
御するためのコマンド／データを書き込んでおき、サブ
ＣＰＵ３が並列処理を行う際には、そのコマンド／デー
タによって、サブＣＰＵ３が独立して並列処理を行うこ
とができるように、バス４０をメインＣＰＵ１側とサブ
ＣＰＵ３側とに分ける。或いは、先入れ先出し型のＦｉ
Ｆｏ等による第２記憶手段５に記憶されるサブＣＰＵ３
の各並列処理結果データを、メインＣＰＵ１が常時読み
出せるようにするために、バス４０を制御する。
【００１６】但し、並列処理起動から完了までのターン
アラウンドタイムを短縮し、リアル処理が行えるように
するために、初期設定時に、メインＣＰＵ１の命令によ
って、割り込みコントロール手段６による割り込み要求
信号の優先順位を、メインＣＰＵ１、サブＣＰＵ３、周
辺装置の順となるようにしておく。
アラウンドタイムを短縮し、リアル処理が行えるように
するために、初期設定時に、メインＣＰＵ１の命令によ
って、割り込みコントロール手段６による割り込み要求
信号の優先順位を、メインＣＰＵ１、サブＣＰＵ３、周
辺装置の順となるようにしておく。
【００１７】また、メインＣＰＵ１とサブＣＰＵ３とに
同時に割り込み要求が行われることがないので、メイン
ＣＰＵ１とサブＣＰＵ３とを簡易な回路で調停し、この
調停した信号を、割り込み受付信号として割り込みコン
トロール手段６に入力するようにしてある。
同時に割り込み要求が行われることがないので、メイン
ＣＰＵ１とサブＣＰＵ３とを簡易な回路で調停し、この
調停した信号を、割り込み受付信号として割り込みコン
トロール手段６に入力するようにしてある。
【００１８】
【作用】上述した本発明によれば、サブＣＰＵ１を並列
処理専用プロセッサとしてメインＣＰＵ１のスレーブに
位置付けて構成することができ、メインＣＰＵ１とサブ
ＣＰＵ３間の並列処理起動／完了通知による割り込み要
求と、周辺回路からの割り込み要求とを、それら要求が
優先付けされた割り込みコントロール手段６の制御によ
って行うので、並列処理の起動から完了までのファーム
ウエアのオーバーヘッドを軽減することができる。
処理専用プロセッサとしてメインＣＰＵ１のスレーブに
位置付けて構成することができ、メインＣＰＵ１とサブ
ＣＰＵ３間の並列処理起動／完了通知による割り込み要
求と、周辺回路からの割り込み要求とを、それら要求が
優先付けされた割り込みコントロール手段６の制御によ
って行うので、並列処理の起動から完了までのファーム
ウエアのオーバーヘッドを軽減することができる。
【００１９】更に、メインＣＰＵ１とサブＣＰＵ３間の
調停を単純な回路で実現することができるので、従来の
ような回路規模の大きい調停回路を必要としない。
調停を単純な回路で実現することができるので、従来の
ような回路規模の大きい調停回路を必要としない。
【００２０】また、メインＣＰＵ１とサブＣＰＵ３との
シェイクハンドが全て割り込みによって行われるために
、各プロセッサの守備範囲が明確化し、ファームウエア
構成を容易に実現することができる。
シェイクハンドが全て割り込みによって行われるために
、各プロセッサの守備範囲が明確化し、ファームウエア
構成を容易に実現することができる。
【００２１】
【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図２は本発明の一実施例による高速並列
処理装置のブロック構成図であり、この図２において、
図１の各部に対応する部分には同一の符号が付してある
。但し、図１に示す第２記憶手段５を図２では処理結果
格納ＦｉＦｏとし、第１記憶手段３３をパラメータ格納
用ＲＡＭ３３とし、バスコントロール手段９をバスコン
トローラ９とし、割り込みコントロール手段６を割り込
みコントローラ６とした。
いて説明する。図２は本発明の一実施例による高速並列
処理装置のブロック構成図であり、この図２において、
図１の各部に対応する部分には同一の符号が付してある
。但し、図１に示す第２記憶手段５を図２では処理結果
格納ＦｉＦｏとし、第１記憶手段３３をパラメータ格納
用ＲＡＭ３３とし、バスコントロール手段９をバスコン
トローラ９とし、割り込みコントロール手段６を割り込
みコントローラ６とした。
【００２２】図２に示すメインＣＰＵ１は、マルチタス
ク処理が可能なものであり、サブＣＰＵ３は、処理時間
が長く且つリアル処理を必要とするタスクを、メインＣ
ＰＵ１と独立して並列処理するものである。
ク処理が可能なものであり、サブＣＰＵ３は、処理時間
が長く且つリアル処理を必要とするタスクを、メインＣ
ＰＵ１と独立して並列処理するものである。
【００２３】７は第１Ｉ／Ｏレジスタである。この第１
Ｉ／Ｏレジスタ７は、サブＣＰＵ３に各種の並列処理を
行わせるために必要な割り込み要因信号２１を割り込み
コントローラ６へ出力すると共に、並列処理起動検知信
号２３をバスコントローラ９へ出力するものである。こ
れは、メインＣＰＵ１が、サブＣＰＵ３に各種の並列処
理を行わせるための値を、サブＣＰＵ３が行う並列処理
の種類に応じて第１Ｉ／Ｏレジスタ７に設定することに
よって実行される。但し、第１Ｉ／Ｏレジスタ７に設定
する値は、メインＣＰＵ１のＩ／Ｏ領域に割り当てられ
ている。
Ｉ／Ｏレジスタ７は、サブＣＰＵ３に各種の並列処理を
行わせるために必要な割り込み要因信号２１を割り込み
コントローラ６へ出力すると共に、並列処理起動検知信
号２３をバスコントローラ９へ出力するものである。こ
れは、メインＣＰＵ１が、サブＣＰＵ３に各種の並列処
理を行わせるための値を、サブＣＰＵ３が行う並列処理
の種類に応じて第１Ｉ／Ｏレジスタ７に設定することに
よって実行される。但し、第１Ｉ／Ｏレジスタ７に設定
する値は、メインＣＰＵ１のＩ／Ｏ領域に割り当てられ
ている。
【００２４】また、割り込みコントローラ６へ出力され
た割り込み要因信号２１を、サブＣＰＵ３が割り込みと
検知するまでは、ある程度そのレベルを保持するために
、割り込みコントローラ６から共通バス３０及びサブバ
ス２６を介してサブＣＰＵ３へ出力される割り込みベク
タを、サブＣＰＵ３がラッチ信号２９を出力することに
よってリセットするようにしてある。
た割り込み要因信号２１を、サブＣＰＵ３が割り込みと
検知するまでは、ある程度そのレベルを保持するために
、割り込みコントローラ６から共通バス３０及びサブバ
ス２６を介してサブＣＰＵ３へ出力される割り込みベク
タを、サブＣＰＵ３がラッチ信号２９を出力することに
よってリセットするようにしてある。
【００２５】８は第２Ｉ／Ｏレジスタである。この第２
Ｉ／Ｏレジスタ８は、サブＣＰＵ３が行った各並列処理
の完了をメインＣＰＵ１へ通知するために必要な割り込
み要因信号２２を割り込みコントローラ６へ出力すると
共に、並列処理完了検知信号２４をバスコントローラ９
へ出力するものである。これは、サブＣＰＵ３が実行し
て完了させた各並列処理の値を、第２Ｉ／Ｏレジスタ８
に設定することによって実行される。但し、第２Ｉ／Ｏ
レジスタ８に設定する値は、サブＣＰＵ３のＩ／Ｏ領域
に割り当てられている。
Ｉ／Ｏレジスタ８は、サブＣＰＵ３が行った各並列処理
の完了をメインＣＰＵ１へ通知するために必要な割り込
み要因信号２２を割り込みコントローラ６へ出力すると
共に、並列処理完了検知信号２４をバスコントローラ９
へ出力するものである。これは、サブＣＰＵ３が実行し
て完了させた各並列処理の値を、第２Ｉ／Ｏレジスタ８
に設定することによって実行される。但し、第２Ｉ／Ｏ
レジスタ８に設定する値は、サブＣＰＵ３のＩ／Ｏ領域
に割り当てられている。
【００２６】また、割り込みコントローラ６へ出力され
た割り込み要因信号２２を、メインＣＰＵ１が割り込み
と検知するまでは、ある程度そのレベルを保持するため
に、割り込みコントローラ６から共通バス３０及びメイ
ンバス１８を介してメインＣＰＵ１へ出力される割り込
みベクタを、メインＣＰＵ１がラッチ信号１６を出力す
ることによってリセットするようにしてある。
た割り込み要因信号２２を、メインＣＰＵ１が割り込み
と検知するまでは、ある程度そのレベルを保持するため
に、割り込みコントローラ６から共通バス３０及びメイ
ンバス１８を介してメインＣＰＵ１へ出力される割り込
みベクタを、メインＣＰＵ１がラッチ信号１６を出力す
ることによってリセットするようにしてある。
【００２７】バスコントローラ９は、一方向のスリース
テートバッファ１１及び１２と、一方向のスリーステー
トバッファ３１及び双方向のスリーステートバッファ３
２と、双方向のスリーステートバッファ１３及び１４と
をＯＮ／ＯＦＦ制御することによって、各バッファを通
る信号の通過／遮断をコントロールするものである。
テートバッファ１１及び１２と、一方向のスリーステー
トバッファ３１及び双方向のスリーステートバッファ３
２と、双方向のスリーステートバッファ１３及び１４と
をＯＮ／ＯＦＦ制御することによって、各バッファを通
る信号の通過／遮断をコントロールするものである。
【００２８】例えば、通常、バッファ１１がＯＮ状態、
バッファ１２がＯＦＦ状態であることによって、割り込
みコントローラ６から出力される割り込み信号１９が、
バッファ１１を介して割り込み信号１５としてメインＣ
ＰＵ１へ出力されているが、サブＣＰＵ３が並列処理起
動を行う場合は、バスコントローラ９から出力されるバ
ッファ制御信号１７による制御によって、バッファ１１
をＯＦＦ状態、バッファ１２をＯＮ状態にし、割り込み
信号１９をバッファ１２を介して割り込み信号２８とし
てサブＣＰＵ３へ出力するようにする。
バッファ１２がＯＦＦ状態であることによって、割り込
みコントローラ６から出力される割り込み信号１９が、
バッファ１１を介して割り込み信号１５としてメインＣ
ＰＵ１へ出力されているが、サブＣＰＵ３が並列処理起
動を行う場合は、バスコントローラ９から出力されるバ
ッファ制御信号１７による制御によって、バッファ１１
をＯＦＦ状態、バッファ１２をＯＮ状態にし、割り込み
信号１９をバッファ１２を介して割り込み信号２８とし
てサブＣＰＵ３へ出力するようにする。
【００２９】また、通常時のバッファ３１及び３２は、
バッファ３１がＯＦＦ状態、バッファ３２がＯＮ状態に
制御されている。つまり、共通バス３０とメインバス１
８とがバッファ３２を介して接続されており、サブＣＰ
Ｕ３がサブバス２６を経由する信号を使用して行ってい
る並列処理時に、メインＣＰＵ１がメインバス１８を経
由する信号を使用したマルチタスク処理を行えるように
してある。但し、前記した各バッファ３２，３１のＯＮ
／ＯＦＦ状態は、バスコントローラ９から出力されるバ
ッファ制御信号１７によって行われる。これは第１Ｉ／
Ｏレジスタ７から出力される並列処理起動検知信号２３
、又はサブＣＰＵ３から出力されるラッチ信号２９とが
バスコントローラ９に入力されることによって、バスコ
ントローラ９がそれら信号２３，２９に基づくバッファ
制御信号１７を出力することによる。
バッファ３１がＯＦＦ状態、バッファ３２がＯＮ状態に
制御されている。つまり、共通バス３０とメインバス１
８とがバッファ３２を介して接続されており、サブＣＰ
Ｕ３がサブバス２６を経由する信号を使用して行ってい
る並列処理時に、メインＣＰＵ１がメインバス１８を経
由する信号を使用したマルチタスク処理を行えるように
してある。但し、前記した各バッファ３２，３１のＯＮ
／ＯＦＦ状態は、バスコントローラ９から出力されるバ
ッファ制御信号１７によって行われる。これは第１Ｉ／
Ｏレジスタ７から出力される並列処理起動検知信号２３
、又はサブＣＰＵ３から出力されるラッチ信号２９とが
バスコントローラ９に入力されることによって、バスコ
ントローラ９がそれら信号２３，２９に基づくバッファ
制御信号１７を出力することによる。
【００３０】更に、通常時のバッファ１３及び１４は、
バッファ１３がＯＮ状態、バッファ１４がＯＦＦ状態に
制御されている。つまり、メインＣＰＵ１がメインバス
１８及びバッファ１３を介して処理結果格納ＦｉＦｏ５
及びパラメータ格納用ＲＡＭ３３と接続されており、サ
ブＣＰＵ３が並列処理を行うためのパラメータをメイン
ＣＰＵ１からパラメータ格納用ＲＡＭ３３に書き込める
ようにしてある。この接続状態は、処理結果格納ＦｉＦ
ｏ５に書き込まれているサブＣＰＵ３が行った並列処理
結果データを、メインＣＰＵ１がメインバス１８を介し
て読み取れる状態でもある。
バッファ１３がＯＮ状態、バッファ１４がＯＦＦ状態に
制御されている。つまり、メインＣＰＵ１がメインバス
１８及びバッファ１３を介して処理結果格納ＦｉＦｏ５
及びパラメータ格納用ＲＡＭ３３と接続されており、サ
ブＣＰＵ３が並列処理を行うためのパラメータをメイン
ＣＰＵ１からパラメータ格納用ＲＡＭ３３に書き込める
ようにしてある。この接続状態は、処理結果格納ＦｉＦ
ｏ５に書き込まれているサブＣＰＵ３が行った並列処理
結果データを、メインＣＰＵ１がメインバス１８を介し
て読み取れる状態でもある。
【００３１】また、サブＣＰＵ３が並列処理を行うため
に、パラメータ格納用ＲＡＭ３３からパラメータを読み
出し、更には、サブＣＰＵ３が並列処理を行った結果デ
ータをパラメータ格納用ＲＡＭ３３に書き込む場合には
、バスコントローラ９から出力されるバッファ制御信号
２５によって、バッファ１３がＯＦＦ状態、バッファ１
４がＯＮ状態に制御される。この制御を行うバッファ制
御信号２５は、第１Ｉ／Ｏレジスタ７から出力される並
列処理起動検知信号２３、又は第２Ｉ／Ｏレジスタ８か
ら出力される並列処理完了検知信号２４がバスコントロ
ーラ９に入力されることによって、バスコントローラ９
がそれら信号２３，２４に基づいて出力するものである
。
に、パラメータ格納用ＲＡＭ３３からパラメータを読み
出し、更には、サブＣＰＵ３が並列処理を行った結果デ
ータをパラメータ格納用ＲＡＭ３３に書き込む場合には
、バスコントローラ９から出力されるバッファ制御信号
２５によって、バッファ１３がＯＦＦ状態、バッファ１
４がＯＮ状態に制御される。この制御を行うバッファ制
御信号２５は、第１Ｉ／Ｏレジスタ７から出力される並
列処理起動検知信号２３、又は第２Ｉ／Ｏレジスタ８か
ら出力される並列処理完了検知信号２４がバスコントロ
ーラ９に入力されることによって、バスコントローラ９
がそれら信号２３，２４に基づいて出力するものである
。
【００３２】割り込みコントローラ６は、メインＣＰＵ
１の制御によって第１Ｉ／Ｏレジスタ７から出力される
並列処理起動要求信号２１と、サブＣＰＵ３の制御によ
って第２Ｉ／Ｏレジスタ８から出力される並列処理完了
信号２２と、周辺装置から出力される割り込み要求信号
２７とを制御／調停する。これは、各タスク処理をメイ
ンＣＰＵ１が行っている際に、その各タスク処理に対応
する各割り込み処理を発生することによってサブＣＰＵ
３を起動したり、また、サブＣＰＵ３から出力される各
タスク処理の完了信号を割り込み信号としてメインＣＰ
Ｕ１に通知したりするものであり、更には、サブＣＰＵ
３が並列処理を行っている際に、メインＣＰＵ１がマル
チタスク処理を行うことができるようにするために、周
辺装置からの割り込み要求信号を制御／調停する。
１の制御によって第１Ｉ／Ｏレジスタ７から出力される
並列処理起動要求信号２１と、サブＣＰＵ３の制御によ
って第２Ｉ／Ｏレジスタ８から出力される並列処理完了
信号２２と、周辺装置から出力される割り込み要求信号
２７とを制御／調停する。これは、各タスク処理をメイ
ンＣＰＵ１が行っている際に、その各タスク処理に対応
する各割り込み処理を発生することによってサブＣＰＵ
３を起動したり、また、サブＣＰＵ３から出力される各
タスク処理の完了信号を割り込み信号としてメインＣＰ
Ｕ１に通知したりするものであり、更には、サブＣＰＵ
３が並列処理を行っている際に、メインＣＰＵ１がマル
チタスク処理を行うことができるようにするために、周
辺装置からの割り込み要求信号を制御／調停する。
【００３３】また、割り込みコントローラ６は、その制
御／調停のための割り込みベクタを格納している。つま
り、この割り込みベクタは、メインＣＰＵ１、サブＣＰ
Ｕ３及び周辺装置からの割り込み要求に対応できるもの
である。
御／調停のための割り込みベクタを格納している。つま
り、この割り込みベクタは、メインＣＰＵ１、サブＣＰ
Ｕ３及び周辺装置からの割り込み要求に対応できるもの
である。
【００３４】但し、メインＣＰＵ１とサブＣＰＵ３間の
並列処理起動から完了までのターンアラウンドタイムを
短縮し、リアル処理が行えるようにするために、初期設
定時に、メインＣＰＵ１の命令によって、割り込みコン
トローラ６が処理する割り込み要求信号の優先順位を、
メインＣＰＵ１、サブＣＰＵ３、周辺装置の順となるよ
うにしておく。
並列処理起動から完了までのターンアラウンドタイムを
短縮し、リアル処理が行えるようにするために、初期設
定時に、メインＣＰＵ１の命令によって、割り込みコン
トローラ６が処理する割り込み要求信号の優先順位を、
メインＣＰＵ１、サブＣＰＵ３、周辺装置の順となるよ
うにしておく。
【００３５】また、メインＣＰＵ１とサブＣＰＵ３とか
ら同時に割り込み要求が行われることがないので、メイ
ンＣＰＵ１とサブＣＰＵ３とから割り込み要求を行うた
めに必要な各ラッチ信号１６及び２９を、２入力アンド
ゲート１０によって論理積を取り、この論理積の取られ
た信号２０を割り込みコントローラ６の割り込み受付部
へ出力して、コントローラ６に割り込みの判断をさせて
いる。このような理由によって各信号１６と２９との調
停をゲート１０のみで済ませることができるが、従来で
あれば、このような調停を行うために比較的規模の大き
い調停回路を必要としていた。
ら同時に割り込み要求が行われることがないので、メイ
ンＣＰＵ１とサブＣＰＵ３とから割り込み要求を行うた
めに必要な各ラッチ信号１６及び２９を、２入力アンド
ゲート１０によって論理積を取り、この論理積の取られ
た信号２０を割り込みコントローラ６の割り込み受付部
へ出力して、コントローラ６に割り込みの判断をさせて
いる。このような理由によって各信号１６と２９との調
停をゲート１０のみで済ませることができるが、従来で
あれば、このような調停を行うために比較的規模の大き
い調停回路を必要としていた。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
高速リアル処理に対応可能なマルチタスク処理及び並列
処理を実現することができる効果があり、また、仕事の
処理量が増加した場合であっても、それを小規模なハー
ドウエア構成、及び容易なファームウエア構成で実現す
ることができる効果がある。
高速リアル処理に対応可能なマルチタスク処理及び並列
処理を実現することができる効果があり、また、仕事の
処理量が増加した場合であっても、それを小規模なハー
ドウエア構成、及び容易なファームウエア構成で実現す
ることができる効果がある。
【図１】本発明の原理図である。
【図２】本発明の一実施例による高速並列処理装置のブ
ロック構成図である。
ロック構成図である。
１ メインＣＰＵ
３ サブＣＰＵ
５ 第１記憶手段
６ 割り込みコントロール手段
９ バスコントロール手段
３３ 第２記憶手段
４０ バス
Claims (1)
- 【請求項１】 マルチタスク処理を行うメインＣＰＵ
（１） と、該メインＣＰＵ（１） のスレーブとして
の機能を果たすと共に、該メインＣＰＵ（１） が行う
処理と独立して並列処理を行うサブＣＰＵ（３） と、
該サブＣＰＵ（３） が並列処理を行うためのパラメー
タを格納する書込み／読出し型の第１記憶手段（３３）
と、該サブＣＰＵ（３） の並列処理結果を格納する先
入れ／先出し型の第２記憶手段（５） と、該メインＣ
ＰＵ（１） と該サブＣＰＵ（３） との並列処理の起
動／終了を通知する割り込み要求及び、周辺装置からの
割り込み要求を調停する割り込みコントロール手段（６
） と、該サブＣＰＵ（３） が並列処理を行っている
際に、該メインＣＰＵ（１） がマルチタスク処理を行
えるように、該メインＣＰＵ（１） 、サブＣＰＵ（３
） 、第２記憶手段（５） 、第１記憶手段（３３）、
及び割り込みコントロール手段（６） を接続するバス
（４０）を制御するバスコントロール手段（９） とを
具備し、前記メインＣＰＵ（１） のマルチタスク処理
では不可能なリアル処理を、前記サブＣＰＵ（１） に
独立して並列処理として行わせることによって、該リア
ル処理と該マルチタスク処理を同時に行うことができる
ようにしたことを特徴とする高速並列処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4559791A JPH04266152A (ja) | 1991-02-20 | 1991-02-20 | 高速並列処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4559791A JPH04266152A (ja) | 1991-02-20 | 1991-02-20 | 高速並列処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04266152A true JPH04266152A (ja) | 1992-09-22 |
Family
ID=12723761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4559791A Withdrawn JPH04266152A (ja) | 1991-02-20 | 1991-02-20 | 高速並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04266152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001209608A (ja) * | 2000-01-24 | 2001-08-03 | Sony Corp | 信号処理システム、信号処理回路および復調装置 |
-
1991
- 1991-02-20 JP JP4559791A patent/JPH04266152A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001209608A (ja) * | 2000-01-24 | 2001-08-03 | Sony Corp | 信号処理システム、信号処理回路および復調装置 |
| JP4534288B2 (ja) * | 2000-01-24 | 2010-09-01 | ソニー株式会社 | 信号処理システム、信号処理回路および復調装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |