JP2001209608A - 信号処理システム、信号処理回路および復調装置 - Google Patents

Abstract

(57)【要約】 【課題】 外部端子の数を削減でき、回路の集積化を効
率的に行える信号処理システムを提供する。 【解決手段】 ホストＣＰＵ３からアドレスを入力し、
ホストＣＰＵ３との間でバスを介したデータの入出力を
行うホストＣＰＵ用バスインターフェイス回路３０と、
ホストＣＰＵ３からのデータを記憶する書き込み専用レ
ジスタ群３５およびＲＡＭ４２と、ホストＣＰＵ３から
のアドレスに応じて割り込み信号Ｓ４０を生成する割込
回路４０と、割り込み信号Ｓ４０に応じて、ＲＡＭ４２
等に記憶されたデータに基づいて処理を行うＣＰＵ４１
とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ホストＣ
ＰＵと、そのマスタとなる信号処理回路とを有する信号
処理システムおよびその信号処理回路と、復調装置とに
関する。

【０００２】

【従来の技術】比較的規模の大きなシステムでは、例え
ば、図６に示すように、システム全体を制御するホスト
ＣＰＵ(Host Central Processing Unit)１０１とは別
に、サブＣＰＵ(Sub Central Processing Unit) １０６
が設けられ、例えば信号処理回路１０２および１０３な
どのシステムの一部をホストＣＰＵ１０１からの命令や
データに基づいてサブＣＰＵ１０６で制御する場合があ
る。このような従来のシステムでは、サブＣＰＵ１０６
に外部割り込み端子を設け、ホストＣＰＵ１０１からサ
ブＣＰＵ１０６の外部割り込み端子に割り込み信号を出
力して、ホストＣＰＵ１０１とサブＣＰＵ１０６との間
の通信を行っている。ホストＣＰＵ１０１とサブＣＰＵ
１０６との間には、データおよびアドレスを伝送するバ
スと、割り込み信号を伝送する信号線とが設けられてい
る。ホストＣＰＵ１０１は、例えば、必要に応じてイン
ターフェイス回路１０７を介して入力した割り込み信号
に基づいて処理を行う。

【０００３】信号処理回路１０２および１０３は、例え
ば、図７に示すように、サブＣＰＵＩ／Ｆ１１０、レジ
スタ群１１１および信号処理モジュール１１２を有す
る。サブＣＰＵ１０６は、例えば、信号処理回路１０２
および１０３のサブＣＰＵＩ／Ｆ１１０を介して、レジ
スタ群１１１に書き込みを行って動作モードを設定した
り、信号処理モジュール１１２の処理（動作）状態など
を示すステータスデータをレジスタ群１１１から読み出
す。信号処理モジュール１１２は、例えば、レジスタ群
１１１から読み出した動作モードに基づいて所定の処理
を行い、自らの処理状態を示すステータスデータをレジ
スタ群１１１に書き込む。

【０００４】

【発明が解決しようとする課題】ところで、近年、複数
のＬＳＩを集積化したシステムでは、信号処理の性能を
高めるために、前述したようなサブＣＰＵの機能をＬＳ
Ｉ内に構築する傾向がある。例えば、図６に示すシステ
ムでは、サブＣＰＵ１０６の機能を信号処理回路１０２
および１０３内に構築する。この場合に、信号処理回路
１０２および１０３には、ホストＣＰＵ１０１からの割
り込み信号を受ける外部端子を設ける必要がある。しか
しながら、各ＬＳＩに設けることが可能な外部端子（ピ
ン）の数には制限があるため、上述したようなホストＣ
ＰＵ１０１からの割り込み信号を受ける外部端子をＬＳ
Ｉに設けることが困難な場合がある。同様な問題は、受
信信号を復調する復調装置などでも存在する。

【０００５】本発明は上述した従来技術の問題点に鑑み
てなされ、外部端子の数を削減でき、回路の集積化を効
率的に行える信号処理システム、信号処理装置および復
調装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
信号処理システムは、第１の演算処理回路と、信号処理
回路と、前記第１の演算処理回路と前記信号処理回路と
を接続するバスとを有する信号処理システムであって、
前記信号処理回路は、前記第１の演算処理回路から前記
バスを介してアドレスを入力し、前記第１の演算処理回
路との間で前記バスを介したデータの入出力を行うイン
ターフェイス回路と、前記第１の演算処理回路から入力
したデータを記憶する記憶回路と、前記インターフェイ
ス回路が前記バスを介して前記第１の演算処理回路から
アクセスを受けると、割り込み信号を生成する割込回路
と、前記割り込み信号に応じて、前記インターフェイス
回路に入力されたアドレスを取り込み、当該アドレスに
応じて、前記記憶回路に記憶されたデータに基づいた処
理を行う第２の演算処理回路とを有する。

【０００７】本発明の信号処理システムでは、第１の演
算処理回路から信号処理回路に所定のアドレスおよびデ
ータが出力される。そして、当該データが、信号処理回
路内の記憶回路に書き込まれる。その後、第１の演算処
理回路から信号処理回路にアクセスが行われ、その際に
第１の演算処理回路から信号処理回路に所定のアドレス
が出力される。信号処理回路では、割込回路において、
インターフェイス回路が前記バスを介して前記第１の演
算処理回路からアクセスを受けたことを検出すると、割
り込み信号が生成される。そして、第２の演算処理回路
において、前記割り込み信号に応じて、前記インターフ
ェイス回路に入力されたアドレスが取り込まれ、当該ア
ドレスに応じて、前記記憶回路に記憶されたデータに基
づいた処理が行われる。すなわち、本発明の信号処理シ
ステムでは、第１の演算処理回路から信号処理回路に割
り込み信号は出力されず、アドレスを出力することで、
信号処理装置内で第２の演算処理回路に割り込みを行う
か否かが判断される。

【０００８】本発明の信号処理システムは、好ましく
は、前記記憶回路を第１の記憶回路とした場合に、前記
信号処理回路は、前記インターフェイス回路を介して前
記第１の演算処理回路からデータが書き込まれる第２の
記憶回路と、前記インターフェイス回路を介して前記第
１の演算処理回路にデータが読み出される第３の記憶回
路と、前記第２の記憶回路から読み出したデータに基づ
いて処理を行い、当該処理の状態を示すステータスデー
タを前記第３の記憶回路に書き込む信号処理モジュール
とをさらに有する。

【０００９】また、本発明の信号処理システムは、好ま
しくは、前記インターフェイス回路は、前記第１の演算
処理回路から入力したアドレスが、当該信号処理回路に
割り当てられたアドレスであるか否かを判断し、当該信
号処理回路に割り当てられたアドレスであると判断した
場合に、アドレス一致を示す信号を前記割込回路に出力
し、前記割込回路は、前記アドレス一致を示す信号を入
力したときに前記第２の演算処理回路に前記割り込み信
号を出力する。

【００１０】また、本発明の信号処理システムは、好ま
しくは、前記第２の演算処理回路は、必要に応じて、前
記第２の記憶回路に、前記信号処理モジュールの処理を
制御するためのデータを書き込む。

【００１１】また、本発明の信号処理システムは、好ま
しくは、処理回路をさらに有し、前記信号処理回路は、
前記第２の演算処理回路の制御に基づいて、前記処理回
路を制御する制御回路をさらに有する。

【００１２】また、本発明の信号処理回路は、第１の演
算処理回路と接続される信号処理回路であって、前記第
１の演算処理回路から前記バスを介してアドレスを入力
し、前記第１の演算処理回路との間で前記バスを介した
データの入出力を行うインターフェイス回路と、前記第
１の演算処理回路から入力したデータを記憶する記憶回
路と、前記インターフェイス回路が前記バスを介して前
記第１の演算処理回路からアクセスを受けると、割り込
み信号を生成する割込回路と、前記割り込み信号に応じ
て、前記インターフェイス回路に入力されたアドレスを
取り込み、当該アドレスに応じて、前記記憶回路に記憶
されたデータに基づいた処理を行う第２の演算処理回路
とを有する。

【００１３】また、本発明の信号処理回路は、好ましく
は、前記記憶回路を第１の記憶回路とした場合に、前記
インターフェイス回路を介して前記第１の演算処理回路
からデータが書き込まれる第２の記憶回路と、前記イン
ターフェイス回路を介して前記第１の演算処理回路にデ
ータが読み出される第３の記憶回路と、前記第２の記憶
回路から読み出したデータに基づいて処理を行い、当該
処理の状態を示すステータスデータを前記第３の記憶回
路に書き込む信号処理モジュールとをさらに有する。

【００１４】また、本発明の復調回路は、第１の演算処
理回路と、受信信号の選局処理を行うチューナ回路と、
前記選局処理で得られた信号の復調を行う復調回路と、
前記チューナ回路または前記復調回路の制御を行う信号
処理回路とを有する復調装置であって、前記信号処理回
路は、前記第１の演算処理回路から前記バスを介してア
ドレスを入力し、前記第１の演算処理回路との間で前記
バスを介したデータの入出力を行うインターフェイス回
路と、前記第１の演算処理回路から入力したデータを記
憶する記憶回路と、前記インターフェイス回路が前記バ
スを介して前記第１の演算処理回路からアクセスを受け
ると、割り込み信号を生成する割込回路と、前記割り込
み信号に応じて、前記インターフェイス回路に入力され
たアドレスを取り込み、当該アドレスに応じて、前記チ
ューナ回路または前記復調回路を制御する制御回路とを
有する。

【００１５】

【発明の実施の形態】以下、本発明の実施形態に係わる
信号処理システムを説明する。第１実施形態 図１は、本実施形態の信号処理システム１の構成図であ
る。図１に示すように、信号処理システム１は、インタ
ーフェイス回路２、ホストＣＰＵ３、信号処理回路４，
５、処理回路６，７および信号処理回路８，９を有す
る。ホストＣＰＵ３および信号処理回路４，５，８，９
は、バス１０を介して接続されている。バス１０として
は、例えば、アドレス線、データ線、リード／ライト切
り換え信号およびチップイネーブル信号などによって構
成されるパラレルバスや、テレビジョン関係のセットで
用いられるＰｈｉｌｉｐ社の規格であるＩ² バス（２線
式のシリアルバス）などが用いられる。

【００１６】ここで、ホストＣＰＵ３が本発明の第１の
演算処理回路に対応し、信号処理回路４および５が本発
明の信号処理回路に対応し、バス１０が本発明のバスに
対応している。

【００１７】〔インターフェイス回路２〕インターフェ
イス回路２は、信号処理システム１の図示しない操作手
段あるいは外部から制御信号Ｓ２０を入力し、これをホ
ストＣＰＵ３に出力する。

【００１８】〔ホストＣＰＵ３〕ホストＣＰＵ３は、例
えば、プログラムの実行状況あるいは制御信号Ｓ２０に
基づいて、信号処理回路４および５のレジスタ群に書き
込みを行って動作モードを設定したり、信号処理回路４
および５の処理状態などを示すステータスデータを当該
レジスタ群から読み出す。本実施形態では、ホストＣＰ
Ｕ３がマスタとなり、信号処理回路４および５がスレー
ブとなる。

【００１９】〔処理回路６および７〕処理回路６および
７は、それぞれ信号処理回路４および５の制御に基づい
て所定の処理を行う。

【００２０】〔信号処理回路８および９〕信号処理回路
８および９は、それぞれバス１０を介してホストＣＰＵ
３から制御信号を入力し、当該制御信号に基づいて所定
の処理を行う。

【００２１】〔信号処理回路４および５〕信号処理回路
４および５は、例えば、同じ構成をしている。図２は、
信号処理回路４および５の構成図である。図２に示すよ
うに、信号処理回路４および５は、例えば、ホストＣＰ
Ｕ用バスインターフェイス回路３０、セレクタ３１、読
み出し専用レジスタ群３２、セレクタ３３、デコーダ３
４、書き込み専用レジスタ群３５、ホストＣＰＵ用書き
込み専用レジスタ群３６、Ｉ／Ｏ回路３７，３８，３
９、割込回路４０、ＣＰＵ４１、ＲＡＭ４２、ＲＯＭ４
３、ドライバ回路４４、外部ＲＯＭＩ／Ｆ４５、信号処
理モジュール４６を有する。信号処理回路４および５
は、それぞれＬＳＩなどの集積回路によって実現され
る。

【００２２】ここで、ホストＣＰＵ用バスインターフェ
イス回路３０が本発明のインターフェイス回路に対応
し、読み出し専用レジスタ群３２、書き込み専用レジス
タ群３５およびＲＡＭ４２が本発明の記憶回路に対応
し、割込回路４０が本発明の割込回路に対応し、ＣＰＵ
４１が本発明の第２の演算処理回路に対応している。

【００２３】図２に示すように、ホストＣＰＵ用バスイ
ンターフェイス回路３０、セレクタ３１、セレクタ３
３、ホストＣＰＵ用書き込みレジスタ３６およびＩ／Ｏ
回路３７，３８，３９は、内部バス５０を介して接続さ
れている。また、Ｉ／Ｏ回路３７，３８，３９、ＣＰＵ
４１、ＲＡＭ４２、ＲＯＭ４３、ドライバ回路４４およ
び外部ＲＯＭＩ／Ｆ４５は、ＣＰＵバス５１を介して接
続されている。

【００２４】ホストＣＰＵ用バスインターフェイス回路
３０は、図１に示すバス１０を介してホストＣＰＵ３と
の間でデータおよびアドレスの入出力を行う。具体的に
は、ホストＣＰＵ用バスインターフェイス回路３０は、
図１に示すバス１０を介してホストＣＰＵ３からアクセ
スを受けると、当該アクセスで指定されたスレーブアド
レスと自らに予め割り当てられたスレーブアドレスとが
一致するか否かを判断し、一致すると判断した場合に
は、そのことを示すスレーブアドレス一致信号Ｓ３０ａ
を割込回路４０に出力する。また、ホストＣＰＵ用バス
インターフェイス回路３０は、ホストＣＰＵ３によるア
クセスがライトである場合に、ホストＣＰＵ３から入力
したサブアドレスＳＵＢ＿ＡＤＲおよびライトデータＷ
＿ＤＡＴＡ＿ＯＵＴを内部バス５０に出力する。また、
ホストＣＰＵ用バスインターフェイス回路３０は、ホス
トＣＰＵ３によるアクセスがリードである場合に、セレ
クタ３１およびＩ／Ｏ回路３７から内部バス５０に出力
されたリードデータＲ＿ＤＡＴＡ＿ＯＵＴを図１に示す
バス１０を介してホストＣＰＵ３に出力する。

【００２５】セレクタ３１は、図１に示すホストＣＰＵ
３による読み出し専用レジスタ群３２に対しての読み出
し動作と、Ｉ／Ｏ回路３９を介したＣＰＵ４１による読
み出し専用レジスタ群３２に対しての読み出し動作とを
選択的に受け付ける。具体的には、セレクタ３１は、ホ
ストＣＰＵ用バスインターフェイス回路３０から入力し
たサブアドレスＳＵＢ＿ＡＤＲによって指定された読み
出し専用レジスタ群３２のレジスタから読み出されたリ
ードデータＲ＿ＤＡＴＡ＿ＯＵＴをホストＣＰＵ用バス
インターフェイス回路３０に出力する。また、セレクタ
３１は、ＣＰＵ４１が出力したアドレスＲ＿ＡＤＲをＩ
／Ｏ回路３９を介して入力し、当該アドレスＲ＿ＡＤＲ
によって指定された読み出し専用レジスタ群３２のレジ
スタから読み出したリードデータＲ＿ＤＡＴＡ＿ＩＮを
Ｉ／Ｏ回路３９に出力する。

【００２６】読み出し専用レジスタ群３２には、例え
ば、信号処理モジュール４６によって信号処理モジュー
ル４６の処理（動作）状態を示すステータスデータなど
が書き込まれる。

【００２７】セレクタ３３は、例えば、ホストＣＰＵ用
書き込み専用レジスタ群３６から読み出された選択モー
ドＳ３６ａに基づいて、図１に示すホストＣＰＵ３によ
る書き込み専用レジスタ群３５に対しての書き込み動作
と、Ｉ／Ｏ回路３８を介したＣＰＵ４１による書き込み
専用レジスタ群３５に対しての書き込み動作とを選択的
に受け付ける。具体的には、セレクタ３３は、ホストＣ
ＰＵ用バスインターフェイス回路３０から入力したサブ
アドレスＳＵＢ＿ＡＤＲをデコーダ３４に出力し、デコ
ーダ３４においてデコードされたアドレスによって指定
された書き込み専用レジスタ群３５内のレジスタに、ホ
ストＣＰＵ用バスインターフェイス回路３０から入力し
たライトデータＷ＿ＤＡＴＡ＿ＯＵＴを書き込む。ま
た、セレクタ３３は、ＣＰＵ４１が出力したアドレスＷ
＿ＡＤＲをＩ／Ｏ回路３８を介して入力し、当該アドレ
スＷ＿ＡＤＲをデコーダ３４に出力し、デコーダ３４に
おいてデコードされたアドレスによって指定された書き
込み専用レジスタ群３５内のアドレスに、Ｉ／Ｏ回路３
８を介して入力したライトデータＷ＿ＤＡＴＡ＿ＩＮを
書き込む。

【００２８】デコーダ３４は、例えば、セレクタ３３か
ら入力したアドレスＷ＿ＡＤＲをデコードする。

【００２９】書き込み専用レジスタ群３５は、信号処理
モジュール４６の動作パラメータなどを記憶する。

【００３０】ホストＣＰＵ用書き込み専用レジスタ群３
６は、ホストＣＰＵ用バスインターフェイス回路３０を
介して入力したサブアドレスＳＵＢ＿ＡＤＲによって指
定されるレジスタに、セレクタ３３の選択内容を決定す
る選択モードＳ３６ａ、ホストＣＰＵ３からＣＰＵ４１
に指示される動作モードおよび動作時のパラメータＳ３
６ｂなどが記憶される。

【００３１】Ｉ／Ｏ回路３７は、ホストＣＰＵ用バスイ
ンターフェイス回路３０とＣＰＵバス５１との間でデー
タおよびアドレスの入出力を行う。Ｉ／Ｏ回路３８は、
セレクタ３３とＣＰＵバス５１との間でデータおよびア
ドレスの入出力を行う。Ｉ／Ｏ回路３９は、セレクタ３
１とＣＰＵバス５１との間でデータおよびアドレスの入
出力を行う。

【００３２】割込回路４０は、ホストＣＰＵ用バスイン
ターフェイス回路３０から入力したスレーブアドレス一
致信号Ｓ３０ａが一致したことを示すと（ホストＣＰＵ
３がホストＣＰＵバスインターフェイス回路３０にアク
セスすると）、ＣＰＵ４１に割り込み信号Ｓ４０を出力
する。このとき、ＣＰＵ４１は、割込回路４０からの割
り込み信号Ｓ４０と共に、例えば、ホストＣＰＵ用バス
インターフェイス回路３０から、ホストＣＰＵ３による
アクセスがリードおよびライトのどちらであるかを示す
情報を入力する。

【００３３】ＲＡＭ４２の記憶領域の一部は、例えば、
ホストＣＰＵ３との間で送受信するデータ、命令および
ステータスデータなどを保存する仮想的なＣＰＵＩ／Ｆ
レジスタとして機能する。ＲＡＭ４２に記憶される命令
としては、例えば２５６種類の命令が用いられ、ホスト
ＣＰＵ３から入力される８ビットのデータによって指定
される。なお、図１に示すバス１０として、前述したＩ
² Ｃシリアルバスを用いた場合には、その仮想サブアド
レス４０−７Ａ（Ｈｅｘ）と、ＲＡＭ４２内のアドレス
との変換テーブルをＣＰＵ４１が実行するソフトウェア
上に用意する。そのため、ＲＡＭ４２内にレジスタを、
ハードウェアの制約を受けずに柔軟に設定でき、多様な
状況に適用可能である。

【００３４】ＲＡＭ４２には、例えば、サブアドレスＳ
ＵＢ＿ＡＤＲが「３１（Ｈｅｘ）」を示すときに、ホス
トＣＰＵ３がＣＰＵ４１に指定する動作パラメータを示
すライトデータＷ＿ＤＡＴＡ＿ＯＵＴが書き込まれる。
また、ＲＡＭ４２には、ＣＰＵ４１によって、ＣＰＵ４
１の動作状態を示すステータスデータが書き込まれ、例
えば、サブアドレスＳＵＢ＿ＡＤＲが「２０（Ｈｅ
ｘ）」を示すときに、当該ステータスデータが、ＣＰＵ
バス５１、Ｉ／Ｏ回路３７、内部バス５０およびホスト
ＣＰＵ用バスインターフェイス回路３０を介してホスト
ＣＰＵ３に出力される。

【００３５】ＲＯＭ４３には、例えば、ＣＰＵ４１の通
常動作時の実行プログラムや割り込みルーチンなどが記
憶されている。

【００３６】ドライバ回路４４は、例えば、図１に示す
処理回路６および７に接続され、ＣＰＵ４１からの制御
に基づいて、処理回路６および７の処理を駆動および制
御する。

【００３７】外部ＲＯＭＩ／Ｆ４５は、例えば、エミュ
レータなどに接続される。

【００３８】信号処理モジュール４６は、書き込み専用
レジスタ群３５から読み出した動作パラメータにもおづ
いて所定の動作を行い、自らの処理状態を示すステータ
スデータを読み出し専用レジスタ群３２に書き込む。ま
た、信号処理モジュール４６は、前段の信号処理回路か
ら入力したデータに基づいて所定の処理を行い、その処
理結果を後段の信号処理回路に出力する。

【００３９】ＣＰＵ４１は、通常動作時に信号処理モジ
ュール４６の制御、並びに信号処理回路４および５の制
御を行い、ホストＣＰＵ３からの割り込みが発生する
と、ＲＯＭ４３から読み出した所定の割り込みルーチン
に基づいて割り込み動作を行う。ＣＰＵ４１の処理は、
例えば、ホストＣＰＵ３によってＲＡＭ４２の仮想レジ
スタに書き込まれた動作パラメータに基づいて行われ
る。

【００４０】〔信号処理システム１の作用〕以下、信号
処理回路４および５のＣＰＵ４１の処理と関連付けなが
ら、信号処理システム１の作用を説明する。図３は、Ｃ
ＰＵ４１の通常動作時の処理を示すフローチャートであ
る。 ステップＳ１：ＣＰＵ４１は、初期化処理を行う。 ステップＳ２：ＣＰＵ４１は、必要に応じて、信号処理
モジュール４６の処理で用いられるパラメータを計算
し、当該計算によって得たパラメータを、ＣＰＵバス５
１、Ｉ／Ｏ回路３８、内部バス５０およびセレクタ３３
を介して、書き込み専用レジスタ群３５の所定のレジス
タに書き込む。これによって、信号処理モジュール４６
の処理がＣＰＵ４１によって制御される。なお、上述し
たＣＰＵ４１によるパラメータの計算は、必要に応じ
て、例えば、後述するステップＳ６において読み出した
信号処理モジュール４６の処理状態を示すステータスデ
ータに基づいて行われる。また、ＣＰＵ４１は、信号処
理モジュール４６の制御と並行して、ドライバ回路４４
を制御し、それに応じて図１に示す処理回路６および７
の処理が、それぞれ信号処理回路４および５のドライバ
回路４４によって制御される。

【００４１】ステップＳ３：ＣＰＵ４１は、例えば、Ｒ
ＡＭ４２内の仮想レジスタとして用いられている記憶領
域に記憶された命令実行フラグを見て、当該命令実行フ
ラグが実行待ちを示す「１」を示しているか否かを判断
し、「１」を示していると判断した場合にはステップＳ
４の処理を実行し、「０」を示していると判断した場合
にはステップＳ６の処理を実行する。

【００４２】ステップＳ４：ＣＰＵ４１は、ＲＡＭ４２
内の仮想レジスタとして用いられている所定の記憶領域
に記憶された命令を読み出し、当該読み出した命令に対
応したサブルーチンをＲＯＭ４３から読み出して実行す
る。

【００４３】ステップＳ５：ＲＡＭ４２は、ＲＡＭ４２
に記憶されている命令実行フラグを「０」に設定する。

【００４４】ステップＳ６：ＣＰＵ４１は、ＣＰＵバス
５１、Ｉ／Ｏ回路３９、内部バス５０およびセレクタ３
１を介して、読み出し専用レジスタ群３２に記憶されて
いる信号処理モジュール４６の処理状態を示すステータ
スデータを読み出す。

【００４５】次に、ＣＰＵ４１の割り込み動作を説明す
る。図４は、ＣＰＵ４１の割り込み動作時の処理を示す
フローチャートである。 ステップＳ１１：図１に示すホストＣＰＵ３によるホス
トＣＰＵ用バスインターフェイス回路３０に対して対し
てのアクセスが発生する。当該アクセスは、バス１０を
介してホストＣＰＵ３から信号処理回路４および５に、
サブアドレスＳＵＢ＿ＡＤＲを出力することで行われ
る。

【００４６】ステップＳ１２：ホストＣＰＵ用バスイン
ターフェイス回路３０から割込回路４０にアドレスの一
致を示すスレーブアドレス一致信号Ｓ３０ａが出力さ
れ、割込回路４０からＣＰＵ４１に割り込み信号Ｓ４０
が出力される。

【００４７】ステップＳ１３：ＣＰＵ４１は、内部バス
５０、Ｉ／Ｏ回路３７およびＣＰＵバス５１を介して、
ホストＣＰＵ用バスインターフェイス回路３０から、ス
テップＳ１１のアクセスに伴って入力されたサブアドレ
スＳＵＢ＿ＡＤＲと、リードおよびライトのいずれであ
るかを示す情報を入力する。

【００４８】ステップＳ１４：ＣＰＵ４１は、ステップ
Ｓ１３で入力したサブアドレスＳＵＢ＿ＡＤＲが、ＣＰ
Ｕ４１に割り当てられたアドレスであるか否かを判断
し、ＣＰＵ４１に割り当てられたアドレスであると判断
した場合にはステップＳ１５，Ｓ１７，Ｓ１９の処理を
実行する。

【００４９】ステップＳ１５：ＣＰＵ４１は、サブアド
レスＳＵＢ＿ＡＤＲが「３０（Ｈｅｘ）」であるか否か
を判断し、「３０（Ｈｅｘ）」であると判断した場合に
はステップＳ１６の処理を実行し、「３０（Ｈｅｘ）」
ではないと判断した場合には処理を終了する。

【００５０】ステップ１６：ＣＰＵ４１は、ホストＣＰ
Ｕ用バスインターフェイス回路３０、内部バス５０およ
びＩ／Ｏ回路３７を介してＣＰＵバス５１に出力された
命令を、当該命令と共に出力されたサブアドレスＳＵＢ
＿ＡＤＲによって指定されるＲＡＭ４２内の仮想レジス
タに書き込むと共に、仮想レジスタ内の命令実行フラグ
を「１」に設定する。

【００５１】ステップＳ１７：ＣＰＵ４１は、サブアド
レスＳＵＢ＿ＡＤＲが「３１（Ｈｅｘ）」であるか否か
を判断し、「３１（Ｈｅｘ）」であると判断した場合に
はステップＳ１８の処理を実行し、「３１（Ｈｅｘ）」
ではないと判断した場合には処理を終了する。

【００５２】ステップ１８：ＣＰＵ４１は、ホストＣＰ
Ｕ用バスインターフェイス回路３０、内部バス５０およ
びＩ／Ｏ回路３７を介してＣＰＵバス５１に出力された
データを、当該データと共に出力されたサブアドレスＳ
ＵＢ＿ＡＤＲによって指定されるＲＡＭ４２内の仮想レ
ジスタに書き込む。ＲＡＭ４２内の仮想レジスタに書き
込まれた当該データは、ＣＰＵ４１の処理に用いられ
る。

【００５３】ステップＳ１９：ＣＰＵ４１は、サブアド
レスＳＵＢ＿ＡＤＲが「２０（Ｈｅｘ）」であるか否か
を判断し、「２０（Ｈｅｘ）」であると判断した場合に
はステップＳ３０の処理を実行し、「２０（Ｈｅｘ）」
ではないと判断した場合には処理を終了する。

【００５４】ステップ２０：ＣＰＵ４１は、ホストＣＰ
Ｕ用バスインターフェイス回路３０、内部バス５０およ
びＩ／Ｏ回路３７を介してＣＰＵバス５１に出力された
サブアドレスＳＵＢ＿ＡＤＲによって指定されるＲＡＭ
４２内の仮想レジスタから読み出したデータを、ＣＰＵ
バス５１、Ｉ／Ｏ回路３７および内部バス５０を介して
ホストＣＰＵ用バスインターフェイス回路３０に出力す
る。当該データは、ホストＣＰＵ用バスインターフェイ
ス回路３０を介して、ホストＣＰＵ３に出力される。当
該データが、ＣＰＵ４１のステータスデータである場合
には、ホストＣＰＵ３は、当該ステータスデータに基づ
いて、ＣＰＵ４１の処理状態を知ることができる。

【００５５】以上説明したように、信号処理システム１
では、ホストＣＰＵ３から信号処理回路４および５に割
り込み信号を出力することなく、ホストＣＰＵ３から信
号処理回路４および５に出力されるサブアドレスＳＵＢ
＿ＡＤＲに基づいて、信号処理回路４および５のＣＰＵ
４１は、ホストＣＰＵ３から自らに割り込み要求が生じ
たことを認識できる。そのため、信号処理回路４および
５には、ホストＣＰＵ３からの割り込み信号を入力する
割り込み端子および配線を設ける必要がなくなり、回路
設計上好適である。また、信号処理システム１によれ
ば、信号処理回路４および５内に、ホストＣＰＵ３のス
レーブとなるＣＰＵ４１を集積化したことで、小規模化
および処理の高速化が図れる。

【００５６】第２実施形態 本実施形態では、上述した第１実施形態の信号処理シス
テム１を、復調装置に適用した場合を説明する。図５
は、本実施形態の復調装置６１の構成図である。図５に
示すように、復調装置６１は、インターフェイス回路
２、ホストＣＰＵ３、信号処理回路４および５、チュー
ナ６４、復調・誤り訂正回路６５、デマルチプレクサ６
８およびＤＡＣ(Digital Analog Converter)を有する。
ホストＣＰＵ３、信号処理回路４，、デマルチプレクサ
６８、ＤＡＣ６９は、バス１０を介して接続されてい
る。図５において、図１と同じ符号を付した構成要素
は、基本的に、第１実施形態で前述した同一符号の構成
要素と同じである。

【００５７】復調装置６１では、信号処理回路４および
モニタ５によって、チューナ６４および復調・誤り訂正
回路６５の処理を制御する。チューナ６４は、信号処理
回路４の図２に示すドライバ回路４４からの制御に基づ
いて、受信信号Ｓ６３から希望チャンネルを選択し、選
択したチャンネルの信号を中間周波数（ＩＦ）信号Ｓ６
４に変換し、ＩＦ信号Ｓ６４を復調・誤り訂正回路６５
に出力する。

【００５８】本実施形態では、例えば、ホストＣＰＵ３
から信号処理回路４のＣＰＵ４１に、選局命令が出され
ると共に、書き込み専用レジスタ群３５あるいはＲＡＭ
４２に、選局周波数やシンボルレートなどのデータが書
き込まれ、当該データを用いてＣＰＵ４１がチューナ６
４内のＰＬＬ回路の動作パラメータを計算し、当該動作
パラメータに基づいてドライバ回路４４がチューナ６４
を制御する。また、チューナ６４から図２に示す読み出
し専用レジスタ群３２に、信号のＳ／Ｎ特性、設定した
選局周波数と受信周波数とのずれなどの受信状況に関す
るデータが書き込まれ、当該データがホストＣＰＵ３に
読み出される。ホストＣＰＵ３は、当該データに基づい
て、チューナ６４の処理状態を知ることができる。ホス
トＣＰＵ３は、選局命令を信号処理回路４に出力する
と、一定時間経過後に、チューナ６４による選局動作が
ロック状態になったか否かを、例えば図２に示す読み出
し専用レジスタ群３２に記憶されたデータを読み出すこ
とで確認する。

【００５９】復調・誤り訂正回路６５は、信号処理回路
５の図２に示すドライバ回路４４からの制御に基づい
て、ＩＦ信号Ｓ６４をＰＳＫ(Phase Shift Key) 方式な
どで復調した後に、誤り訂正を行って信号Ｓ６５を生成
し、これをデマルチプレクサ６８に出力する。このと
き、信号処理回路５の図２に示すＣＰＵ４１において、
ＰＳＫ復調時の動作パラメータなどが計算され、当該動
作パラメータに基づいてドライバ回路４４が復調・誤り
訂正回路６５を制御する。

【００６０】デマルチプレクサ６８は、ホストＣＰＵ３
からの制御に基づいて、信号Ｓ６５にデマルチプレクサ
処理を行い、それによって得られた信号Ｓ６８をＤＡＣ
６９に出力する。

【００６１】ＤＡＣ６９は、ホストＣＰＵ３からの制御
に基づいて、信号Ｓ６８にアナログ信号に変換して信号
Ｓ６９を生成し、これを後段のディスプレイなどに出力
する。

【００６２】以上説明したように、復調装置６１によれ
ば、ホストＣＰＵ３から信号処理回路４および５に割り
込み信号を出力することなく、ホストＣＰＵ３から信号
処理回路４および５に出力されるサブアドレスＳＵＢ＿
ＡＤＲに基づいて、信号処理回路４および５のＣＰＵ４
１は、ホストＣＰＵ３から自らに割り込み要求が生じた
ことを認識できる。そのため、信号処理回路４および５
には、ホストＣＰＵ３からの割り込み信号を入力する割
り込み端子および配線を設ける必要がなくなり、回路設
計上の好適である。また、信号処理システム１によれ
ば、信号処理回路４および５内に、ホストＣＰＵ３のス
レーブとなるＣＰＵ４１を集積化したことで、小規模化
および処理の高速化が図れる。

【００６３】本発明は上述した実施形態には限定されな
い。例えば、本発明は、図１に示すホストＣＰＵ３およ
び信号処理回路４のみを有するシステムであってもよ
い。また、信号処理回路４および５内の構成も、図２に
示すものには限定されない。

【００６４】

【発明の効果】以上説明したように、本発明によれば、
外部端子の数を削減でき、回路の集積化を効率的に行え
る信号処理システム、信号処理装置および復調装置を提
供できる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態の信号処理シス
テムの構成図である。

【図２】図２は、図１に示す信号処理回路の構成図であ
る。

【図３】図３は、図２に示すＣＰＵの通常動作時の処理
を示すフローチャートである。

【図４】図４は、図２に示すＣＰＵの割り込み動作時の
処理を示すフローチャートである。

【図５】図５は、本発明の第２実施形態の復調装置の構
成図である。

【図６】図６は、従来の信号処理システムの構成図であ
る。

【図７】図７は、図６に示す信号処理回路の構成図であ
る。

【符号の説明】

１…信号処理システム、２…インターフェイス回路、３
…ホストＣＰＵ、４〜９…信号処理回路、６，７…処理
回路、１０…バス、３０…ホストＣＰＵ用バスインター
フェイス回路、３１…セレクタ、３２…読み出し専用レ
ジスタ群、３３…セレクタ、３４…デコーダ、３５…書
き込み専用レジスタ群、３６…ホストＣＰＵ用書き込み
専用レジスタ群、３７〜３９…Ｉ／Ｏ回路、４０…割込
回路、４１…ＣＰＵ、４２…ＲＡＭ、４３…ＲＯＭ、４
４…ドライバ回路、４５…外部ＲＯＭＩ／Ｆ、５０…内
部バス、５１…ＣＰＵバス

Claims (10)

【特許請求の範囲】
1. 【請求項１】第１の演算処理回路と、 信号処理回路と、 前記第１の演算処理回路と前記信号処理回路とを接続す
   るバスとを有する信号処理システムにおいて、 前記信号処理回路は、 前記第１の演算処理回路から前記バスを介してアドレス
   を入力し、前記第１の演算処理回路との間で前記バスを
   介したデータの入出力を行うインターフェイス回路と、 前記第１の演算処理回路から入力したデータを記憶する
   記憶回路と、 前記インターフェイス回路が前記バスを介して前記第１
   の演算処理回路からアクセスを受けると、割り込み信号
   を生成する割込回路と、 前記割り込み信号に応じて、前記インターフェイス回路
   に入力されたアドレスを取り込み、当該アドレスに応じ
   て、前記記憶回路に記憶されたデータに基づいた処理を
   行う第２の演算処理回路とを有する信号処理システム。
2. 【請求項２】前記記憶回路を第１の記憶回路とした場合
   に、 前記信号処理回路は、 前記インターフェイス回路を介して前記第１の演算処理
   回路からデータが書き込まれる第２の記憶回路と、 前記インターフェイス回路を介して前記第１の演算処理
   回路にデータが読み出される第３の記憶回路と、 前記第２の記憶回路から読み出したデータに基づいて処
   理を行い、当該処理の状態を示すステータスデータを前
   記第３の記憶回路に書き込む信号処理モジュールとをさ
   らに有する請求項１に記載の信号処理システム。
3. 【請求項３】前記インターフェイス回路は、前記第１の
   演算処理回路から入力したアドレスが、当該信号処理回
   路に割り当てられたアドレスであるか否かを判断し、当
   該信号処理回路に割り当てられたアドレスであると判断
   した場合に、アドレス一致を示す信号を前記割込回路に
   出力し、 前記割込回路は、前記アドレス一致を示す信号を入力し
   たときに前記第２の演算処理回路に前記割り込み信号を
   出力する請求項１に記載の信号処理システム。
4. 【請求項４】前記第２の演算処理回路は、必要に応じ
   て、前記第２の記憶回路に、前記信号処理モジュールの
   処理を制御するためのデータを書き込む請求項２に記載
   の信号処理システム。
5. 【請求項５】処理回路をさらに有し、 前記信号処理回路は、 前記第２の演算処理回路の制御に基づいて、前記処理回
   路を制御する制御回路をさらに有する請求項１に記載の
   信号処理システム。
6. 【請求項６】前記信号処理回路は、集積回路である請求
   項１に記載の信号処理システム。
7. 【請求項７】第１の演算処理回路と接続される信号処理
   回路であって、 前記第１の演算処理回路から前記バスを介してアドレス
   を入力し、前記第１の演算処理回路との間で前記バスを
   介したデータの入出力を行うインターフェイス回路と、 前記第１の演算処理回路から入力したデータを記憶する
   記憶回路と、 前記インターフェイス回路が前記バスを介して前記第１
   の演算処理回路からアクセスを受けると、割り込み信号
   を生成する割込回路と、 前記割り込み信号に応じて、前記インターフェイス回路
   に入力されたアドレスを取り込み、当該アドレスに応じ
   て、前記記憶回路に記憶されたデータに基づいた処理を
   行う第２の演算処理回路とを有する信号処理回路。
8. 【請求項８】前記記憶回路を第１の記憶回路とした場合
   に、 前記インターフェイス回路を介して前記第１の演算処理
   回路からデータが書き込まれる第２の記憶回路と、 前記インターフェイス回路を介して前記第１の演算処理
   回路にデータが読み出される第３の記憶回路と、 前記第２の記憶回路から読み出したデータに基づいて処
   理を行い、当該処理の状態を示すステータスデータを前
   記第３の記憶回路に書き込む信号処理モジュールとをさ
   らに有する請求項７に記載の信号処理回路。
9. 【請求項９】第１の演算処理回路と、 受信信号の選局処理を行うチューナ回路と、 前記選局処理で得られた信号の復調を行う復調回路と、 前記チューナ回路または前記復調回路の制御を行う信号
   処理回路とを有する復調装置において、 前記信号処理回路は、 前記第１の演算処理回路から前記バスを介してアドレス
   を入力し、前記第１の演算処理回路との間で前記バスを
   介したデータの入出力を行うインターフェイス回路と、 前記第１の演算処理回路から入力したデータを記憶する
   記憶回路と、 前記インターフェイス回路が前記バスを介して前記第１
   の演算処理回路からアクセスを受けると、割り込み信号
   を生成する割込回路と、 前記割り込み信号に応じて、前記インターフェイス回路
   に入力されたアドレスを取り込み、当該アドレスに応じ
   て、前記チューナ回路または前記復調回路を制御する制
   御回路とを有する復調装置。
10. 【請求項１０】前記記憶回路を第１の記憶回路とした場
    合に、 前記信号処理回路は、 前記インターフェイス回路を介して前記第１の演算処理
    回路からデータが書き込まれる第２の記憶回路と、 前記インターフェイス回路を介して前記第１の演算処理
    回路にデータが読み出される第３の記憶回路と、 前記第２の記憶回路から読み出したデータに基づいて処
    理を行い、当該処理の状態を示すステータスデータを前
    記第３の記憶回路に書き込む信号処理モジュールとをさ
    らに有する請求項９に記載の復調装置。