JPH0228743A

JPH0228743A - コンピュータシステム

Info

Publication number: JPH0228743A
Application number: JP245189A
Authority: JP
Inventors: Nobutaka Nakamura; 伸隆中村; Takahiro Nasu; 孝博那須
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-04-28
Filing date: 1989-01-09
Publication date: 1990-01-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ＳＩＯポートの割込みレベルの設定をインタ
ラクティブに行なうコンピュータシステムに関する。

（従来の技術）パーソナルコンピュータにおいて、Ｓｉ２（シリアル入
出力、通常はＲ８−２３２Ｃ規格に準拠している）ポー
トは、標準装備されていないか、または、唯一１個のみ
装備されているのが通常である。

近年、高密度実装技術の向上により複数のＳＩＯポート
を標準装備することが可能となってきた。また、ＳＩＯ
ポートの用途としては、単なるコンピュータ間通信のみ
ならずマウスポートとして、あるいは、モデムポートと
しても使用されるようになってきた。その場合、標準装
備の複数のＳＩＯポートの同時使用のみならず、拡張バ
スインターフェースに実装されたＳＩＯポートを持つオ
プションカード（例えばモデムカード）をも同時使用す
るといった使用法も要求される。

この場合、各ＳＩＯポートの割込みレベルが干渉しない
ようにする必要がある。また、ＳＩＯポトを利用して通
信あるいはマウス制御を行なうソフトウェアは、サポー
トできるＳＩＯポートの割込みレベルが限定されている
ことも考慮する必要があった。

（発明が解決しようとする課題）ところで、従来、上述したＳＩＯボートの割込みレベル
はハードウェアスイッチで設定していた。上記のような
状況においては、ハードウェアによる複数のＳＩＯポー
トの割込みレベル設定は複雑であり、ユーザに負担を感
じさせる。

本発明は上記事情に鑑みてなされたものであり、ＳＩＯ
ポートの割込みレベルの設定を、インタラクティブに行
ない、ユーザに負担を感じさせないコンピュータシステ
ムを提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明は、この種のコンピュータシステムが従来から持
つコンポーネントに、更に、ソフトウェア的に割込みレ
ベルを切替えることができるような標準実装のＳＩＯポ
ートと、このＳＩＯポトと拡張バスインターフェースに
接続するＳＩＯポートとの間で割込みレベルが干渉しな
いような設定を行なうためのセットアツププログラムと
を付加したものである。プログラム自体は、ＲＯＭに格
納しておき随時呼出せるようにしてもよいし、ＨＤＤ／
ＦＤＤに格納しておき、必要なときにＲＡ　Ｍ　ｌ−ヘ
ロードして実行してもよい。設定情報は、電池でバック
アップされたメモリに格納しておいてもよいし、ＨＤＤ
／ＦＤＤ上にシステムファイルとして格納しておいても
よい。

（作用）上記の構成により、まず、システム立上げ時、メモリか
ら各ＳＩＯポートの割込みレベルの設定情報を読出し、
それに従って標準装備されるＳＩＯポートに対し割込み
レベルを設定する。ユーザは外付けＳＩＯポートをシス
テムに接続するときセットアツププログラムを起動し、
ＳＩＯボトの割込みレベルをインタラクティブに設定す
る。このことによりＳＩＯポートの割込みレベルの設定
が容易に行なえユーザの負担が軽減される。

（実施例）以下、図面を参照して本発明の一実施例について詳細に
説明する。

第１図は本発明の実施例を示すブロック図である。図に
おいて、１はＣＰＵであり、アドレス・データ・コント
ロールのための複数本のラインから成るシステムバス１
５を介して、各メモリおよび入出力デバイスをアクセス
する。２はＲＯＭ、３はＲＡＭであり、いずれもプログ
ラム・データを格納する。４はフロッピーディスクコン
トローラ（Ｆ　Ｄ　Ｃ）であり、ＦＤＤ５をアクセスす
る制御を行なう。５はフロッピーディスクドライブ（Ｆ
ＤＤ）であり、プログラム・データを格納する。６はハ
ードディスクコントローラ（ＩＤＣ）であり、ＨＤＤ７
をアクセスする制御を行なう。

７はハードディスクドライブ（ＨＤＤ）であり、プログ
ラムデータを格納する。８はキーボードコントローラ（
ＫＢＣ）であり、キーボード９を制御する。９はキーボ
ード（ＫＢ）であり、ユーザがキー人力するために使用
する。１０は表示制御回路であり、表示装置１１を制御
する。１１は表示装置（ＣＲＴ）であり、プログラムの
実行状況をユザヘ出力するために使用する。

１２．１３はＳＩＯポート（シリアル入出力デバイス）
であり、割込みレベルをソフトウェア的に変えることが
できるものとする。１４は拡張バス１６に接続された、
外付けのＳＩＯポート（オプションシリアル入出力デバ
イス）である。但し、上述した様な割込みレベルをソフ
トウェア的に変更する機能は持っていない。１５はシス
テムバスであり、上述したＣＰＵおよびメモリ、入出力
デバイス相互を接続する。電気的には拡張バス１６と同
じものである。１６は拡張バスであり、外付けＳＩＯポ
ト１４をはじめ、各種オプションカードを直接に、ある
いはインタフェースポードと拡張ユニットを用いて間接
に、接続することができる。１７は各種オプションカー
ドである。１８は電池でバックアップされたＲＡＭであ
り、各ポートの割込みレベルの設定状態を記憶する。

尚、本発明にてキーとなるセットアツププログラムは、
ＲＯＭ２内に格納されるが、またはＦＤＤ５あるいはＨ
ＤＤ７に格納され、必要に応じ、ＦＤＣ４あるいはＨＤ
Ｃｆ３を介して、ＲＡＭ３ヘロードされ、実行される。

第２図、第３図は同実施例の動作を説明するために引用
した図であり、第２図は本発明にて使用されるセットア
ツププログラムによる処理フロを、第３図はその実行例
を表示画面上に概念的に示したものである。

第２図において、■はポート１の割込みレベルを選択す
るステップであり、ポート１に対して設定可能な割込み
レベルを表示し、ユーザにそのうちの１つを選択させる
。■はポート２の割込みレベルを選択するステップであ
り、ステップ■の結果をふまえ、ポート２に対して設定
可能な割込みレベルを表示し、ユーザにそのうちの１つ
を選択させる。■は外付ポートの割込みレベルを確認す
るステップであり、ステップ■とステップ■の結果をふ
まえ、外付ポートに対して割当てることの可能な割込み
レベルを表示し、ユーザの確認を求める。■はユーザの
選択を確認するステップであり、ステップ■の結果によ
り、ＯＫならばステップ■へ、確認ＯＫでないならばス
テップ■へ分岐する。■は設定情報を更新するステップ
であり、ユーザが選択し確認した設定に従って、設定情
報を更新する。■はハードウェアの設定状態を更新する
ステップであり、ユーザが設定し、確認した設定に従っ
て、ポート１とポート２の割込みレベルを設定する。

以下、同実施例の動作について詳細に説明する。

システムは、立上り時に毎回、電池付ＲＡ　Ｍ　１ｇま
たはＦＤＤ５あるいはＨＤＤ７のいずれかに格納された
、各ＳＩＯポートの割込みレベルの設定情報を読み出し
、それに従って、ＳＩＯポート１（１２）とｓｒｏポー
ト２　（１３）の割込みレベルを設定する。ユーザは、
外付ＳＩＯポート１４をシステムに接続するとき、ある
いは使用するソフトウェアの制限などから、割込みレベ
ルの設定を変更したいときに、第２図に処理フローで示
すセントアッププログラムを起動する。セットアツププ
ログラムは、ユーザが誤った選択をしないように十分注
意して設計されており、また、設定の変更が容易にでき
るように工夫されている。ひとたび、セットアツププロ
グラムにて割込みレベルの設定情報を変更したあとは、
再び変更をする必要がない限り、セットアツププログラ
ムを起動する必要はない。

第３図にセットアツププログラムの実行例を示す。この
例では、割込みレベル３．４．５を、ＳＩＯポー）１　
（１２）　、Ｓ　１０ポー）２（１３）および外付けＳ
ＩＯポート１４に割当てる場合を示している。

第３図（ａ）は第１画面を示し、ポート１に対する設定
可能な割込みレベル（３，４，５またはポート１をディ
スエーブルする）が表示される。

ユーザはカーソルキーで、４つの選択の間を往来させる
。選択された部分は反転表示（ホ）される。

Ｅｎｔｅｒキーにより第２画面（ｂ）へ進む。第３図（
ｂ）は第２画面を示し、ポート２に対する設定可能な割
込みレベル（３，５またはポート２をディスエーブルす
る）が表示される。ユーザはカーソルキーで、３つの選
択の間を往来させる。選択された部分は反転表示（（５
））される。Ｅｎｔｅｒキーにより、第３画面（ｃ）へ
進む。第３図（Ｃ）は第３画面を示し、外付ＳＩＯに対
して割当てることのできる割込みレベル（３または外付
ＳＩＯなし）が反転表示させる（Ｎ、（８））。ユーザ
の確認を求めるメツセージが表示させる。ユーザは確認
後、ＹまたはＮを入力する。Ｎを入力したときは、第１
画面（ａ）へもどる。Ｙを入力したときは、設定情報を
更新後、ポート１とポート２の割込みを設定し、終了す
る。

尚、本発明はＳＩＯポートの割込みレベルを例示して説
明して来たか、これに限定されるものではなく、入出力
アＩ゛レスの割当て等にも同様の手法にて応用出来る。

次に、上述したようなＳＩＯポートの割込みレベルの設
定方法に係る具体的なハード構成について説明しておく
。

第４図はその回路構成を示すブロック図である。

第４図において、図中２１はアドレスデコーダであり、
通信用のＳＩＯポートを構成する。２２はレジスタであ
り、通信用のＳＩＯポートの情報を管理する。２８はセ
レクタロジックであり、レジスタ２２からの選択信号に
基づいて割込みレベルを選択する。２４はアドレスデコ
ーダであり、各通信ポートのアドレスを生成する。２５
はＩ１０アドレスセレクタであり、各通信ポートをアサ
インする。

ここで、上記構成の動作を説明する前に、理解を容易に
するため、まず、同実施例で実現される割込みレベルの
割付けについて説明する。

すなわち、本発明は、内部に持つＳＩＯポート、および
拡張可能なオプションカードのそれぞれに対する割込み
レベルを、内部レジスタの各ビットによる組合わせで割
（＝Ｊけることを特徴としている。

この場合、内部レジスタとは、第４図でのレジスタ２２
である。

このレジスタ２２は、第５図に示すようにＤ＝０〜Ｄ＝
７の８ビツトからなり、このうちＤ＝０〜Ｄ＝３の下位
４ビツトがオプションカードも含む各ＳＩＯポートの割
込みレベルの割付は用として用いられる。このレジスタ
２２の下位４ビツトの組合わせによる割込みレベルの割
付けの一例を第６図に示す。

第６図において、例えばレジスタ２２の下位４ビツトか
全て「０」の場合には、ＳＩＯポート１にＩＲＥＱ４、
ＳＩＯポート２にＩＲＥＱ５が割付けられる。Ｉ　ＲＥ
Ｑとは、Ｉ１０リクエストのことであり、ＩＲＥＱ４、
Ｉ　ＲＥＱ３、Ｉ　ＲＥＱ５の順で予め優先レベル（割
込みレベル）が設定されている。この場合、オプション
カードを示すＳＩＯポート３はアクセス不可となり、優
先レベルはＳＩＯポート１、ＳＩＯポート２の順となる
。

また、下位４ビツトかｒｏ　０１０Ｊの場合にはＳＩＯ
ポート１にＩＲＥＱ４、ＳＩＯポート２にＩＲＥＱ５、
ＳＩＯポート３にＩＲＥＱ３が割付けられる。この場合
の優先レベルは、ＳＩＯポト１、ＳＩＯポート３、ＳＩ
Ｏポート２の順となる。

次に、第４図の動作を説明する。

すなわち、通信用のＳＩＯポートを構成するためのアド
レスデコーダ２１から出力されるデコード信号によって
、レジスタ２２の下位４ビツトが設定される。レジスタ
２２では、この設定された下位４ビツトのデータに基づ
いて、各ＳＩＯポートの割込みレベルとＳＩＯアドレス
をアサインするための選択信号を生成し、同信号をセレ
クタロジック２３、Ｉ１０アドレスセレクタ２５にそれ
ぞれ出力する。

セレクタロジック２３では、この選択信号とこれらを構
成するコントロール信号とに基づき割込みレベルを生成
する。一方、このときアドレスデコダ２４によって各通
信ポートのアドレスがそれぞれ選択され、この選択され
たアドレスがＩ１０アドレスセレクタ２５を通じて各Ｓ
ＩＯポートに割付けられる。

ここで、この選択方法について説明すると、ハードウェ
アを動作させるためのプログラム（ＢＩＯ５）で、各Ｓ
ＩＯポートを初期設定する。

この場合、割込みレベル、Ｉ１０アドレスが固定化され
た拡張カード（オプションカード）を１１０アドレスセ
レクタ２５のＣ０Ｍ３のポート（コミニュケーションポ
ート３つまりＳＩＯポト３）に接続するときは、ＣＯＭ
Ｉ、Ｃ０Ｍ２の設定をユーザが選択することにより、Ｃ
ＯＭＢとの重複を避けることができる。

［発明の効果コ以上説明の様に本発明に従えば、ＳＩＯポートの割込み
レベルの設定が容易に行なえ、ユーザの負担が軽減され
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係るシステム構成を示すブ
ロック図、第２図は本発明にて使用されるセットアツプ
プログラムの処理フローを示す図、第３図は上記セット
アツププログラムによる処理を表示画面上に示した動作
概念図、第４図は同実施例における具体的なハード構成
を示すブロック図、第５図は同実施例におけるレジスタ
の構成を示す図、第６図は上記レジスタのビットの組合
わせによる割込みレベルの割付けの一例を示す図である
。 ■・・・ＣＰＵ、２　・・・ＲＯＭ、３　・・・ＲＡＭ
、１２および１３・・・ＳＩＯポート、１４・・・外付
けＳＩＯポート、１８・・・電池付きＲＡＭ、２１・・
・アドレスデコーダ、２２・・・レジスタ、２３・・・
セレクタロジック、２４・・・アドレスデコーダ、２５
・・・Ｉ１０アドレスセレクタ。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】

（１）割込みレベルがプログラマブルに設定可能な標準実装されるシリアル入出力デバイスと、こ
のシリアル入出力デバイスとは拡張バスインタフェース
を介して接続されるオプションシリアル入出力デバイス
と、上記各シリアル入出力デバイスとで割込みレベルが
干渉しない様にインタラクティブなユーザインタフェー
スを提供するセットアッププログラムが格納されるメモ
リとを具備し、上記メモリより随時セットアッププログ
ラムをコールしシリアル入出力デバイスの割込みレベル
の設定を行なうことを特徴とするコンピュータシステム
。
（２）上記シリアル入出力デバイスおよびオプションシリアル入出力デバイスの各割込みレベルは
、内部レジスタの各ビットの組合わせによって設定され
ることを特徴とする請求項（１）記載のコンピュータシ
ステム。