JPS63170755A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプロセッサを用いた通信制御装置、
通信制御専用プロセッサ等に対するデータの入出力を行
うだめのマイクロコンピュータに関する。

従来の技術 第２図は従来のマイクロコンピュータの一部の構成を示
す。第２図において、５１は内蔵メモリで全記憶領域の
一部のあらかじめ定められた領域に割て当てられている
。５２はデコーダ、５３はアドレスバスで、そのアドレ
ス信号の上位の一部が上記領域を指定するために用いら
れ、残りの下位のアドレス信号によって内蔵メモリ５１
内での位置が指定される。５４はデータバスである。

次に上記従来例の動作について説明する。アドレスバス
５３にアドレス信号が入力されると、このアドレス信号
の上位の一部がアドレスデコーダ５２に入力される。こ
の入力信号があらかじめ定められた値（内蔵メモリ５１
に割り当てられている記憶領域に対応する値）と等しい
と、アドレスデコ−ダ５２から内蔵メモリ５１に対して
チップセレクト信号（Ｏ８）が出力される。このチップ
セレクト信号によって活性化された内蔵メモリ５１に上
記アドレス信号の下位の部分が入力され、データバス５
４によりデータの入出力が実行される。

発明が解決しようとする問題点 しかしながら、上記従来のマイクロコンピュータでは、
全記憶領域内での各内蔵メモリの割り当て位置がハード
ウェアによって固定されており、外部から設定すること
ができず、しかも全記憶領域内のある決まった位置、即
ち割り当て領域の先頭アドレスがアドレス信号の上位部
分のみによって表現できるような位置にしか設定できな
いという問題点があった。

そこで、本発明は、このような従来の問題点を解決する
ものであり、各内蔵メモリを全記憶領域内の任意の位置
に外部から自由に何度でも設定することができるように
したマイクロコンピュータを提供しようとするものであ
る。

問題点を解決するだめの手段 そして上記問題点を解決するための本発明の技術的な手
段は、記憶媒体としての内蔵メモリと、この内蔵メモリ
が全記憶領域中に占める割り当ての位置及び長さを格納
する下限アドレスレジスタ及びメモリ長レジスタと、こ
れら下限アドレスレジスタ及びメモリ長レジスタからの
出力値により末尾アドレスを生成し、この末尾アドレス
及び上記下限アドレスレジスタに格納された先頭アドレ
スとアドレスバスから入力されたアドレス信号との値と
を比較し、上記内蔵メモリを制御する手段と、アドレス
バス上のアドレス信号の値を上記先頭アドレスの値によ
り上記内蔵メモリ中における論理アドレスに変換する手
段とを備え、上記内蔵メモリを全記憶領域中の任意の位
置に設定してデータの入出力を行なうことができるよう
に構成したものである。

作用 本発明は上記のような構成によって次のような作用を有
する。すなわち、下限アドレスレジスタ及びメモリ長レ
ジスタに内蔵メモリが全記憶領域中に占める割り当て位
置の下限アドレスと割り当て領域の長さを格納すると、
これらの出力値を用いて割り当て領域の末尾アドレスを
生成する。この末尾アドレス及び上記下限アドレスレジ
スタの先頭アドレスとアドレスバスから入力されたアド
レス信号の値を比較し、先頭アドレス≦入カアドレス≦
末尾アドレスの場合にのみ内蔵メモリを活性化する制御
信号を発生する。一方、アドレスバスから内蔵メモリに
入力されるアドレスはその値より上記先頭アドレス値を
減することにより内蔵メモリ内蔵メモリ上での相対アド
レス値に変換されて入力される。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。第１図は本発明の一実施例を示す機能ブロック図
である。

第１図において、１は内蔵メモリ、２及び３はそれぞれ
内蔵メモリ１の全記憶領域中に占める位置及び長さを格
納する下限アドレスレジスタ及びメモリ長レジスタ、４
は下限アドレスレジスタ２及びメモリ長レジスタ３から
の出力値を加算して内蔵メモリ１の末尾アドレスを生成
する加算器、５は加算器４からの末尾アドレス値とアド
レスバス７からのアドレス値とを比較して内蔵メモリ１
に対する制御信号を生成するだめの比較器、６は下限ア
ドレスレジスタ２からの先頭アドレス値とアドレスバス
７からのアドレス値とを比較して内蔵メモリ１に対する
制御信号を生成するだめの比較器、８はＡＮＤゲート、
９は下限アドレスレジスタ２からの先頭アドレスが入力
される補数演算器、１０はアドレスバス７からのアドレ
スが入力される加算器で、これら補数演算器９及び加算
器１０により減算回路が構成され、上記アドレス値から
先頭アドレス値を減算し、内蔵メモリ１上での論理アド
レスを生成する。１１はデータの入出力を行うデータバ
スである。

上記回路はアドレスバス７とデータバス１１を共通とし
て複数並列に組合わされている。

次に上記実施例の動作について説明する。

まず、内蔵メモリ１を全記憶領域中のどの位置に割り当
てるかを設定するため、割り蟲て領域の先頭アドレス（
下限アドレス）と割り当て領域の長さ　（メモリ長）を
下限アドレスレジスタ２とメモリ長レジスタ３にそれぞ
れ格納する。これら下限アドレスレジスタ２とメモリ長
レジスタ３からの出力値、すなわち割り当て領域の先頭
アドレスと領域長の値が加算器４により加算されて割り
当て領域の末尾アドレスが生成され、この末尾アドレス
の値が比較器５の入力ａに入力される。比較器６の入力
ａには下限アドレスレジスタ２からの割り尚て領域の先
頭アドレスが入力される。一方、各比較器５，６の入力
すにはアドレスバス７上のアドレス信号の値が入力され
、各比較器５，６で比較が行なわれる。そして割り当て
領域先頭アドレス値≦アドレスバス値≦割り当て領域末
尾アドレス値の場合にのみＡＮＤゲート８を経て制御信
号が出力され、内蔵メモリ１のチップセレクト端子Ｃ８
がＯＮされる。一方、下限アドレスレジスタ２からの割
り当て領域の先頭アドレスが補数演算器９と加算器１０
から成る減算回路に入力され、アドレスバス７からのア
ドレス値より上記割ｇ当て領域の先頭アドレスの値が減
じられて相対アドレス値に変換され、内蔵メモリ１に入
力される。

このように内蔵メモリ１を全記憶領域中の任意の位置に
設定し、データバス１１によりデータの入出力を行なう
ことができる。

発明の効果 以上述べたように本発明によれば、下限アドレスレジス
タ及びメモリ長レジスタに内蔵メモリが全記憶中に占め
る割り当て位置の下限アドレスと割り描て領域の長さを
格納すると、これらの出力値を用いて割シ当て領域の末
尾アドレスを生成し、この末尾アドレス及び上記下限ア
ドレスレジスタの先頭アドレスとアドレスバスから入力
されたアドレス信号の値を比較し、先頭アドレス≦入カ
アドレス≦末尾アドレスの場合にのみ内蔵メモリを活性
化する制御信号を発生する。一方、アドレスバスから内
蔵メモリに入力されるアドレスはその値より上記先頭ア
ドレス値を減することにより内蔵メモリ上での相対アド
レス値に変換されて入力される。従って外部からレジス
タを通じて内蔵メモリを全記憶領域中の任意の位置に自
由に設定することができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロコンピュー
タを示す機能ブロック図、第２図は従来のマイクロコン
ピータを示す機能プロ・ツク図である。 １・・・内蔵メモリ、２・・・下限アドレスレジスタ、
３・・・メモリ長レジスタ、４・・・加算器、５，６・
・・比較器、７・・・アドレスバス、９・・・補数演算
器、１０・・・加算器、１１・・・データバス。 代理人の氏名　弁理士　中　尾　敏　男ほか１名第１図

Claims (1)

【特許請求の範囲】
1. 記憶媒体としての内蔵メモリと、この内蔵メモリが全記
   憶領域中に占める割り当ての位置及び長さを格納する下
   限アドレジスタ及びメモリ長レジスタと、これら下限ア
   ドレスレジスタ及びメモリ長レジスタからの出力値によ
   り末尾アドレスを生成し、この末尾アドレス及び上記下
   限アドレスレジスタに格納された先頭アドレスとアドレ
   スバスから入力されたアドレス信号の値とを比較し、上
   記内蔵メモリを制御する手段と、アドレスバス上のアド
   レスの値を上記先頭アドレスの値を基準に上記内蔵メモ
   リ中における相対アドレスに変換する手段とを備え、上
   記内蔵メモリを全記憶領域中の任意の位置に設定してデ
   ータの入出力を行なうことができるように構成したこと
   を特徴とするマイクロコンピュータ。