JPS631624B2 - - Google Patents
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- Publication number
- JPS631624B2 JPS631624B2 JP56102574A JP10257481A JPS631624B2 JP S631624 B2 JPS631624 B2 JP S631624B2 JP 56102574 A JP56102574 A JP 56102574A JP 10257481 A JP10257481 A JP 10257481A JP S631624 B2 JPS631624 B2 JP S631624B2
- Authority
- JP
- Japan
- Prior art keywords
- program
- constant
- register
- address
- constants
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は、プログラム制御によつて動作する処
理装置において、特定条件発生時命令実行に定数
を用いる場合の、プログラム定数設定方式に関す
るものである。
理装置において、特定条件発生時命令実行に定数
を用いる場合の、プログラム定数設定方式に関す
るものである。
プログラム制御によつて動作する処理装置、例
えば通信制御処理装置等においては、そのプログ
ラムにおいて使用される命令のうちに、その命令
実行に際し特定の条件が成立する場合、定数を使
用するものがある。
えば通信制御処理装置等においては、そのプログ
ラムにおいて使用される命令のうちに、その命令
実行に際し特定の条件が成立する場合、定数を使
用するものがある。
第１図は命令コードの一例を示し、ロード
（Load）命令に対応する16ビツトのコードが例示
されている。この命令はレジスタストレージ
（RS）形の命令であつて、指定されたアドレスの
メモリの内容を、指定したレジスタに格納させる
命令である。第１図に示された命令コードの通常
の実行形態としては、Ｂはメモリアドレスを格納
したベースレジスタを指し、レジスタＢの内容を
ベースアドレスとしてこれに、デイスプレースメ
ントＤを加算して得られたアドレスに対応するメ
モリの内容を、Ｒで示されるレジスタにロードす
る。これに対して特定の条件として、ベースレジ
スタＢ＝０が指定された場合の実行形態として
は、Ｂで指定されるレジスタの内容に代えて、固
定定数がベースアドレスとして用いられる。
（Load）命令に対応する16ビツトのコードが例示
されている。この命令はレジスタストレージ
（RS）形の命令であつて、指定されたアドレスの
メモリの内容を、指定したレジスタに格納させる
命令である。第１図に示された命令コードの通常
の実行形態としては、Ｂはメモリアドレスを格納
したベースレジスタを指し、レジスタＢの内容を
ベースアドレスとしてこれに、デイスプレースメ
ントＤを加算して得られたアドレスに対応するメ
モリの内容を、Ｒで示されるレジスタにロードす
る。これに対して特定の条件として、ベースレジ
スタＢ＝０が指定された場合の実行形態として
は、Ｂで指定されるレジスタの内容に代えて、固
定定数がベースアドレスとして用いられる。
第２図は命令実行のための演算部を示してい
る。同図において、GR，AR，BR，TAR，
SARはレジスタ、ADDは加算器、１は定数発生
回路、２は切替回路である。レジスタGRは汎用
レジスタであつて、第１図に示された命令コード
におけるベースレジスタＢに対応している。通常
の実行形態においては、切替回路２はレジスタ
GRの内容をレジスタARに入力する。レジスタ
ARは入力を一時記憶してこれを加算器ADDの一
方の入力Ａに加える。レジスタBRはデイスプレ
ースメントＤの値を蓄積し、これを加算器ADD
の他方の入力Ｂに加える。加算器ADDは両入力
を加算し、加算結果をレジスタTARに入力する。
レジスタTARは入力を一時記憶し、さらにレジ
スタSARに格納する。レジスタSARの内容は、
レジスタＲにロードすべき内容を格納したメモリ
アドレスを指定する。特定条件として、レジスタ
GRの内容においてＢ＝０であることが判定され
たときは、切替回路２において切替えが行われ
て、レジスタGRの内容に代えて定数発生回路１
の出力がレジスタARに入力される。定数発生回
路１は、アンド回路やオア回路等の組合わせから
なる論理回路によつて構成されていて、特定の定
数を固定的に発生する。これによつて加算回路
ADDにおいては、定数とデイスプレースメント
Ｄとの加算が行われて、その結果がレジスタ
SARに格納されて、これによつて特定条件成立
時レジスタＲにロードすべき内容を格納したメモ
リアドレスが指定される。なお上述の説明は、第
１図に例示されたロード命令の場合について述べ
たが、その他の命令の場合も同様にして演算が行
われる。
る。同図において、GR，AR，BR，TAR，
SARはレジスタ、ADDは加算器、１は定数発生
回路、２は切替回路である。レジスタGRは汎用
レジスタであつて、第１図に示された命令コード
におけるベースレジスタＢに対応している。通常
の実行形態においては、切替回路２はレジスタ
GRの内容をレジスタARに入力する。レジスタ
ARは入力を一時記憶してこれを加算器ADDの一
方の入力Ａに加える。レジスタBRはデイスプレ
ースメントＤの値を蓄積し、これを加算器ADD
の他方の入力Ｂに加える。加算器ADDは両入力
を加算し、加算結果をレジスタTARに入力する。
レジスタTARは入力を一時記憶し、さらにレジ
スタSARに格納する。レジスタSARの内容は、
レジスタＲにロードすべき内容を格納したメモリ
アドレスを指定する。特定条件として、レジスタ
GRの内容においてＢ＝０であることが判定され
たときは、切替回路２において切替えが行われ
て、レジスタGRの内容に代えて定数発生回路１
の出力がレジスタARに入力される。定数発生回
路１は、アンド回路やオア回路等の組合わせから
なる論理回路によつて構成されていて、特定の定
数を固定的に発生する。これによつて加算回路
ADDにおいては、定数とデイスプレースメント
Ｄとの加算が行われて、その結果がレジスタ
SARに格納されて、これによつて特定条件成立
時レジスタＲにロードすべき内容を格納したメモ
リアドレスが指定される。なお上述の説明は、第
１図に例示されたロード命令の場合について述べ
たが、その他の命令の場合も同様にして演算が行
われる。
このように処理装置における従来のプログラム
定数設定方式においては、論理回路によつて構成
された定数発生回路を具え、切替回路によつてレ
ジスタの出力と切替えて演算を行つて命令を実行
するようになつていた。そのため論理構成が複雑
化するだけでなく、発生する定数は固定的であつ
て、プログラム作成時または変更時の自由度が少
ない欠点があつた。
定数設定方式においては、論理回路によつて構成
された定数発生回路を具え、切替回路によつてレ
ジスタの出力と切替えて演算を行つて命令を実行
するようになつていた。そのため論理構成が複雑
化するだけでなく、発生する定数は固定的であつ
て、プログラム作成時または変更時の自由度が少
ない欠点があつた。
本発明はこのような従来技術の欠点を除去しよ
うとするものであつて、その目的は、定数発生回
路や切替回路を必要とせず、従つて論理構成が簡
単化され、かつプログラム走行中に定数を変更可
能にしてプログラム作成の自由度を増すことがで
きる方式を提供することにある。
うとするものであつて、その目的は、定数発生回
路や切替回路を必要とせず、従つて論理構成が簡
単化され、かつプログラム走行中に定数を変更可
能にしてプログラム作成の自由度を増すことがで
きる方式を提供することにある。
本発明のプログラム定数設定方式は、処理装置
内の汎用レジスタの空きアドレスを利用して、こ
の部分に装置の初期状態においてプログラム定数
の初期値（標準値）を設定し、特定条件発生時
は、この設定値を用いて命令を実行することによ
つて、定数を用いる命令実行を可能としたもので
ある。さらにプログラム定数の設定値は、プログ
ラムの都合により、プログラム走行中においても
特別に設けた命令によつて、これを自由に変更す
ることができるものである。
内の汎用レジスタの空きアドレスを利用して、こ
の部分に装置の初期状態においてプログラム定数
の初期値（標準値）を設定し、特定条件発生時
は、この設定値を用いて命令を実行することによ
つて、定数を用いる命令実行を可能としたもので
ある。さらにプログラム定数の設定値は、プログ
ラムの都合により、プログラム走行中においても
特別に設けた命令によつて、これを自由に変更す
ることができるものである。
以下、実施例について本発明を詳細に説明す
る。
る。
第３図は本発明の方式が適用される系の一構成
例を示している。同図において、１０は中央処理
装置（CPU）を示し、２０はサービスプロセツ
サ（SVP）である。１１はCPU１０内に設けら
れる本発明の方式が適用される処理装置であつ
て、例えば通信制御処理装置がこれに該当する。
１２はCRU１０内に設けられる他のチヤンネル
である。
例を示している。同図において、１０は中央処理
装置（CPU）を示し、２０はサービスプロセツ
サ（SVP）である。１１はCPU１０内に設けら
れる本発明の方式が適用される処理装置であつ
て、例えば通信制御処理装置がこれに該当する。
１２はCRU１０内に設けられる他のチヤンネル
である。
本発明のプログラム設定方式におけるプログラ
ム定数の設定は、例えば装置のイニシアルマイク
ロプログラムロード（IMPL）における一連の動
作の中で行われる。IMPL実行の中にはイニシア
ルプログラムロード（IPL）が含まれ、IPLフエ
ーズ１から３までが存在する。この中のIPLフエ
ーズ１において、各種リセツト動作，メモリクリ
ア，および各種設定情報のセツトが行われるが、
本発明の方式におけるプログラム定数の設定も、
IPLフエーズ１の条件でサービスプロセツサSVP
のマイクロプログラムによつて、プログラムとの
間で取決めた初期値を、通信制御処理装置におけ
る汎用レジスタ（Ｇ―Reg）に設定することによ
つて行われる。
ム定数の設定は、例えば装置のイニシアルマイク
ロプログラムロード（IMPL）における一連の動
作の中で行われる。IMPL実行の中にはイニシア
ルプログラムロード（IPL）が含まれ、IPLフエ
ーズ１から３までが存在する。この中のIPLフエ
ーズ１において、各種リセツト動作，メモリクリ
ア，および各種設定情報のセツトが行われるが、
本発明の方式におけるプログラム定数の設定も、
IPLフエーズ１の条件でサービスプロセツサSVP
のマイクロプログラムによつて、プログラムとの
間で取決めた初期値を、通信制御処理装置におけ
る汎用レジスタ（Ｇ―Reg）に設定することによ
つて行われる。
第４図は、本発明のプログラム定数設定方式の
一実施例における、Ｇ―Regのアドレス設定の方
法を示している。今、Ｇ―Regを32アドレスの構
成とし、これに64アドレスのICメモリを採用す
るものとすれば、実際にはＧ―Regとして使用さ
れないアドレスが存在することになるので、この
アドレスをプログラム定数設定アドレスとして使
用することができる。これ以外の場合でも、Ｇ―
Regには一般にアドレスに空きがあることが多
く、従つてこの部分をプログラム定数設定用とし
て用いることができる。Ｇ―Regへのプログラム
定数設定は、Ｇ―Regへのデータセツト用命令で
あるOUT命令を共用し、IPLフエーズ１の条件
で空きアドレスへセツト可能なようにアドレスを
シフトする。
一実施例における、Ｇ―Regのアドレス設定の方
法を示している。今、Ｇ―Regを32アドレスの構
成とし、これに64アドレスのICメモリを採用す
るものとすれば、実際にはＧ―Regとして使用さ
れないアドレスが存在することになるので、この
アドレスをプログラム定数設定アドレスとして使
用することができる。これ以外の場合でも、Ｇ―
Regには一般にアドレスに空きがあることが多
く、従つてこの部分をプログラム定数設定用とし
て用いることができる。Ｇ―Regへのプログラム
定数設定は、Ｇ―Regへのデータセツト用命令で
あるOUT命令を共用し、IPLフエーズ１の条件
で空きアドレスへセツト可能なようにアドレスを
シフトする。
第４図において、３０はICメモリを示し、ア
ドレス０ないし１ＦはＧ―Regの部分であり、ア
ドレス２０ないし３Ｆは空きアドレスである。通
常のデータセツト時は、命令OUTX“00”，
OUTX“01”，OUTX“02”，…によつて、それぞ
れアドレス０，１，２，…にデータセツト可能と
なる。一方、IPLフエーズ１においては、命令
OUTX“00”，OUTX“01”，OUTX“02”，…によ
つて、それぞれアドレス２０，２１，２２，…に
セツト可能なようにアドレスがシフトされ、これ
によつてそれぞれのアドレスにプログラム定数を
設定することができる。そして命令実行時、特定
の条件が成立した場合、例えば第１図に示したよ
うにＢ＝０の条件のもとでは、Ｇ―Reg内の対応
する定数を読出して来るようにＧ―Regのアドレ
スを作成しておけば、第２図に例示された演算回
路によつて所要の命令実行の演算を行うことがで
きることは明かである。そしてこの場合、第２図
に示された定数発生回路１と切替回路２とは不要
になる。
ドレス０ないし１ＦはＧ―Regの部分であり、ア
ドレス２０ないし３Ｆは空きアドレスである。通
常のデータセツト時は、命令OUTX“00”，
OUTX“01”，OUTX“02”，…によつて、それぞ
れアドレス０，１，２，…にデータセツト可能と
なる。一方、IPLフエーズ１においては、命令
OUTX“00”，OUTX“01”，OUTX“02”，…によ
つて、それぞれアドレス２０，２１，２２，…に
セツト可能なようにアドレスがシフトされ、これ
によつてそれぞれのアドレスにプログラム定数を
設定することができる。そして命令実行時、特定
の条件が成立した場合、例えば第１図に示したよ
うにＢ＝０の条件のもとでは、Ｇ―Reg内の対応
する定数を読出して来るようにＧ―Regのアドレ
スを作成しておけば、第２図に例示された演算回
路によつて所要の命令実行の演算を行うことがで
きることは明かである。そしてこの場合、第２図
に示された定数発生回路１と切替回路２とは不要
になる。
またIMPL時設定したプログラム定数を、プロ
グラムの都合で変更する場合は、特別な命令を用
いて、定数が設定されている任意のアドレスに対
してアクセスしてこれを書替えることによつて、
プログラム走行中でもプログラム定数の変更を行
うことができる。このような命令としては未使用
の外部レジスタアドレスをOUT命令として、例
えば命令OUTX“80”，OUTX“81”，OUTX
“82”，…を用いて、これによつて定数を設定した
アドレス２０，２１，２２，…にそれぞれアクセ
スできるようにする。このようにすることによつ
てIPLフエース１の条件がなくてもこれらのアド
レスにアクセスできるので、これによつてプログ
ラム走行中でもプログラムの書替えを行うことが
できる。
グラムの都合で変更する場合は、特別な命令を用
いて、定数が設定されている任意のアドレスに対
してアクセスしてこれを書替えることによつて、
プログラム走行中でもプログラム定数の変更を行
うことができる。このような命令としては未使用
の外部レジスタアドレスをOUT命令として、例
えば命令OUTX“80”，OUTX“81”，OUTX
“82”，…を用いて、これによつて定数を設定した
アドレス２０，２１，２２，…にそれぞれアクセ
スできるようにする。このようにすることによつ
てIPLフエース１の条件がなくてもこれらのアド
レスにアクセスできるので、これによつてプログ
ラム走行中でもプログラムの書替えを行うことが
できる。
このような新たなOUT命令によるプログラム
定数の変更を実現するためには、Ｇ―Regの周辺
回路、すなわち具体的にはICメモリのチツプセ
レクト信号作成回路、ライトパルス作成回路、ア
ドレス作成回路に若干の論理を追加すればよく、
これは従来技術の範囲内において、当業者によつ
て容易に実施可能なものである。
定数の変更を実現するためには、Ｇ―Regの周辺
回路、すなわち具体的にはICメモリのチツプセ
レクト信号作成回路、ライトパルス作成回路、ア
ドレス作成回路に若干の論理を追加すればよく、
これは従来技術の範囲内において、当業者によつ
て容易に実施可能なものである。
以上説明したように、本発明のプログラム定数
設定方式によれば、定数発生回路が不要になると
ともに、切替回路が不要になつて、汎用レジスタ
（Ｇ―Reg）から加算器入力レジスタ（AR）にい
たる論理が簡単になり、論理段数が削減される。
さらにプログラム定数の設定をプログラムによつ
て行うことができるので、プログラム作成時の自
由度が増すとともに、一旦設定したプログラム定
数の変更も容易に行うことができるので、一層効
果的である。
設定方式によれば、定数発生回路が不要になると
ともに、切替回路が不要になつて、汎用レジスタ
（Ｇ―Reg）から加算器入力レジスタ（AR）にい
たる論理が簡単になり、論理段数が削減される。
さらにプログラム定数の設定をプログラムによつ
て行うことができるので、プログラム作成時の自
由度が増すとともに、一旦設定したプログラム定
数の変更も容易に行うことができるので、一層効
果的である。
第１図は命令コードの一例を示す図、第２図は
命令実行のための演算部の構成例を示すブロツク
図、第３図は本発明のプログラム定数設定方式が
適用される系の一構成例を示す図、第４図は本発
明のプログラム定数設定方式の一実施例における
汎用レジスタ（Ｇ―Reg）のアドレス設定方法を
示す説明図である。 １……定数発生回路、２……切替回路、１０…
…中央処理装置（CPU）、１１……処理装置、１
２……他のチヤンネル、２０……サービスプロセ
ツサ（SVP）、３０……ICメモリ、GR，AR，
BR，TAR，SAR……レジスタ、ADD……加算
器。
命令実行のための演算部の構成例を示すブロツク
図、第３図は本発明のプログラム定数設定方式が
適用される系の一構成例を示す図、第４図は本発
明のプログラム定数設定方式の一実施例における
汎用レジスタ（Ｇ―Reg）のアドレス設定方法を
示す説明図である。 １……定数発生回路、２……切替回路、１０…
…中央処理装置（CPU）、１１……処理装置、１
２……他のチヤンネル、２０……サービスプロセ
ツサ（SVP）、３０……ICメモリ、GR，AR，
BR，TAR，SAR……レジスタ、ADD……加算
器。
Claims (1)
- １ プログラム制御によつて動作し所定の命令実
行に際し特定条件成立時定数を用いてその命令を
実行する処理装置において、該処理装置の汎用レ
ジスタの空き領域に該定数を格納し得る手段を設
け、特定の命令によつて初期状態において前記定
数を設定するとともに他の特定の命令によつて初
期状態以外において前記定数を再設定し得ること
を特徴とするプログラム定数設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10257481A JPS584443A (ja) | 1981-06-30 | 1981-06-30 | プログラム定数設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10257481A JPS584443A (ja) | 1981-06-30 | 1981-06-30 | プログラム定数設定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584443A JPS584443A (ja) | 1983-01-11 |
| JPS631624B2 true JPS631624B2 (ja) | 1988-01-13 |
Family
ID=14330991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10257481A Granted JPS584443A (ja) | 1981-06-30 | 1981-06-30 | プログラム定数設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584443A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017552A (ja) * | 1973-06-14 | 1975-02-24 | ||
| JPS5129049A (ja) * | 1974-09-06 | 1976-03-11 | Kawasaki Steel Co | |
| JPS5654549A (en) * | 1979-10-08 | 1981-05-14 | Nec Corp | Data processor |
-
1981
- 1981-06-30 JP JP10257481A patent/JPS584443A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017552A (ja) * | 1973-06-14 | 1975-02-24 | ||
| JPS5129049A (ja) * | 1974-09-06 | 1976-03-11 | Kawasaki Steel Co | |
| JPS5654549A (en) * | 1979-10-08 | 1981-05-14 | Nec Corp | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS584443A (ja) | 1983-01-11 |
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