JPS584443A - プログラム定数設定方式 - Google Patents
プログラム定数設定方式Info
- Publication number
- JPS584443A JPS584443A JP10257481A JP10257481A JPS584443A JP S584443 A JPS584443 A JP S584443A JP 10257481 A JP10257481 A JP 10257481A JP 10257481 A JP10257481 A JP 10257481A JP S584443 A JPS584443 A JP S584443A
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- Japan
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- constant
- program
- register
- instruction
- address
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本尭明は、プログラム制御によって動作する処１１ｍ［
において、特定条件発生時命令実行に定数を用いる場合
の、プログラム定数設定方式に関するものである。
において、特定条件発生時命令実行に定数を用いる場合
の、プログラム定数設定方式に関するものである。
プログラム制御によって動作する処理装置、例えば通信
制御処理装置等においては、そのプログツムにおいて便
Ｊ９ｉｓ詐る命令のうちに、その命令実行に際し特定の
条件が成立する場合、定数な使用するものがある。
制御処理装置等においては、そのプログツムにおいて便
Ｊ９ｉｓ詐る命令のうちに、その命令実行に際し特定の
条件が成立する場合、定数な使用するものがある。
第１ｗＡは命令コードの一例を示し、ロード（Ｌｏａｄ
）命◆に対応する１６ビツトのブードが例示されてい
る。この命令はレジスタストレージ（Ｒ８）形の命令で
あって、指定されたアドレスのメ篭９の内容を、指定し
たレジスタに格納させる命令である。ｗ１１図に示され
た命令コードの通常の実行形態としては、Ｂはメそダア
ドレスを格納したベースレジスタを指し、レジスタＢの
内容をベースアドレスとしてこれに、ディスブレースメ
ン）Ｄを加算して得られたアドレスに対応するメモリの
内容を、Ｒで示されるレジスタにロードする。こｔＬＫ
対して特定の条件として、ペースレジスタＢ−０が指定
された場合の実行形態としては、Ｂで指定されるレジス
タの内容に代えて、固定定数がペースアドレスとして用
い＆ｔＬる。
）命◆に対応する１６ビツトのブードが例示されてい
る。この命令はレジスタストレージ（Ｒ８）形の命令で
あって、指定されたアドレスのメ篭９の内容を、指定し
たレジスタに格納させる命令である。ｗ１１図に示され
た命令コードの通常の実行形態としては、Ｂはメそダア
ドレスを格納したベースレジスタを指し、レジスタＢの
内容をベースアドレスとしてこれに、ディスブレースメ
ン）Ｄを加算して得られたアドレスに対応するメモリの
内容を、Ｒで示されるレジスタにロードする。こｔＬＫ
対して特定の条件として、ペースレジスタＢ−０が指定
された場合の実行形態としては、Ｂで指定されるレジス
タの内容に代えて、固定定数がペースアドレスとして用
い＆ｔＬる。
第２＠は命令実行のための演算部を示している。
同図において、ＧＲ，ムＲ，ＢＲ，ＴＡＲ，８ム翼はレ
ジスタ、ムＤＤは加算器、１は定敞発生■路、２は切替
−路である。レジスタＧＲは汎用レジスタであつて、第
１図に示された命令コードにおけるペースレジスタＢに
対応している。通常の実行形態においては、切替回路２
はレジスタＧＲの内容をレジスタムＲに入力する。レジ
スタＡＲは入力を一時記憶してこれを加算＠ ＡＤＤの
一方の入力Ａに加える。レジスタＢＲはディスブレース
メントＤの値を蓄積し、これを加算＠ ＡＤＤの他方の
入力Ｂに加える。加算器ＡＤＤは両人力を加算し、加算
結果をレジスタＴＡＲＫ入力する。レジスタＴＡＲは入
力を一時記憶し、さらにレジスタ８ＡＲに格納する。
ジスタ、ムＤＤは加算器、１は定敞発生■路、２は切替
−路である。レジスタＧＲは汎用レジスタであつて、第
１図に示された命令コードにおけるペースレジスタＢに
対応している。通常の実行形態においては、切替回路２
はレジスタＧＲの内容をレジスタムＲに入力する。レジ
スタＡＲは入力を一時記憶してこれを加算＠ ＡＤＤの
一方の入力Ａに加える。レジスタＢＲはディスブレース
メントＤの値を蓄積し、これを加算＠ ＡＤＤの他方の
入力Ｂに加える。加算器ＡＤＤは両人力を加算し、加算
結果をレジスタＴＡＲＫ入力する。レジスタＴＡＲは入
力を一時記憶し、さらにレジスタ８ＡＲに格納する。
レジスタ８ＡＲの内容は、レジスタＲにロードすべき内
容を格納したメモリアドレスを指定する。特定条件とし
て、レジスタＧＲの内容においてＢｓａＯであることが
判定されたときは、切替回路２において切替えが行われ
て、レジスタＧＲの内容に代えて定数発生回路１の出力
゛がレジスタＡＲＫ入力される。定数発生回路１は、ア
ンド−路やオア回路等の組合わせからなる論理回路によ
って構成されていて、特定の定数を固定的に発生する。
容を格納したメモリアドレスを指定する。特定条件とし
て、レジスタＧＲの内容においてＢｓａＯであることが
判定されたときは、切替回路２において切替えが行われ
て、レジスタＧＲの内容に代えて定数発生回路１の出力
゛がレジスタＡＲＫ入力される。定数発生回路１は、ア
ンド−路やオア回路等の組合わせからなる論理回路によ
って構成されていて、特定の定数を固定的に発生する。
これによって加算回路ＡＤＤＫ＃いては、定数とディス
ブレース−メン）Ｄとの加算が行われて、その結果がレ
ジスタ８ＡＲＫ格納されて、これによって特定条件成立
時レジスタＲにロードすべき内容を格納したメモリアド
レスが指定される。なお上述の説明は、第１図に例示さ
れたロード命◆の場合について述べたが、その他の命令
の場合も同様にして演算が行われる。
ブレース−メン）Ｄとの加算が行われて、その結果がレ
ジスタ８ＡＲＫ格納されて、これによって特定条件成立
時レジスタＲにロードすべき内容を格納したメモリアド
レスが指定される。なお上述の説明は、第１図に例示さ
れたロード命◆の場合について述べたが、その他の命令
の場合も同様にして演算が行われる。
このように処理装置における従来のプログラム定数設定
方式においては、論理回路によって構成された定数発生
回路を具え、切替回路によってレジスタの出力と切替え
て演算を行って命令を実行するようになっていた。その
ため論理構成が複雑化するだけでなく、発生する定数は
固定的であって、プログラム作成時または変更時の自由
度が少ない欠点があった。
方式においては、論理回路によって構成された定数発生
回路を具え、切替回路によってレジスタの出力と切替え
て演算を行って命令を実行するようになっていた。その
ため論理構成が複雑化するだけでなく、発生する定数は
固定的であって、プログラム作成時または変更時の自由
度が少ない欠点があった。
本発明はこのような従来技術の欠点を除去しようとする
ものであって、その目的は、定数発生回路や切替回路を
必要とせず、従って論理構成が簡単化され、かつプログ
ラム走行中に定数を変更可能にしてプログラム作成の自
由度を増すことができる方式を提供することにある。
ものであって、その目的は、定数発生回路や切替回路を
必要とせず、従って論理構成が簡単化され、かつプログ
ラム走行中に定数を変更可能にしてプログラム作成の自
由度を増すことができる方式を提供することにある。
本発明のプログラム定数設定方式は、旭遍装置内の汎用
レジスタの空きアドレスを利用して、この部分に装置の
初期状態においてプログラム定数の初期値（標準値）を
設定し、特定条件発生時は、この設定値を用いて命令を
実行することによって、定数を用いる命令実行を可能と
したものである。
レジスタの空きアドレスを利用して、この部分に装置の
初期状態においてプログラム定数の初期値（標準値）を
設定し、特定条件発生時は、この設定値を用いて命令を
実行することによって、定数を用いる命令実行を可能と
したものである。
さらにプログラム定数の設定値は、プログラムの都合に
より、プログラム走行中においても特別に設けた命令に
よって、これを自由に変更することができるものである
。
より、プログラム走行中においても特別に設けた命令に
よって、これを自由に変更することができるものである
。
以下、実施例について本発明の詳細な説明する。
第３図は本発明の方式が適用される系の一構成例を示し
ている。同図において、１０は中央処理装置（ＣＰＵ）
を示し、２０はサービスプロセッサ（８ＶＰ）である。
ている。同図において、１０は中央処理装置（ＣＰＵ）
を示し、２０はサービスプロセッサ（８ＶＰ）である。
１１はＣＰＵ１０内に設けられる本発明の方式が適用さ
れる処理装置であって、例えば通信制御処理装置がこれ
に該当する。１２はＣＰＵ１０内に設けられる他のチャ
ンネルである。
れる処理装置であって、例えば通信制御処理装置がこれ
に該当する。１２はＣＰＵ１０内に設けられる他のチャ
ンネルである。
本発明のプログラム設定方式におけるプログラム定数の
設定は、例えば装置のイニνアルマイクロプログラムロ
一ド（ＩＭＰＬ）Ｋおける一連の動作の中で行われる。
設定は、例えば装置のイニνアルマイクロプログラムロ
一ド（ＩＭＰＬ）Ｋおける一連の動作の中で行われる。
ＩＭＰＬ実行の中にはイニＶアルプログラムロード（Ｉ
ＰＬ）が食まれ、 ＩＰＬフェーズ１から３までが存在
する。この中のＩＰＬフェーズ１において、各種°リセ
ット動作、メ毫ツクリア。
ＰＬ）が食まれ、 ＩＰＬフェーズ１から３までが存在
する。この中のＩＰＬフェーズ１において、各種°リセ
ット動作、メ毫ツクリア。
および各種設定情報のセットが行われるが、本発明の方
式におけるプログラム定数の設定も、ＩＰＬフェーズ１
０条件でサービスプロセッサ８ｖＰのマイクロプログツ
ムによって、プログラムとの間で取決めた初期値を、通
信制御処理装置における汎用レジスタ（Ｇ−Ｒａｇ）に
設定することによって行われる。
式におけるプログラム定数の設定も、ＩＰＬフェーズ１
０条件でサービスプロセッサ８ｖＰのマイクロプログツ
ムによって、プログラムとの間で取決めた初期値を、通
信制御処理装置における汎用レジスタ（Ｇ−Ｒａｇ）に
設定することによって行われる。
第４図は、本発明のプログラム定数設定方式の一実施例
における、Ｇ−１８ｇのアドレス設定の方法を示してい
る。今、 Ｇ−Ｒｅｇ＆ Ｓ ２アドレスの構成とし、
これに６４アドレスのＩＣＣメモ上採用するものとすれ
ば、実際にはＧ−Ｒａｇとして使用されないアドレスが
存在するととくなるので、このアドレスをプログラム定
数設定アドレスとして使用することができる。これ以外
の場合でも、Ｇ−Ｒｅｇには一般にアドレスに空きがあ
ることが多く、従ってこの部分をプログラム定数設定用
として用いることができる。 Ｇ−Ｒａｇへのプログラ
ム定数設定は、Ｇ−Ｒａｇへのデータセット用命令であ
るＯＵＴ命◆を共用し、 ＩＰＬフェーズ１の条件で空
きアドレスへセット可能なようにアドレスをリフトする
。
における、Ｇ−１８ｇのアドレス設定の方法を示してい
る。今、 Ｇ−Ｒｅｇ＆ Ｓ ２アドレスの構成とし、
これに６４アドレスのＩＣＣメモ上採用するものとすれ
ば、実際にはＧ−Ｒａｇとして使用されないアドレスが
存在するととくなるので、このアドレスをプログラム定
数設定アドレスとして使用することができる。これ以外
の場合でも、Ｇ−Ｒｅｇには一般にアドレスに空きがあ
ることが多く、従ってこの部分をプログラム定数設定用
として用いることができる。 Ｇ−Ｒａｇへのプログラ
ム定数設定は、Ｇ−Ｒａｇへのデータセット用命令であ
るＯＵＴ命◆を共用し、 ＩＰＬフェーズ１の条件で空
きアドレスへセット可能なようにアドレスをリフトする
。
第４１ｉｉにおいて、３０はＩＣメモリを示し、アドレ
ス口ないし１ＦはＧ−Ｒａｇの部分であり、アドレス２
０ないし３Ｆは空きアドレスである０通常のデータセッ
ト時は、命令０ＵＴＸ−Ｇｏ ’ 、 ０ＵＴＸ″０１
’。
ス口ないし１ＦはＧ−Ｒａｇの部分であり、アドレス２
０ないし３Ｆは空きアドレスである０通常のデータセッ
ト時は、命令０ＵＴＸ−Ｇｏ ’ 、 ０ＵＴＸ″０１
’。
０ＵＴＸ″″０２＃、・・・ によって、それぞれアド
レス０゜＼ｊ、１，２．−・・Ｋデータセット可能とな
る。一方、ＩＰＬ；；’、５ｚ−ｃ １に＊いては、命
ｊ ０ＵＴＸ″″００’、 ０ＵＴＸ＠０１”。
レス０゜＼ｊ、１，２．−・・Ｋデータセット可能とな
る。一方、ＩＰＬ；；’、５ｚ−ｃ １に＊いては、命
ｊ ０ＵＴＸ″″００’、 ０ＵＴＸ＠０１”。
＜：ビ
０ＵＴＸ＠０２’ 、−Ｋ ２ ツテ、ツレぞれ７ＦＬ
／Ｘ２０゜２１．２２．−・・にセット可能なようにア
ドレスがレフトされ、これによってそれぞれのアドレス
にプログラム定数を設定することができる。そして命令
実行時、特定の条件が成立した場合、例えば第１図に示
したようにＢ−Ｑの条件のもとでは、Ｇ−Ｒａｇ内の対
応する定数を続出して来るよ５ＫＧ−Ｒ＠Ｈのアドレス
を作成しておけば、第２１１に例示された演算−路によ
って所要の命令実行の演算を行うことができることは明
かである。そしてこの場合、第２図に示された定数発４
生■路１と切替回路２とは不要になる。
／Ｘ２０゜２１．２２．−・・にセット可能なようにア
ドレスがレフトされ、これによってそれぞれのアドレス
にプログラム定数を設定することができる。そして命令
実行時、特定の条件が成立した場合、例えば第１図に示
したようにＢ−Ｑの条件のもとでは、Ｇ−Ｒａｇ内の対
応する定数を続出して来るよ５ＫＧ−Ｒ＠Ｈのアドレス
を作成しておけば、第２１１に例示された演算−路によ
って所要の命令実行の演算を行うことができることは明
かである。そしてこの場合、第２図に示された定数発４
生■路１と切替回路２とは不要になる。
またＩＭＰＬ時設定したプログラム定数を、プログラム
の都合で変更する場合は、特別な命令を用いて、定数が
設定されている任意のアドレスに対してアクセスしてこ
れを書替えることによって、プログラム走行中でもプロ
グラム定数の変更を行うことができる。このような命令
としては未使用の外部しｅスタアドレスをＯＵＴ命◆と
して、例えハ命ｊ ０ＵＴＸ＠８０” 、 ０ＵＴＸ”
ｌ１１” 、 ０ＵＴＸ＠８２” 、−・・ヲ用いて、
これによって定数を設定したアドレス２０゜２１．２２
．−・・にそれぞれアクセスできるようにする。このよ
うにすることによってＩＰＬフェース１０条件がなくて
もこれらのアドレスにアクセスできるので、これによっ
てプログラム走行中でもプログラムの書替えを行うこと
ができる。
の都合で変更する場合は、特別な命令を用いて、定数が
設定されている任意のアドレスに対してアクセスしてこ
れを書替えることによって、プログラム走行中でもプロ
グラム定数の変更を行うことができる。このような命令
としては未使用の外部しｅスタアドレスをＯＵＴ命◆と
して、例えハ命ｊ ０ＵＴＸ＠８０” 、 ０ＵＴＸ”
ｌ１１” 、 ０ＵＴＸ＠８２” 、−・・ヲ用いて、
これによって定数を設定したアドレス２０゜２１．２２
．−・・にそれぞれアクセスできるようにする。このよ
うにすることによってＩＰＬフェース１０条件がなくて
もこれらのアドレスにアクセスできるので、これによっ
てプログラム走行中でもプログラムの書替えを行うこと
ができる。
とのような新たなＯＵＴ命令によるプログラム定数の変
更を実現するためには、 Ｇ−Ｒｅｇの周辺回路、すな
わち具体的にはＩＣメモリのチップセレクト信号作成回
路、ライトパルス作成−路、アドレス作成−路に若干の
論理を追加すればよく、これは従来技術の範囲内におい
て、当業者によって容易に実施可能なものである。
更を実現するためには、 Ｇ−Ｒｅｇの周辺回路、すな
わち具体的にはＩＣメモリのチップセレクト信号作成回
路、ライトパルス作成−路、アドレス作成−路に若干の
論理を追加すればよく、これは従来技術の範囲内におい
て、当業者によって容易に実施可能なものである。
以上説明したよ５に、本発明のプログラム定数設定方式
によれば、定数発生回路が不要になるとともに、切替回
路が不要になって、汎用レジスタ（Ｇ−Ｒ＠ｇ）から加
算器入力レジスタ（ＡＲ） Ｋいたる論理が簡単になり
、論理段数が削減される。さらにプログラム定数の設定
をプログラムによって行うことができるので、プログラ
ム作成時の自由度が増すとともに、一旦設定したプログ
ラム定数の変更も容易に行５ことができるので、一層効
果的である。
によれば、定数発生回路が不要になるとともに、切替回
路が不要になって、汎用レジスタ（Ｇ−Ｒ＠ｇ）から加
算器入力レジスタ（ＡＲ） Ｋいたる論理が簡単になり
、論理段数が削減される。さらにプログラム定数の設定
をプログラムによって行うことができるので、プログラ
ム作成時の自由度が増すとともに、一旦設定したプログ
ラム定数の変更も容易に行５ことができるので、一層効
果的である。
第１図は命令コードの一例を示す図、第２図は命令実行
のための演算部の構成例を示すブロック図、第３図は本
発明のプログラム定数設定方式が適用される系の一構威
例を示す図、第４１ａは本発明のプログラム定数設定方
式の一実施例における汎用レジスタ（Ｇ−Ｒ＠ｇ）のア
ドレス設定方法を示す説明図である。 １・・・定数発生回路、２・−切替一路、１０−・・中
央処理装置（ＣＰＵ）、１１・−処理装置、１２・・・
他のデャンネル、２０−・・ナービスプロセッナ（８Ｖ
Ｐ ）、５０−Ｉ ＣＪ ４１Ｊ、ＧＲ、ＡＲ、Ｂｉｔ
、 ＴＡＲ、８Ａ’Ｒ−・・レジスタ、ムＤＤ・・・
加算器 特許出願人 富士通株式全社 代理人弁理士 玉蟲久五部 外墨名 第１図 第２図 第３図 第４図
のための演算部の構成例を示すブロック図、第３図は本
発明のプログラム定数設定方式が適用される系の一構威
例を示す図、第４１ａは本発明のプログラム定数設定方
式の一実施例における汎用レジスタ（Ｇ−Ｒ＠ｇ）のア
ドレス設定方法を示す説明図である。 １・・・定数発生回路、２・−切替一路、１０−・・中
央処理装置（ＣＰＵ）、１１・−処理装置、１２・・・
他のデャンネル、２０−・・ナービスプロセッナ（８Ｖ
Ｐ ）、５０−Ｉ ＣＪ ４１Ｊ、ＧＲ、ＡＲ、Ｂｉｔ
、 ＴＡＲ、８Ａ’Ｒ−・・レジスタ、ムＤＤ・・・
加算器 特許出願人 富士通株式全社 代理人弁理士 玉蟲久五部 外墨名 第１図 第２図 第３図 第４図
Claims (1)
- プログラム制御によって動作し所定の命令実行に＠し特
定条件成立時定数を用いてその命令を実行する処運装置
において、該定数を格納し得る手段を設け、特定の命令
によって初期状態において前記定数を設定するとともに
他の特定の命令によって初期状態以外において前記定数
を再設定し得ることを特徴とするプログラム定数設定方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10257481A JPS584443A (ja) | 1981-06-30 | 1981-06-30 | プログラム定数設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10257481A JPS584443A (ja) | 1981-06-30 | 1981-06-30 | プログラム定数設定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584443A true JPS584443A (ja) | 1983-01-11 |
| JPS631624B2 JPS631624B2 (ja) | 1988-01-13 |
Family
ID=14330991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10257481A Granted JPS584443A (ja) | 1981-06-30 | 1981-06-30 | プログラム定数設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584443A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017552A (ja) * | 1973-06-14 | 1975-02-24 | ||
| JPS5129049A (ja) * | 1974-09-06 | 1976-03-11 | Kawasaki Steel Co | |
| JPS5654549A (en) * | 1979-10-08 | 1981-05-14 | Nec Corp | Data processor |
-
1981
- 1981-06-30 JP JP10257481A patent/JPS584443A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017552A (ja) * | 1973-06-14 | 1975-02-24 | ||
| JPS5129049A (ja) * | 1974-09-06 | 1976-03-11 | Kawasaki Steel Co | |
| JPS5654549A (en) * | 1979-10-08 | 1981-05-14 | Nec Corp | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS631624B2 (ja) | 1988-01-13 |
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